JPS5860825A - 半導体回路 - Google Patents
半導体回路Info
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- JPS5860825A JPS5860825A JP15913281A JP15913281A JPS5860825A JP S5860825 A JPS5860825 A JP S5860825A JP 15913281 A JP15913281 A JP 15913281A JP 15913281 A JP15913281 A JP 15913281A JP S5860825 A JPS5860825 A JP S5860825A
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- resistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路における切換回路に関するも
のである。
のである。
第１図を参照して、従来の回路例について説明する。第
１図は、半導体集積回路、及びその端子に接続される素
子について示したものである。導電形式の同じ２つのト
ランジスタｌ及びトランジスタ２は差動回路を構成して
いる。すなわち、トランジスタｌのエミッタにはトラン
ジスタ２のエミッタが接続されると共に、基準電位点１
２との間に定電扼源７が接続されており、トランジスタ
ｌ及びトランジスタ２の各々のコレクタには、電源電圧
供給点１１との間に、それぞれ負荷５及び負荷６が接続
されている。また、トランジスタｌのベースには、バイ
アス回路８が接続されておシこのバイアス回路８は、ト
ランジスタ１のベースにバイアス１゛圧を供給している
。これらトランジスタ１，２．負荷５，６．定電流源７
、バイアス回路８と後に述べる被制御回路９，１０とが
半導体集積回路に形成されている。バイアス回路８とト
ランジスタ１０ベースの接続点には、端子１４を介して
、基準電位点との間にコンデンサ１３が接続されており
、この；ンデ／す１３はバイアス回路８のバイパスコン
デンサとして使用される。
１図は、半導体集積回路、及びその端子に接続される素
子について示したものである。導電形式の同じ２つのト
ランジスタｌ及びトランジスタ２は差動回路を構成して
いる。すなわち、トランジスタｌのエミッタにはトラン
ジスタ２のエミッタが接続されると共に、基準電位点１
２との間に定電扼源７が接続されており、トランジスタ
ｌ及びトランジスタ２の各々のコレクタには、電源電圧
供給点１１との間に、それぞれ負荷５及び負荷６が接続
されている。また、トランジスタｌのベースには、バイ
アス回路８が接続されておシこのバイアス回路８は、ト
ランジスタ１のベースにバイアス１゛圧を供給している
。これらトランジスタ１，２．負荷５，６．定電流源７
、バイアス回路８と後に述べる被制御回路９，１０とが
半導体集積回路に形成されている。バイアス回路８とト
ランジスタ１０ベースの接続点には、端子１４を介して
、基準電位点との間にコンデンサ１３が接続されており
、この；ンデ／す１３はバイアス回路８のバイパスコン
デンサとして使用される。
また、トランジスタ２０ペースには、電源電圧供給点１
１との間に抵抗３及び端子１５を介して、基準電位点と
の間に可変抵抗４が接続されている。
１との間に抵抗３及び端子１５を介して、基準電位点と
の間に可変抵抗４が接続されている。
尚、被制御回路９．１０は必要によｐ半導体集積回路に
外付されることもある。
外付されることもある。
第１図に示す回路において、バイアス回路８のトランジ
スタ１のベースに供給するバイアス電圧ｆ、Ｖ１１．ｌ
トｓまたトランジスタ２０ベース電位をＶ１１ｓ但し
、■。。・・・・・・電源電圧供給点１１の電位Ｒ１・
・・・・・抵抗３の抵抗値 Ｒ４・・・・・・可変抵抗４の抵抗値 この時、可変抵抗４′＠：調整し、トランジスタ２０ベ
ース電圧、 ＶＢ、を変化させ、トランジスタ２がオン
状態（導通状態）、トランジスタｌがカットオフ状態（
非導通状態）になるようにすると。
スタ１のベースに供給するバイアス電圧ｆ、Ｖ１１．ｌ
トｓまたトランジスタ２０ベース電位をＶ１１ｓ但し
、■。。・・・・・・電源電圧供給点１１の電位Ｒ１・
・・・・・抵抗３の抵抗値 Ｒ４・・・・・・可変抵抗４の抵抗値 この時、可変抵抗４′＠：調整し、トランジスタ２０ベ
ース電圧、 ＶＢ、を変化させ、トランジスタ２がオン
状態（導通状態）、トランジスタｌがカットオフ状態（
非導通状態）になるようにすると。
トランジスタ１のコレクタ電流（工。、とする）とトラ
ンジスタ２のコレクタ電流（”ｃ＊とする）は、それぞ
れ（２）式、（３）式で与えられる。
ンジスタ２のコレクタ電流（”ｃ＊とする）は、それぞ
れ（２）式、（３）式で与えられる。
ｌＣ１＝ Ｕ ｌ１ｓｅ・・・・・・（２工
。、＝工、 ・・・・・・・・・（３〕但し
、工、・・・・・・定電流源７の定電流従ってこの時の
トランジスタｌ及びトランジスタ２のコレクタ電位をそ
れぞれＶＣ，、ＶＣ，とすると。
。、＝工、 ・・・・・・・・・（３〕但し
、工、・・・・・・定電流源７の定電流従ってこの時の
トランジスタｌ及びトランジスタ２のコレクタ電位をそ
れぞれＶＣ，、ＶＣ，とすると。
ＶＣ８＝■。。 ・・・・・・・・・（４）Ｖ
Ｃ，＝ＶＣＣ（Ｉ、ｘＺｇ） ａｍ６＋＋６１１＠
（５）但し、Ｚ−・・・・・・負荷６のインピーダンス
値次に、可変抵抗４を調整し、トランジスタ２がカット
オフ状態（非導通状態）、またトランジスタｌがオン状
態（導通状Ｍ）になるようにする。
Ｃ，＝ＶＣＣ（Ｉ、ｘＺｇ） ａｍ６＋＋６１１＠
（５）但し、Ｚ−・・・・・・負荷６のインピーダンス
値次に、可変抵抗４を調整し、トランジスタ２がカット
オフ状態（非導通状態）、またトランジスタｌがオン状
態（導通状Ｍ）になるようにする。
この時のトランジスタＮｏフレフタ電流及びコレクタ電
位を各々ｌｌ□、Ｖ、；とし、また、トランジスタのコ
レクタ電流及びコレクタ電位を各々”＊＃■ｃ８とする
と、 Ｉ、１＠ Ｖｃｓ ＋ ｘｃ！及びｖ、はそれぞ
れ（６）〜（９）式で与えらｎる。
位を各々ｌｌ□、Ｖ、；とし、また、トランジスタのコ
レクタ電流及びコレクタ電位を各々”＊＃■ｃ８とする
と、 Ｉ、１＠ Ｖｃｓ ＋ ｘｃ！及びｖ、はそれぞ
れ（６）〜（９）式で与えらｎる。
工’＝ｌ ・・・・・・・・・（
６）ＣＩ ？ ＶＣＩ ＝ ■ＣＣ（”ｔ ×ｚｓ） ・・・”””
（７）五′＝０ ・・・・・・・・・
（８）２ 〜″＝Ｖ ・・・・・・・・・（９）
Ｃ意 ＣＣ 但し、ｚ、・・・・・・負荷５のインピーダンス値（４
） 、 （５） ＝ （７） 、及び（９）式よシ、可
変抵抗４の抵抗値を変化させる事によって、トランジス
タ１及びトランジスタ２の各々のコレクタ電位を変化さ
せる挙が可能である。このコレクタ電位を制御１１１１
ｔ圧とする被制御回路９及び１０をトランジスタ１と２
とのそれぞれのコレクタに接続する事によシ、切換回路
として動作する。
６）ＣＩ ？ ＶＣＩ ＝ ■ＣＣ（”ｔ ×ｚｓ） ・・・”””
（７）五′＝０ ・・・・・・・・・
（８）２ 〜″＝Ｖ ・・・・・・・・・（９）
Ｃ意 ＣＣ 但し、ｚ、・・・・・・負荷５のインピーダンス値（４
） 、 （５） ＝ （７） 、及び（９）式よシ、可
変抵抗４の抵抗値を変化させる事によって、トランジス
タ１及びトランジスタ２の各々のコレクタ電位を変化さ
せる挙が可能である。このコレクタ電位を制御１１１１
ｔ圧とする被制御回路９及び１０をトランジスタ１と２
とのそれぞれのコレクタに接続する事によシ、切換回路
として動作する。
ここで、第１図に示す従来の切換回路を、半導体集積回
路に使用した場合、切換を実行させるために専用の端子
、す欧わち、端子１５が必要とされた。従って、端子数
に余裕のない半導体集積回路に応用する場合５種々の制
約をうけることを余儀なくされた。
路に使用した場合、切換を実行させるために専用の端子
、す欧わち、端子１５が必要とされた。従って、端子数
に余裕のない半導体集積回路に応用する場合５種々の制
約をうけることを余儀なくされた。
本発明の目的は、半導体集積回路に使用した場合、その
目的達成のための特別な専用端子を必要とせず、少い端
子数で実現できる半導体集積回路に適した切換回路を提
供する墨にある。
目的達成のための特別な専用端子を必要とせず、少い端
子数で実現できる半導体集積回路に適した切換回路を提
供する墨にある。
第２図に本発明の一実施例を示す。第２図において、第
１図と同じ部分には同じ参照番号を付した。差動回路を
構成す名トランジスタｌのエミッタには、このトランジ
スタｌと導電形式の同じトランジスタ２のエミ、りが接
続されると共に、基準電位点１２との間に定電流源７が
接続されている。トランジスタ２０ベースには電源電圧
供給端子１１との間に抵抗３及び基準電位点との間に抵
抗１９がそれぞれ接続されている。トランジスタ２のコ
レクタには、トランジスタ２と導電形式の異なるダイオ
ード接続さｎたトランジスタ１７のベース・コレクタ接
続点、及びトランジスタ１６のベースが接続されている
。また、トランジスタｌのコレクタにはトランジスタ１
６のコレクタ及びトランジスタ１と４１１１形式の同じ
トランジスタ１８のベースが接続されている。トランジ
スタ１６及びダイオード接続されたトランジスタ１７の
各々のエミッタは電源電圧供給点１１に接続され。
１図と同じ部分には同じ参照番号を付した。差動回路を
構成す名トランジスタｌのエミッタには、このトランジ
スタｌと導電形式の同じトランジスタ２のエミ、りが接
続されると共に、基準電位点１２との間に定電流源７が
接続されている。トランジスタ２０ベースには電源電圧
供給端子１１との間に抵抗３及び基準電位点との間に抵
抗１９がそれぞれ接続されている。トランジスタ２のコ
レクタには、トランジスタ２と導電形式の異なるダイオ
ード接続さｎたトランジスタ１７のベース・コレクタ接
続点、及びトランジスタ１６のベースが接続されている
。また、トランジスタｌのコレクタにはトランジスタ１
６のコレクタ及びトランジスタ１と４１１１形式の同じ
トランジスタ１８のベースが接続されている。トランジ
スタ１６及びダイオード接続されたトランジスタ１７の
各々のエミッタは電源電圧供給点１１に接続され。
トランジスタ１６とダイオード接続されたトランジスタ
１７はカレントミラー回路ヲ桝成している。
１７はカレントミラー回路ヲ桝成している。
トランジスタｌのベースはトランジスタ１８のエミッタ
及び基準電位点との間に定電流源２２が接続されると共
に、端子１４を介し、コンデンサ１３及び抵抗２１が接
続されている。コンデン？１３の他端は基準電位点に接
続され、また、抵抗２１の他端は、基準電位点との間に
スイッチ２４が接続されている。これらコンデンサ１４
と抵抗２１とスイッｆ２４を除く部分が半導体集積回路
に構成され、コンデンサー４と抵抗２１とスイッチ２４
とが半導体集積回路の外部接続端子１４を介して外付け
されている。更に、前記トランジスタ１８のコレクタに
は、電源電圧供給点１１との間に負荷２０が接続されて
いる。
及び基準電位点との間に定電流源２２が接続されると共
に、端子１４を介し、コンデンサ１３及び抵抗２１が接
続されている。コンデン？１３の他端は基準電位点に接
続され、また、抵抗２１の他端は、基準電位点との間に
スイッチ２４が接続されている。これらコンデンサ１４
と抵抗２１とスイッｆ２４を除く部分が半導体集積回路
に構成され、コンデンサー４と抵抗２１とスイッチ２４
とが半導体集積回路の外部接続端子１４を介して外付け
されている。更に、前記トランジスタ１８のコレクタに
は、電源電圧供給点１１との間に負荷２０が接続されて
いる。
第２図において、トランジスタ２のベース電位をＶＢ−
とすると、ベース電位−二は抵抗３及び抵抗１９°によ
１ｔｏ）式で与えられる。
とすると、ベース電位−二は抵抗３及び抵抗１９°によ
１ｔｏ）式で与えられる。
但しｔ Ｖｃｃ・・・・・・電源電圧供給点１１の電位
、Ｒ３・・曲抵抗３の抵抗値。
、Ｒ３・・曲抵抗３の抵抗値。
Ｒ１゜・・・・・・抵抗１９の抵抗値
この時、トランジスターのベース電圧ＶＸ１もまた。抵
抗３及び抵抗１９によシ与えられたトランジスタ２のベ
ース電圧■ｄ、に等しくなる。すなわち ｔた定電流源２２ａ、）シンジスタ１８のエミ、り電流
を供給している。従って、トランジスタ１のベース電圧
■Ｉ／１は抵抗３及び抵抗１９にょシ決定される一定の
電圧に保たれるため、トランジスタ１のベースにバイア
ス電圧を必要とする任意の高入力インピーダンス回路２
３を接続すれば。
抗３及び抵抗１９によシ与えられたトランジスタ２のベ
ース電圧■ｄ、に等しくなる。すなわち ｔた定電流源２２ａ、）シンジスタ１８のエミ、り電流
を供給している。従って、トランジスタ１のベース電圧
■Ｉ／１は抵抗３及び抵抗１９にょシ決定される一定の
電圧に保たれるため、トランジスタ１のベースにバイア
ス電圧を必要とする任意の高入力インピーダンス回路２
３を接続すれば。
トランジスタ１０ベース点は高入力インピーダンス回路
２３に対して、一定のバイアス電圧Ｖ８′１を供給する
。
２３に対して、一定のバイアス電圧Ｖ８′１を供給する
。
また、トランジスタｌのベース電流、定電流源２２の定
電流、及びトランジスタ１８のエミッタ電流を各々−１
ＩＩ□Ｔ稲、ｌとする。更に、トランジスタｌのベース
、トランジスタ１８のエミッタ、及び定電流源２２の接
続点よシ、高入カインビーダ／ス回路２３及び端子１４
に流れ込む電流を各々ｌ冨’ｌ ｔ 工！’４とする。
電流、及びトランジスタ１８のエミッタ電流を各々−１
ＩＩ□Ｔ稲、ｌとする。更に、トランジスタｌのベース
、トランジスタ１８のエミッタ、及び定電流源２２の接
続点よシ、高入カインビーダ／ス回路２３及び端子１４
に流れ込む電流を各々ｌ冨’ｌ ｔ 工！’４とする。
ここで、スイッチ２４が開放状態にあるとき、各電流に
関して（１２）式が成シ立つ。
関して（１２）式が成シ立つ。
ｌ≦ｔｓ””Ｂ″、 ＋ Ｉ、’、＋ Ｉ２’ｌ
＋ Ｉ、’。
＋ Ｉ、’。
−繞＋ｌｚ’＊ ＋ Ｉｔ’ｓ （’−’ 工□：
＝０）・・・・・・・・・・、・・（１２） （１２）式においてＴｈ （１３）式が成シたてｔｉ
（１２）式は（１４）式のようになる。
＝０）・・・・・・・・・・、・・（１２） （１２）式においてＴｈ （１３）式が成シたてｔｉ
（１２）式は（１４）式のようになる。
Ｉ、’、 ＞ Ｉシ□ｌ１ｍ１ 曲曲曲（１３）
工Ｅ’ｌ＠”１！！ ・・・・・・・・・
・・・（１４）この時、トランジスタ１８のコレクタ電
流をＩＣ’ｌ＠とすると ｌｃ’１＠さぢ８． ・・・・・・・・
・・・・（１５）従って、トランジスタ１８のコレクタ
電位をＶ。’ＩＩとすると、 Ｖ、’１．＝ Ｖｃｃ−（Ｉｃ−、ｘ Ｚ、。−）
・・・・・・（１６）さＶｃｃ −（”シ、×ｚ、。） ”■ＣＣ−（Ｐ ×ｚＭ。）・・・・・・（１７）但し
、ｚ、。・・・・・・負荷２ｏのインピーダンス 次に、スイッチ２４が導通状態にあるとき、＊流工１４
に関しｂ （１８）式が成シ立つ。
工Ｅ’ｌ＠”１！！ ・・・・・・・・・
・・・（１４）この時、トランジスタ１８のコレクタ電
流をＩＣ’ｌ＠とすると ｌｃ’１＠さぢ８． ・・・・・・・・
・・・・（１５）従って、トランジスタ１８のコレクタ
電位をＶ。’ＩＩとすると、 Ｖ、’１．＝ Ｖｃｃ−（Ｉｃ−、ｘ Ｚ、。−）
・・・・・・（１６）さＶｃｃ −（”シ、×ｚ、。） ”■ＣＣ−（Ｐ ×ｚＭ。）・・・・・・（１７）但し
、ｚ、。・・・・・・負荷２ｏのインピーダンス 次に、スイッチ２４が導通状態にあるとき、＊流工１４
に関しｂ （１８）式が成シ立つ。
但し、凡□・・・・・・抵抗２１の抵抗値及ヒ■Ｉｌｌ
・・・・・・トランジスタｌのベース電位 従って、この時のトランジスタ１８のエミッタ電流を工
Ｅｌ。とすると。
・・・・・・トランジスタｌのベース電位 従って、この時のトランジスタ１８のエミッタ電流を工
Ｅｌ。とすると。
へ０．＝ニジ１ ＋工！’ｆｆｉ ＋ ”ｕ ＋ ”１
’４（１９）式においてｓ （１３）式、及び（２０）
式が成り立ては％ （２１）式が成シ立つ。
’４（１９）式においてｓ （１３）式、及び（２０）
式が成り立ては％ （２１）式が成シ立つ。
この時のトランジスタ１８のコレクタ電流及び・・・・
・・・・・（２３） （１７）式、 （２３）式より スナわち、トランク、、７．！ＩＢのコレクタ電位は。
・・・・・（２３） （１７）式、 （２３）式より スナわち、トランク、、７．！ＩＢのコレクタ電位は。
態で（ロ）路定数で決定するそれぞれ異なる値に設定さ
れる。従って、トランジスタ１８のコレクタ点に入力イ
ンピーダンスの高い被制御回路９を接続すれば、トラン
ジスタ１８のコレクタ電位は被制御回路９に切換制御信
号を与えることができる。
れる。従って、トランジスタ１８のコレクタ点に入力イ
ンピーダンスの高い被制御回路９を接続すれば、トラン
ジスタ１８のコレクタ電位は被制御回路９に切換制御信
号を与えることができる。
本発明を、半導体集積回路に応用した場合、切換回路の
ための特別な端子を必要とせず、ノ（イアス回路、すな
わち、バイアス電圧供給点に接続される。バイパスコン
デンサ接続端子と兼用させる事が可能でメジ、端子数に
余裕のない場合に切換回路を必要とする際に非常に有効
な方法でるる。
ための特別な端子を必要とせず、ノ（イアス回路、すな
わち、バイアス電圧供給点に接続される。バイパスコン
デンサ接続端子と兼用させる事が可能でメジ、端子数に
余裕のない場合に切換回路を必要とする際に非常に有効
な方法でるる。
第３図は、３値の切換制御信号を出力可能な本発明の他
の冥施例である。第３図に於いても第１−第２と同じ部
分には同じ番号を付しておる。すなわち、ペースにバイ
アス電圧が与えられたトランジスタ１８のエミッタ及び
差動回路ｔｔＳ、成しているトランジスタｌのペースに
、トランジスタ２５＃トランジスタ２６９ダイオード２
７−ダイオード２８１負荷２９ｇ負荷３０及び定電流源
３１で構成されるプッシュプル回路を接続し、且つ、ト
ランジスタ２６の各々のエミッタ接続点より端子１４ヲ
介シ、バイパスのためのコンデンサ１３及び抵抗２１を
接続し、更に抵抗２１の他端にＡ、Ｂ。
の冥施例である。第３図に於いても第１−第２と同じ部
分には同じ番号を付しておる。すなわち、ペースにバイ
アス電圧が与えられたトランジスタ１８のエミッタ及び
差動回路ｔｔＳ、成しているトランジスタｌのペースに
、トランジスタ２５＃トランジスタ２６９ダイオード２
７−ダイオード２８１負荷２９ｇ負荷３０及び定電流源
３１で構成されるプッシュプル回路を接続し、且つ、ト
ランジスタ２６の各々のエミッタ接続点より端子１４ヲ
介シ、バイパスのためのコンデンサ１３及び抵抗２１を
接続し、更に抵抗２１の他端にＡ、Ｂ。
Ｃの３状態に切換え可能なスイッチ２４を接続する。但
しｈ Ａｌｉ、開放状態、 ＢＨ基準電位点に接続する
状態％Ｃは、電源電圧供給点に接続する状態とする。
しｈ Ａｌｉ、開放状態、 ＢＨ基準電位点に接続する
状態％Ｃは、電源電圧供給点に接続する状態とする。
この時スイッチ２４のＡ、Ｂ、Ｃの各々の状態に対して
、トランジスタ２５及びトランジスタ２６のコレクタ電
流がそれぞれ異なるため、コレクタ電流と魚信２９及び
負荷３０によって決定されるトランジスタ２５及びトラ
ンジスタ２６の各々のコレクタ電位は、３値の異なる値
をとり、スイッチ２４に対応した切換制御信号を取シ出
す拳が出来る。
、トランジスタ２５及びトランジスタ２６のコレクタ電
流がそれぞれ異なるため、コレクタ電流と魚信２９及び
負荷３０によって決定されるトランジスタ２５及びトラ
ンジスタ２６の各々のコレクタ電位は、３値の異なる値
をとり、スイッチ２４に対応した切換制御信号を取シ出
す拳が出来る。
Ｍ３図による本発明の実施例においても、端子１ａＦ１
ｈバイアス電圧供給端子でもアリ、切換回路のための特
別な端子を必要とせず、半導体集積回路に使用した場合
に有効である事は言う迄もない。
ｈバイアス電圧供給端子でもアリ、切換回路のための特
別な端子を必要とせず、半導体集積回路に使用した場合
に有効である事は言う迄もない。
第１図は従来例を示す回路図でちゃ１Ｍ２図り本発明の
一実施例を示す回路図であり、また第３図は本発明の他
の実施例を示す回路図でめる。 １＊２＋１６ｔ１７ｙ１８ｓ２５＊２６・・・・・・ト
ランジスタ、２７．２８・・・・・・ダイオード、３＋
１９＋２１・・・・・・抵抗、４・・・・・・可変抵抗
、５＊６＊２０−２９．３０・・・・・・負荷、１３・
・・・・・コンデンサ、７゜２２．３１・・・・・・定
電流源、８）２３・・・・・・高入力インピーダンス回
路、９１ｘｏ・旧・・被制御１ｇ１Ｗｒｓ １４＋１５
・・・・・・端子、２４・・・・・・スイッチ、１１・
・・・・・電源電圧供給点、１２・・・・・・基準電位
点。
一実施例を示す回路図であり、また第３図は本発明の他
の実施例を示す回路図でめる。 １＊２＋１６ｔ１７ｙ１８ｓ２５＊２６・・・・・・ト
ランジスタ、２７．２８・・・・・・ダイオード、３＋
１９＋２１・・・・・・抵抗、４・・・・・・可変抵抗
、５＊６＊２０−２９．３０・・・・・・負荷、１３・
・・・・・コンデンサ、７゜２２．３１・・・・・・定
電流源、８）２３・・・・・・高入力インピーダンス回
路、９１ｘｏ・旧・・被制御１ｇ１Ｗｒｓ １４＋１５
・・・・・・端子、２４・・・・・・スイッチ、１１・
・・・・・電源電圧供給点、１２・・・・・・基準電位
点。
Claims (1)
- 【特許請求の範囲】 （リ 差動増幅形式に接続された第１ｙ第２のトランジ
スタダを備え、該第１のトランジスタのベースにはバイ
アス基準電位が与えられ、前記第２のトランジスタのベ
ースには、前記第２のトランジスタのコレクタ回路にベ
ースが接続された第３のトランジスタのエミッタ回路を
接続し、更にＷｉｌ Ｅｉ己第３のトランジスタのエミ
ッタにスイッチ（９）路を接続して、該スイッチ回路が
導通時に前記第３のトランジスタのエミ、り回路のイン
ピーダンスに変化を与え、もって前記第３のトランジス
タに接続され次第１の負荷に信号を与えることを特徴と
する半導体回路。 （２）前記スイッチ回路には、互いに導電形式の異なる
第４と第５のトランジスタの各々のエミッタを接続し、
前記第４のトランジスタ、及び前記第５のトランジスタ
のエミッタ電流を変化させることによシ、前記第４のト
ランジスタ、及び前記第５のトランジスタの各々にそれ
ぞれ接続された第１ｓ第２の負荷に信号を与えることを
特徴とする特許請轟囲第１項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913281A JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913281A JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860825A true JPS5860825A (ja) | 1983-04-11 |
| JPH029729B2 JPH029729B2 (ja) | 1990-03-05 |
Family
ID=15686942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15913281A Granted JPS5860825A (ja) | 1981-10-06 | 1981-10-06 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651513A1 (en) * | 1993-10-29 | 1995-05-03 | STMicroelectronics S.r.l. | Integrated circuit with bidirectional pin |
| EP0829137A1 (en) * | 1995-03-30 | 1998-03-18 | Maxim Integrated Products, Inc. | Dual feature input/timing pin |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55155118U (ja) * | 1979-04-24 | 1980-11-08 |
-
1981
- 1981-10-06 JP JP15913281A patent/JPS5860825A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55155118U (ja) * | 1979-04-24 | 1980-11-08 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651513A1 (en) * | 1993-10-29 | 1995-05-03 | STMicroelectronics S.r.l. | Integrated circuit with bidirectional pin |
| EP0829137A1 (en) * | 1995-03-30 | 1998-03-18 | Maxim Integrated Products, Inc. | Dual feature input/timing pin |
| EP0829137A4 (en) * | 1995-03-30 | 1998-11-18 | Maxim Integrated Products | PIN WITH DUAL INPUT / CLOCK FUNCTION |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029729B2 (ja) | 1990-03-05 |
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