JPS6199405A - Ｄｃオフセツト電圧補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、電子機器において、特に信号伝送回路のバッ
ファ回路に係り、その出力部でのＤＣＣオフセラ％圧を
小さく制御するＤＣオフセット電電圧正正回路関する。

（ロ）従来の技術 一般にバッファ回路と呼ばれる緩衝増幅回路は種々の電
子機器における電子回路間の接続に多く用いられており
、その目的に適った回路構成に設計される。そこで高入
力インピーダンスで受けるエミッタフォロアが用いられ
、第３図に示す回路が通常使用されている。この回路構
成では、ＰＮＰ型の第１トランジスタ（ＩＩ、ＮＰＮ型
の第２トランジスタ（２）、第１の定２訛源（３）、第
２の定電流源＋４１より成り、入力端子（５１における
入力電圧Ｖｌ　　と出力端子（６）における出力電圧ｖ
０　　との間のＤＣ電位を求めると Ｖ、＝Ｖ＋＋Ｖ□、−Ｖ□２　　　　　　・・・ｆｌＪ
で表わされる。式（１）で■□、及び■、８２　は各々
前記第１及び第２のトランジスタのベース・エミッタ立
上り電圧を示す。

前記構成でベース・エミッタ立上り電圧Ｖ、□、Ｖ□２
は、各々゛電流源（３１（４１の電流Ｉ、　、　Ｉ、又
は前記両トランジスタ（１１Ｆ２１のチップサイズによ
る立上り特性を示すので、ＤＣオフセット電圧（■、□
Ｖ＝ｍｔ）の値は変化する。

ここでＶ□Ｉ　”Ｖｌｌ！のときＤＣオフセット電圧は
ゼロとな、つてＶ、＝Ｖｔ　　となる。

ところが構成素子の特性がバラツクと当然Ｖ１ｍｌＶｌ
１２　　の値も設計値からずれてしまい、ＤＣオフセッ
ト電圧が大きくなってしまうことがある。

そこで第４図に示すＣＱ出版社発行の［実用電子回路ハ
ンドブック４ＪＰ、３９６図２−１５６の電圧フォロワ
回路が提案されており、エミッタフォロアを相補的に接
続することによって、通常のエミッタフォロアで問題と
なる入出力オフセットの点を改善している。

この場合人力段Ｔｒ＋１　　及び出力段Ｔｒｙ　　のも
つベース・エミッタ間のオフセット電圧は互に逆極性に
なり、相殺され、更にＲ６の可変抵抗器により入出力の
オフセットを小さくする構成である。

（ハ）発明が解決しようとする問題点 ところが前述の文献における構成では、ＤＣＣオフセラ
［圧を極減するために、可変抵抗器を用いなければなら
ず、それには集積回路（ＩＣ）化した場合に外部端子を
設ける必要が生じ、ビン数の増加につながる欠点がある
。

に）問題点を解決するだめの手段 本発明は従来のバッファ回路におけるＤＣオフセット電
圧を極減し、更にＩＣ化に適した構成即ち入力トランジ
スタ及びバッファ段トランジスタを直流接続し、バッフ
ァ段トランジスタのエミッタ側にエミッタ電流制御手段
を設け、基準電圧が加えられる比較器により、前記エミ
ッタ電流制御手段を制御し、入出力の間のＤＣＣオフセ
ラＩＩＥ圧を極めて小さくする。

（ホ）作用 本発明においては、入力トランジスタ及びバッファ段ト
ランジスタを直流接続し、該バッファ段トランジスタの
出力側を比較器に接続した構成で、該比較器は差動増幅
器にて形成し得、ＩＣ化が容易となり、前述のＤＣオフ
セット電圧は前記比較器による帰還構成で減少できろ。

（へ）実施例 図面に従って本発明を説明すると、第１図は本発明のＤ
ＣＣオフセラ％圧補正回路の基本回路図を示し、第２図
は第１図の具体的な実施例を示す。

第１図において、（５）は定電流源、（６１はローパス
フィルタ、（力は比較器、（８１はエミッタ電流制御手
取、（９）は入力トランジスタ、ＱＯ＋はバッファ段ト
ランジスタ、０υは基準電圧■□、を印加する基準電圧
端子、（１２１Ｑ３１は各々入力端子及び出力端子を示
す、。

第２図において、圓Ｑ５（１Ｇｉ（Ｉ７＋α阻家定電流
トランジスタ、Ｒ９［有］（２１）及びい（ハ）は分圧
回路＜２４１を構成する抵抗及びダイオード、（２５１
■＠困は比較器（７）を構成するトランジスタ、■は誤
差検出トランジスタ、■は前記バフフッ段トランジスタ
（１０１のエミッタ電流を制御するエミッタ電流制御ト
ランジスタ、０Ｄ６２は各々ローパスフィルタ（６）を
構成する抵抗及びコンデンサを示す。

先ず第１図について説明すると、入力端子（１２１に電
圧Ｖｔ　を加えたとする。斯る入力電圧は入力トランジ
スタ（９［及びバッファ段トランジスタＱＯＩを介して
出力端子０りに出力電圧■。が現われる。この出力’ｍ
圧Ｖ。はローパスフィルタ（６）によって直流電圧を専
出し、比較器（７）に加えられる基準電圧（■□ア）と
比較し、その出力をエミッタ電流制御手段（８）に加え
、前記基準電圧との誤差分か生じた場合、該比較器（７
）の出力■。によって前記エミッタ電流制御手段（８）
を制御し、■。”ＶＩＩＩＦとなす。

前記構成によれば、ＤＣＣオフセラトは比較器（７）内
の構成素子のバラツキだけに抑制されろ。前記比較器（
力内のバラツキによるＤＣオフセットはＩＣの場合極め
て小さい。

次に第２図について説明すると、入力端子（１ｚ１結合
コンデンサＱ及び入力抵抗Ｃ３４＋を介して入力トラン
ジスタ（９）に入力電圧ｖ１が加わった場合、前述と同
様に比較器（力を構成するトランジスタののベースに出
力電圧（Ｖ、）が加わる。該比較器（７（のトランジス
タ轍のベースには基準電圧（■１□２）が加わっている
ので、誤差検出トランジスタののベースに誤差電圧か現
われ、仮に該誤差検出トランジスタ（イ）がオンになり
、これに伴ってトランジスタ■がオンになると、冗電流
トランジスタａ９の第１のエミッタ抵抗６′ノに第２の
エミッタ抵抗（ト）が並列接続されることになり、この
ときの定電流トランジスタのエミッタ電流を１０、前記
比較器（７）の出力１Ｌ流が小さく、トランジスタ（２
）■がオフのち）合の定−流トランジスタ（１５）のエ
ミッタ電流を■、とする。

前記バッファ段トランジスタＱＯＩに前記電流工□が流
れるとぎは、そのベース・エミッタ間電圧■、は最大と
なり、これを■。Ｍｌｌｌ　　とし、又前記バッファ段
トランジスタＱｕに前記電流工、が流れるときはそのベ
ース・エミッタ間電圧は最小となり、これを■□１１１
１１１　　とすると、前記バッファ段トランジスタ（１
０１のベース・エミッタ間電圧は前記ｖ１□、Ｘ　と■
、□、との間で変化することＫなり、従ってバッファ段
トランジスタ帥のエミッタ即ち出力端子（１３Ｉの直流
電圧の変化は前記■、□Ａ！　とＶ、□ＩＮ　　との開
の変化に抑えられろ。

この場合制御後のバッファ段トランジスタａαのベース
・エミッタ間電圧■。は前記■ｌ工Ａｘ　　とＶｏ□、
との間に入るように前記エミッタ抵抗Ｃ３５１０・、の
値を設定すれば良い。

（ト）発明の効果 本発明によれば、エミッタフォロア段で構成した出力側
に比較器を接続し、これらは簡単に差動増幅器で構成で
き、すべてを直流接続可能となるので、ＩＣ化も容易と
なり、更に従来の様に調整用の可変抵抗器は必散とする
ことなく、ＤＣＣオフセラ％圧を極めて小さくすること
ができ、本発明のＤＣＣオフセラ％圧補正回路は、電子
機器のバッフ７回路に使用すると効果は極めて犬である
。

【図面の簡単な説明】

第１図は本発明のＤＣオフセット電圧補正回路の基本回
路図、第２図は同回路の一実施回路図、第３図及び第４
図は従来の同回路を示す。 主な図番の説明 （５）・・・定電流源、（６）・・・ローパスフィルタ
、（７）・・・比較器、　（８）・・・エミツク敵流制
御手段、　１９ノ・・・入力トランジスタ、０住・・・
バッファ段トランジスタ、ｑυ・・・基準１に圧端子、
　ｆｉ’、＋・・・・入力端子、　Ｑ３＋・・・出力端
子。 出願人　三年電機株式会社　外１名 代理人　弁理士　　佐　野　静　失 策１図 第２図 第３図 第４　図

Claims (1)

【特許請求の範囲】
1. （１）入力が印加され、エミッタに定流源を有する入力
   トランジスタと、該入力トランジスタのエミッタにベー
   スが接続されると共にエミッタにエミッタ電流制御手段
   が接続されたバッファ段トランジスタと、該バッファ段
   トランジスタの出力及び基準電圧が印加される比較器と
   より成り、前記比較器の出力により前記エミッタ電流制
   御手段を制御し、前記バッファ段トランジスタのエミッ
   タの直流電位を前記基準電圧に等しくなすことを特徴と
   したＤＣオフセット電圧補正回路。