JPS6199405A - Dcオフセツト電圧補正回路 - Google Patents
Dcオフセツト電圧補正回路Info
- Publication number
- JPS6199405A JPS6199405A JP59220821A JP22082184A JPS6199405A JP S6199405 A JPS6199405 A JP S6199405A JP 59220821 A JP59220821 A JP 59220821A JP 22082184 A JP22082184 A JP 22082184A JP S6199405 A JPS6199405 A JP S6199405A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparator
- output
- emitter
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、電子機器において、特に信号伝送回路のバッ
ファ回路に係り、その出力部でのDCCオフセラ%圧を
小さく制御するDCオフセット電電圧正正回路関する。
ファ回路に係り、その出力部でのDCCオフセラ%圧を
小さく制御するDCオフセット電電圧正正回路関する。
(ロ)従来の技術
一般にバッファ回路と呼ばれる緩衝増幅回路は種々の電
子機器における電子回路間の接続に多く用いられており
、その目的に適った回路構成に設計される。そこで高入
力インピーダンスで受けるエミッタフォロアが用いられ
、第3図に示す回路が通常使用されている。この回路構
成では、PNP型の第1トランジスタ(II、NPN型
の第2トランジスタ(2)、第1の定2訛源(3)、第
2の定電流源+41より成り、入力端子(51における
入力電圧Vl と出力端子(6)における出力電圧v
0 との間のDC電位を求めると V、=V++V□、−V□2 ・・・flJ
で表わされる。式(1)で■□、及び■、82 は各々
前記第1及び第2のトランジスタのベース・エミッタ立
上り電圧を示す。
子機器における電子回路間の接続に多く用いられており
、その目的に適った回路構成に設計される。そこで高入
力インピーダンスで受けるエミッタフォロアが用いられ
、第3図に示す回路が通常使用されている。この回路構
成では、PNP型の第1トランジスタ(II、NPN型
の第2トランジスタ(2)、第1の定2訛源(3)、第
2の定電流源+41より成り、入力端子(51における
入力電圧Vl と出力端子(6)における出力電圧v
0 との間のDC電位を求めると V、=V++V□、−V□2 ・・・flJ
で表わされる。式(1)で■□、及び■、82 は各々
前記第1及び第2のトランジスタのベース・エミッタ立
上り電圧を示す。
前記構成でベース・エミッタ立上り電圧V、□、V□2
は、各々゛電流源(31(41の電流I、 、 I、又
は前記両トランジスタ(11F21のチップサイズによ
る立上り特性を示すので、DCオフセット電圧(■、□
V=mt)の値は変化する。
は、各々゛電流源(31(41の電流I、 、 I、又
は前記両トランジスタ(11F21のチップサイズによ
る立上り特性を示すので、DCオフセット電圧(■、□
V=mt)の値は変化する。
ここでV□I ”Vll!のときDCオフセット電圧は
ゼロとな、つてV、=Vt となる。
ゼロとな、つてV、=Vt となる。
ところが構成素子の特性がバラツクと当然V1mlVl
12 の値も設計値からずれてしまい、DCオフセッ
ト電圧が大きくなってしまうことがある。
12 の値も設計値からずれてしまい、DCオフセッ
ト電圧が大きくなってしまうことがある。
そこで第4図に示すCQ出版社発行の[実用電子回路ハ
ンドブック4JP、396図2−156の電圧フォロワ
回路が提案されており、エミッタフォロアを相補的に接
続することによって、通常のエミッタフォロアで問題と
なる入出力オフセットの点を改善している。
ンドブック4JP、396図2−156の電圧フォロワ
回路が提案されており、エミッタフォロアを相補的に接
続することによって、通常のエミッタフォロアで問題と
なる入出力オフセットの点を改善している。
この場合人力段Tr+1 及び出力段Try のも
つベース・エミッタ間のオフセット電圧は互に逆極性に
なり、相殺され、更にR6の可変抵抗器により入出力の
オフセットを小さくする構成である。
つベース・エミッタ間のオフセット電圧は互に逆極性に
なり、相殺され、更にR6の可変抵抗器により入出力の
オフセットを小さくする構成である。
(ハ)発明が解決しようとする問題点
ところが前述の文献における構成では、DCCオフセラ
[圧を極減するために、可変抵抗器を用いなければなら
ず、それには集積回路(IC)化した場合に外部端子を
設ける必要が生じ、ビン数の増加につながる欠点がある
。
[圧を極減するために、可変抵抗器を用いなければなら
ず、それには集積回路(IC)化した場合に外部端子を
設ける必要が生じ、ビン数の増加につながる欠点がある
。
に)問題点を解決するだめの手段
本発明は従来のバッファ回路におけるDCオフセット電
圧を極減し、更にIC化に適した構成即ち入力トランジ
スタ及びバッファ段トランジスタを直流接続し、バッフ
ァ段トランジスタのエミッタ側にエミッタ電流制御手段
を設け、基準電圧が加えられる比較器により、前記エミ
ッタ電流制御手段を制御し、入出力の間のDCCオフセ
ラIIE圧を極めて小さくする。
圧を極減し、更にIC化に適した構成即ち入力トランジ
スタ及びバッファ段トランジスタを直流接続し、バッフ
ァ段トランジスタのエミッタ側にエミッタ電流制御手段
を設け、基準電圧が加えられる比較器により、前記エミ
ッタ電流制御手段を制御し、入出力の間のDCCオフセ
ラIIE圧を極めて小さくする。
(ホ)作用
本発明においては、入力トランジスタ及びバッファ段ト
ランジスタを直流接続し、該バッファ段トランジスタの
出力側を比較器に接続した構成で、該比較器は差動増幅
器にて形成し得、IC化が容易となり、前述のDCオフ
セット電圧は前記比較器による帰還構成で減少できろ。
ランジスタを直流接続し、該バッファ段トランジスタの
出力側を比較器に接続した構成で、該比較器は差動増幅
器にて形成し得、IC化が容易となり、前述のDCオフ
セット電圧は前記比較器による帰還構成で減少できろ。
(へ)実施例
図面に従って本発明を説明すると、第1図は本発明のD
CCオフセラ%圧補正回路の基本回路図を示し、第2図
は第1図の具体的な実施例を示す。
CCオフセラ%圧補正回路の基本回路図を示し、第2図
は第1図の具体的な実施例を示す。
第1図において、(5)は定電流源、(61はローパス
フィルタ、(力は比較器、(81はエミッタ電流制御手
取、(9)は入力トランジスタ、QO+はバッファ段ト
ランジスタ、0υは基準電圧■□、を印加する基準電圧
端子、(121Q31は各々入力端子及び出力端子を示
す、。
フィルタ、(力は比較器、(81はエミッタ電流制御手
取、(9)は入力トランジスタ、QO+はバッファ段ト
ランジスタ、0υは基準電圧■□、を印加する基準電圧
端子、(121Q31は各々入力端子及び出力端子を示
す、。
第2図において、圓Q5(1Gi(I7+α阻家定電流
トランジスタ、R9[有](21)及びい(ハ)は分圧
回路<241を構成する抵抗及びダイオード、(251
■@困は比較器(7)を構成するトランジスタ、■は誤
差検出トランジスタ、■は前記バフフッ段トランジスタ
(101のエミッタ電流を制御するエミッタ電流制御ト
ランジスタ、0D62は各々ローパスフィルタ(6)を
構成する抵抗及びコンデンサを示す。
トランジスタ、R9[有](21)及びい(ハ)は分圧
回路<241を構成する抵抗及びダイオード、(251
■@困は比較器(7)を構成するトランジスタ、■は誤
差検出トランジスタ、■は前記バフフッ段トランジスタ
(101のエミッタ電流を制御するエミッタ電流制御ト
ランジスタ、0D62は各々ローパスフィルタ(6)を
構成する抵抗及びコンデンサを示す。
先ず第1図について説明すると、入力端子(121に電
圧Vt を加えたとする。斯る入力電圧は入力トランジ
スタ(9[及びバッファ段トランジスタQOIを介して
出力端子0りに出力電圧■。が現われる。この出力’m
圧V。はローパスフィルタ(6)によって直流電圧を専
出し、比較器(7)に加えられる基準電圧(■□ア)と
比較し、その出力をエミッタ電流制御手段(8)に加え
、前記基準電圧との誤差分か生じた場合、該比較器(7
)の出力■。によって前記エミッタ電流制御手段(8)
を制御し、■。”VIIIFとなす。
圧Vt を加えたとする。斯る入力電圧は入力トランジ
スタ(9[及びバッファ段トランジスタQOIを介して
出力端子0りに出力電圧■。が現われる。この出力’m
圧V。はローパスフィルタ(6)によって直流電圧を専
出し、比較器(7)に加えられる基準電圧(■□ア)と
比較し、その出力をエミッタ電流制御手段(8)に加え
、前記基準電圧との誤差分か生じた場合、該比較器(7
)の出力■。によって前記エミッタ電流制御手段(8)
を制御し、■。”VIIIFとなす。
前記構成によれば、DCCオフセラトは比較器(7)内
の構成素子のバラツキだけに抑制されろ。前記比較器(
力内のバラツキによるDCオフセットはICの場合極め
て小さい。
の構成素子のバラツキだけに抑制されろ。前記比較器(
力内のバラツキによるDCオフセットはICの場合極め
て小さい。
次に第2図について説明すると、入力端子(1z1結合
コンデンサQ及び入力抵抗C34+を介して入力トラン
ジスタ(9)に入力電圧v1が加わった場合、前述と同
様に比較器(力を構成するトランジスタののベースに出
力電圧(V、)が加わる。該比較器(7(のトランジス
タ轍のベースには基準電圧(■1□2)が加わっている
ので、誤差検出トランジスタののベースに誤差電圧か現
われ、仮に該誤差検出トランジスタ(イ)がオンになり
、これに伴ってトランジスタ■がオンになると、冗電流
トランジスタa9の第1のエミッタ抵抗6′ノに第2の
エミッタ抵抗(ト)が並列接続されることになり、この
ときの定電流トランジスタのエミッタ電流を10、前記
比較器(7)の出力1L流が小さく、トランジスタ(2
)■がオフのち)合の定−流トランジスタ(15)のエ
ミッタ電流を■、とする。
コンデンサQ及び入力抵抗C34+を介して入力トラン
ジスタ(9)に入力電圧v1が加わった場合、前述と同
様に比較器(力を構成するトランジスタののベースに出
力電圧(V、)が加わる。該比較器(7(のトランジス
タ轍のベースには基準電圧(■1□2)が加わっている
ので、誤差検出トランジスタののベースに誤差電圧か現
われ、仮に該誤差検出トランジスタ(イ)がオンになり
、これに伴ってトランジスタ■がオンになると、冗電流
トランジスタa9の第1のエミッタ抵抗6′ノに第2の
エミッタ抵抗(ト)が並列接続されることになり、この
ときの定電流トランジスタのエミッタ電流を10、前記
比較器(7)の出力1L流が小さく、トランジスタ(2
)■がオフのち)合の定−流トランジスタ(15)のエ
ミッタ電流を■、とする。
前記バッファ段トランジスタQOIに前記電流工□が流
れるとぎは、そのベース・エミッタ間電圧■、は最大と
なり、これを■。Mlll とし、又前記バッファ段
トランジスタQuに前記電流工、が流れるときはそのベ
ース・エミッタ間電圧は最小となり、これを■□111
111 とすると、前記バッファ段トランジスタ(1
01のベース・エミッタ間電圧は前記v1□、X と■
、□、との間で変化することKなり、従ってバッファ段
トランジスタ帥のエミッタ即ち出力端子(13Iの直流
電圧の変化は前記■、□A! とV、□IN との開
の変化に抑えられろ。
れるとぎは、そのベース・エミッタ間電圧■、は最大と
なり、これを■。Mlll とし、又前記バッファ段
トランジスタQuに前記電流工、が流れるときはそのベ
ース・エミッタ間電圧は最小となり、これを■□111
111 とすると、前記バッファ段トランジスタ(1
01のベース・エミッタ間電圧は前記v1□、X と■
、□、との間で変化することKなり、従ってバッファ段
トランジスタ帥のエミッタ即ち出力端子(13Iの直流
電圧の変化は前記■、□A! とV、□IN との開
の変化に抑えられろ。
この場合制御後のバッファ段トランジスタaαのベース
・エミッタ間電圧■。は前記■l工Ax とVo□、
との間に入るように前記エミッタ抵抗C3510・、の
値を設定すれば良い。
・エミッタ間電圧■。は前記■l工Ax とVo□、
との間に入るように前記エミッタ抵抗C3510・、の
値を設定すれば良い。
(ト)発明の効果
本発明によれば、エミッタフォロア段で構成した出力側
に比較器を接続し、これらは簡単に差動増幅器で構成で
き、すべてを直流接続可能となるので、IC化も容易と
なり、更に従来の様に調整用の可変抵抗器は必散とする
ことなく、DCCオフセラ%圧を極めて小さくすること
ができ、本発明のDCCオフセラ%圧補正回路は、電子
機器のバッフ7回路に使用すると効果は極めて犬である
。
に比較器を接続し、これらは簡単に差動増幅器で構成で
き、すべてを直流接続可能となるので、IC化も容易と
なり、更に従来の様に調整用の可変抵抗器は必散とする
ことなく、DCCオフセラ%圧を極めて小さくすること
ができ、本発明のDCCオフセラ%圧補正回路は、電子
機器のバッフ7回路に使用すると効果は極めて犬である
。
第1図は本発明のDCオフセット電圧補正回路の基本回
路図、第2図は同回路の一実施回路図、第3図及び第4
図は従来の同回路を示す。 主な図番の説明 (5)・・・定電流源、(6)・・・ローパスフィルタ
、(7)・・・比較器、 (8)・・・エミツク敵流制
御手段、 19ノ・・・入力トランジスタ、0住・・・
バッファ段トランジスタ、qυ・・・基準1に圧端子、
fi’、+・・・・入力端子、 Q3+・・・出力端
子。 出願人 三年電機株式会社 外1名 代理人 弁理士 佐 野 静 失 策1図 第2図 第3図 第4 図
路図、第2図は同回路の一実施回路図、第3図及び第4
図は従来の同回路を示す。 主な図番の説明 (5)・・・定電流源、(6)・・・ローパスフィルタ
、(7)・・・比較器、 (8)・・・エミツク敵流制
御手段、 19ノ・・・入力トランジスタ、0住・・・
バッファ段トランジスタ、qυ・・・基準1に圧端子、
fi’、+・・・・入力端子、 Q3+・・・出力端
子。 出願人 三年電機株式会社 外1名 代理人 弁理士 佐 野 静 失 策1図 第2図 第3図 第4 図
Claims (1)
- (1)入力が印加され、エミッタに定流源を有する入力
トランジスタと、該入力トランジスタのエミッタにベー
スが接続されると共にエミッタにエミッタ電流制御手段
が接続されたバッファ段トランジスタと、該バッファ段
トランジスタの出力及び基準電圧が印加される比較器と
より成り、前記比較器の出力により前記エミッタ電流制
御手段を制御し、前記バッファ段トランジスタのエミッ
タの直流電位を前記基準電圧に等しくなすことを特徴と
したDCオフセット電圧補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59220821A JPS6199405A (ja) | 1984-10-19 | 1984-10-19 | Dcオフセツト電圧補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59220821A JPS6199405A (ja) | 1984-10-19 | 1984-10-19 | Dcオフセツト電圧補正回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6199405A true JPS6199405A (ja) | 1986-05-17 |
Family
ID=16757077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59220821A Pending JPS6199405A (ja) | 1984-10-19 | 1984-10-19 | Dcオフセツト電圧補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6199405A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2606953A1 (fr) * | 1986-11-18 | 1988-05-20 | Radiotechnique Compelec | Circuit d'amplification a gain variable et son application a un dispositif de controle automatique de gain |
JP2008276696A (ja) * | 2007-05-07 | 2008-11-13 | Fujitsu Microelectronics Ltd | 定電圧回路、定電圧供給システム、および定電圧供給方法 |
-
1984
- 1984-10-19 JP JP59220821A patent/JPS6199405A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2606953A1 (fr) * | 1986-11-18 | 1988-05-20 | Radiotechnique Compelec | Circuit d'amplification a gain variable et son application a un dispositif de controle automatique de gain |
JP2008276696A (ja) * | 2007-05-07 | 2008-11-13 | Fujitsu Microelectronics Ltd | 定電圧回路、定電圧供給システム、および定電圧供給方法 |
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