JPS6336747Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はアナログ信号の振幅制限に使用される
振幅制限回路に関し、特にその振幅制限値を設定
する設定回路の改良に関するものである。

演算増幅器を使用した従来の振幅制限回路の一
例を第１図に示して説明すると、図において、
OP₁は負入力端子（−）と正入力端子（＋）を有
する演算増幅器であり、この負入力端子には入力
端子INより入力コンデンサC₁、入力抵抗器R₁を
通して交流信号が加えられ、正入力端子には一定
のバイアス電圧V_Bが印加されている。演算増幅
器OP₁の負入力端子と出力端子間には帰還抵抗器
R₂が接続されるとともに、その負入力端子にコ
レクタが、そして出力端子にエミツタが共通にし
て接続された一対のPNP形トランジスタQ₁およ
びNPN形トランジスタQ₂が構成されており、こ
れら各トランジスタQ₁，Q₂のベースにはそれぞ
れ抵抗器R₃、可変抵抗器RV₁および抵抗器R₄、
可変抵抗器RV₂からなる振幅制限値設定回路によ
り一定のバイアス電圧が印加されている。なお、
E₁，E₂は前記各振幅制限値設定回路にそれぞれ
供給されるバイアス電源、OUTは出力端子であ
る。

ここで、演算増幅器OP₁の出力端子に得られる
出力電圧e₀はその正入力端子に印加されるバイア
ス電圧V_Bと同一電圧でバイアスされているもの
とする。しかして、入力端子INより交流信号が
入力コンデンサC₁、入力抵抗器R₁を通して演算
増幅器OP₁の負入力端子に加えられると、その出
力端子には、R₂／R₁倍された出力電圧e₀が得ら
れる。このとき、前記各トランジスタQ₁，Q₂の
ベースに印加される可変抵抗器RV₁，RV₂の電圧
をそれぞれe₁，e₂とすると、出力電圧e₀（交流信
号の接地点に対する絶対値）の値が、e₀＜e₂にな
ればNPN形トランジスタQ₂が導通しそのインピ
ーダンスが低下して出力波形の負方向振幅が制限
される。また、e₀＞e₁になればPNP形トランジス
タQ₁が導通し同様に正方向振幅が制限される。
なお、実際には、前記各トランジスタQ₁，Q₂の
ベース、エミツタ間バイアス電圧をV_BEとする
と、e₀＞e₁−θ₁V_BE，e₀＜e₂−θ₂V_BEを考慮する必
要があるが、説明を簡単にするため省略する。

したがつて、振幅制限された出力信号は第３図
に示すような波形となり、その正方向振幅制限値
がトランジスタQ₁のバイアス電圧e₁で、負方向
振幅制限値がトランジスタQ₂のバイアス電圧e₂
で決められる。そして、出力信号の波高値をe₃と
すると、この波高値e₃は、前記バイアス電圧e₁と
e₂との差に相当し、 e₃＝e₁−e₂ …(1) で与えられる。一方、振幅制限された波形の正、
負の対称性については、 e₁−V_B／V_B−e₂ …(2) で与えられ、 e₁＋e₂＝2V_B …(3) のとき、対称性が100％となる。したがつて、正、
負の対称性を必要とする場合、上記した従来の振
幅制限回路では、波高値の設定を行う度に可変抵
抗器RV₁，RV₂をそれぞれ設定しなければならな
いため、正、負の対称性がくずれやすく、また設
定に際し多大の時間とテクニツクを要するという
欠点があつた。

本考案は、このような従来の欠点を除去するた
め、正、負の対称性を変えることなく、振幅制限
された波形の波高値だけを任意に設定できる振幅
制限回路を提供するものである。

以下、本考案の実施例を図に基いて説明する。

第２図は本考案による振幅制限回路の一実施例
を示す回路構成図である。第２図において第１図
と同一符号は同一または相当部分を示し、演算増
幅器OP₁の負入力端子に対して入力コンデンサ
C₁、入力抵抗器R₁が接続される。この演算増幅
器OP₁の負入力端子と出力端子間には帰還抵抗器
R₂が接続されるとともに、その負入力端子にコ
レクタが、そして出力端子にエミツタが共通にし
て接続された一対のPNP形トランジスタQ₁およ
びNPN形トランジスタQ₂が構成されている。そ
して、前記各トランジスタQ₁，Q₂の両ベース端
子間には抵抗値の等しい２個の抵抗器R₅および
R₆が直列に接続され、トランジスタQ₂のベース
端子と抵抗器R₅との接続点がベースバイアス設
定用可変抵抗器RV₃を通して接地される。また、
前記各抵抗器R₅とR₆の中点に演算増幅器OP₂の
負入力端子が接続されるとともに、この演算増幅
器OP₂の出力端子がトランジスタQ₁のベース端子
と抵抗器６との接続点に接続されており、これら
抵抗器R₅およびR₆、可変抵抗器RV₃、演算増幅
器OP₂は、各トランジスタQ₁，Q₂のベースに対
しそれぞれバイアス電圧を印加して正方向振幅制
限値、負方向振幅制限値を設定するための振幅制
限値設定回路を構成している。この場合、演算増
幅器OP₂の正入力端子（＋）には演算増幅器OP₁
の正入力端子に印加されるバイアスと同電位のバ
イアス電圧V_Bが印加されている。

このように構成された振幅制限回路によると、
PNP形トランジスタQ₁のベースに印加される演
算増幅器OP₂の出力電圧をe₁、NPN形トランジ
スタQ₂のベースに印加される可変抵抗器RV₃の
電圧をe₂、そして抵抗器R₅およびR₆の両端子間
の電圧をe₃とすると、これら各電圧e₁，e₂，e₃の
関係は、 e₁＝V_B（RV₃＋R₅＋R₆）／R₅＋RV₃ …(4) e₂＝V_BRV₃／R₅＋RV₃ …(5) e₃＝V_B（R₅＋R₆）／R₅＋RV₃ …(6) となる。しかして、演算増幅器OP₁の出力端子に
得られる出力電圧e₀の値が、e₀＜e₂になればトラ
ンジスタQ₂が導通し出力波形の負方向振幅が制
限される。また、e₀＞e₁になると、トランジスタ
Q₁が導通して正方向振幅が制限されることによ
り、第３図に示すように、振幅制限された出力波
形が得られる。したがつて、振幅制限された波高
値はe₃に相当するので、上記(6)式で与えられるこ
とになる。そのため、前記波高値は可変抵抗器
RV₃の値を変えることにより、任意に設定するこ
とができる。

一方、振幅制限された出力波形の正、負の対称
性については上記(3)式から可変抵抗器RV₃の値に
無関係に、e₁＋e₂＝2V_Bの条件が設定できればよ
い。したがつて、上記(4)式と(5)式から、 e₁＋e₂＝V_B（RV₃＋R₅＋R₆）／R₅＋RV₃＋V_BRV₃／R₅＋R
V₃…(7) となり、R₅＝R₆の条件を与えることにより、上
記(7)式は2V_Bになり、可変抵抗器RV₃に影響され
ない一定の値となる。

以上説明したように、本考案の振幅制限回路に
よれば、可変抵抗器RV₃の抵抗値を変えることに
より、振幅制限された波形の正、負の対称性がく
ずれることなく、波高値を容易に設定することが
できる効果がある。

【図面の簡単な説明】

第１図は従来の振幅制限回路の一例を示す回路
構成図、第２図は本考案による振幅制限回路の一
実施例を示す回路構成図、第３図は振幅制限され
た出力信号の波形図である。 OP₁……演算増幅器、R₁……入力抵抗器、R₂
……帰還抵抗器、Q₁……PNP形トランジスタ、
Q₂……NPN形トランジスタ、R₅，R₆……抵抗
器、RV₃……可変抵抗器、OP₂……演算増幅器。

Claims (1)

【実用新案登録請求の範囲】
1. 負入力端子と正入力端子を有しかつその負入力
   端子と出力端子間に接続された帰還抵抗器を有す
   る演算増幅器を備え、該演算増幅器の出力端子に
   得られる正、負の出力信号をそれぞれ一定値に振
   幅制御するように前記演算増幅器の負入力端子と
   出力端子間にPNP形トランジスタおよびNPN形
   トランジスタが並列に接続された振幅制限回路に
   おいて、前記PNP形トランジスタおよびNPN形
   トランジスタの各ベース端子間に直列に接続され
   た等しい抵抗値を有する２個の抵抗器と、前記
   NPN形トランジスタのベース端子と抵抗器との
   接続点と接地間に設けられた該NPN形トランジ
   スタのベースバイアス設定部と、前記直列に接続
   された２個の抵抗器の接続点に負入力端子が接続
   されかつ前記PNP形トランジスタのベース端子
   と抵抗器との接続点に出力端子が接続された演算
   増幅器とにより振幅制限値設定回路を構成し、前
   記各々の演算増幅器の正入力端子に互いに同一の
   バイアス電圧を加えてなることを特徴とする振幅
   制限回路。