JPS6259485B2 - - Google Patents
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- Publication number
- JPS6259485B2 JPS6259485B2 JP57049649A JP4964982A JPS6259485B2 JP S6259485 B2 JPS6259485 B2 JP S6259485B2 JP 57049649 A JP57049649 A JP 57049649A JP 4964982 A JP4964982 A JP 4964982A JP S6259485 B2 JPS6259485 B2 JP S6259485B2
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- JP
- Japan
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- transistor
- output
- amplifier circuit
- differential amplifier
- differential
- Prior art date
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- Expired
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- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は2つの差動入力信号を加算し、シング
ルエンド出力を得る加算増幅回路に関する。 第1図は本発明の一実施例である。図に於い
て、第1のトランジスタとしてのトランジスタ2
のベース(入力電極)は入力端子1に接続し、エ
ミツタ(第1出力電極)は第2のトランジスタと
してのトランジスタ3のエミツタに共通接続する
と共に、定電流源14を介して負電源(−B)に
接続し、コレクタ(第2出力電極)は第3のトラ
ンジスタとしてのトランジスタ6及び第4のトラ
ンジスタとしてのトランジスタ7のそれぞれのエ
ミツタに共通接続する。トランジスタ6のベース
は入力端子5に接続し、コレクタは第5のトラン
ジスタとしてのトランジスタ12のベースに接続
すると共にダイオード9と抵抗10の直列回路を
介して正電源(+B)に接続する。トランジスタ
7のベースは入力端子8に接続し、コレクタは正
電源(+B)に接続する。トランジスタ12のエ
ミツタは抵抗11を介して正電源(+B)に接続
し、コレクタは出力端子13に接続すると共にト
ランジスタ3のコレクタに接続する。 トランジスタ3のベースは入力端子4に接続す
る。 以上の構成に於いて、入力端子1と4との間に
印加される差動入力信号はトランジスタ2と3か
ら成る第1の差動増幅器としての差動増幅回路3
1で増幅される。入力端子5と8との間に印加さ
れる差動入力信号はトランジスタ6と7から成る
第2の差動増幅回路としての差動増幅回路32で
増幅される。差動増幅回路32の出力はダイオー
ド9、抵抗10及び11、トランジスタ12から
成るカレントミラー回路33を介して出力端子1
3に出力される。ここでカレントミラー回路の入
力回路の抵抗10の抵抗値を抵抗11の抵抗値の
2倍の抵抗値とすると、抵抗10に流れる電流の
2倍の電流が抵抗11に流れるから差動増幅回路
32の出力は、カレントミラー回路33で2倍に
増幅されて出力端子13に出力される。この様な
回路の直流動作は、トランジスタ2と3及び6と
7の特性がそれぞれ等しいとすると、定電流源1
4で定められた電流値の1/2の電流が差動増幅回
路31のトランジスタ2及び3にそれぞれ流れ、
トランジスタ2の電流は差動増幅回路32の定電
流源としても動作しているから、トランジスタ2
の電流値の1/2の電流が差動増幅回路32のトラ
ンジスタ6及び7にそれぞれ流れ、そしてトラン
ジスタ6の電流値の2倍の電流がカレントミラー
回路33のトランジスタ12に流れる。従つて該
トランジスタ12の電流値は前記トランジスタ2
及び3の電流値に等しい大きさの電流となり、出
力端子13には出力電流は生じない。次に差動増
幅回路31に差動入力信号が印加されると差動増
幅回路31の一方の出力即ちトランジスタ2の出
力は、差動増幅回路32の共通エミツタ端に入力
されるので、該出力の1/2がカレントミラー回路
で2倍に増幅されて出力端子13に出力され、他
方の出力(トランジスタ3の出力)も出力端子1
3に出力される。従つて差動増幅回路31への入
力信号に対しては、差動増幅回路32をもたない
一般の差動増幅回路とカレントミラー回路の組合
せによる場合と同様に、出力端子13には、増幅
されたプツシユプル出力が得られる。 次に差動増幅回路32に差動入力信号が印加さ
れた場合には、差動増幅回路32で増幅され、ト
ランジスタ6のコレクタ出力がカレントミラー回
路33で2倍に増幅されて出力端子13に出力さ
れる。従つて、トランジスタ2,3,6、及び7
の特性がそれぞれ等しければ差動増幅回路31へ
の差動入力信号に対しては前述の様に差動増幅回
路31の差動出力のプツシユプル出力であり、増
幅回路32への差動入力信号に対しては差動増幅
回路32のシングル出力の2倍の出力であるの
で、各差動入力信号はそれぞれ等しい増幅度で増
幅される。又差動増幅回路31及び32の増幅度
は周知の様にトランジスタ2,3,6、及び7の
エミツタ回路に適宜抵抗を挿入することにより、
それぞれ個別に異なつた増幅度に定めることも出
来、又差動増幅回路31又は32の増幅度を個別
に変化させた場合にも互いの増幅回路の増幅度に
影響を与えない。 尚以上の説明に於いて、差動増幅回路はNPN
トランジスタを用い、カレントミラー回はPNPト
ランジスタを用いて説明したがそれぞれPNP及び
NPNトランジスタを用いてもよく、又FETを用
いてもよく、この場合は、FETのゲート(入力
電極)、ソース(第1出力電極)及びドレイン
(第2出力電極)をそれぞれ上述のトランジスタ
のベース、エミツタ及びコレクタに対応させれば
同様の動作を成すことはもちろんである。 なお、第1図に於いて、差動増幅回路31のト
ランジスタ2を正常動作させる為には該トランジ
スタ2のコレクタベース間は必要な直流電圧に保
つ必要があり、必然的に、差動増幅回路31への
差動入力信号を印加する入力端子1,4と差動増
幅回路32への差動入力信号を印加する入力端子
5,8との間には、ある直流電位差が必要にな
る。第2図はこの様な電位差を与えた実施例で、
第1図の実施例に於ける差動増幅回路31の前段
に差動増幅回路34を設けるか、又は点線内に図
示した様に、差動増幅回路32の前段に差動増幅
回路35を設けたものである。 即ち詳細な動作説明は省略するも、第2図に於
いて差動増幅回路34は差動入力端子21,24
トランジスタ22,23抵抗25,26及び定電
流源27で構成され、その出力が差動増幅回路3
1の差動入力端子1及び4に印加され、第1図に
於いて端子1及び4の間に印加した差動入力信号
は差出入力端子21,24の間に印加される。 又点線内の差動増幅回路35は差動入力端子4
1,42トランジスタ36,37抵抗38,39
及び定電流源40で構成され、その出力が前記入
力端子5及び8に印加され、第1図に於いて端子
5及び8の間に印加された差動増幅回路32への
差動入力信号は差動入力端子41,42の間に印
加される。 この様な差動増幅回路34又は35のコレクタ
の直流電圧を調整することより、差動増幅回路3
1及び32の直流動作点を定めることが出来る。 以上の様に、差動増幅回路31又は32の前段
に差動増幅回路34又は35を設けたので、各差
動入力信号のそれぞれの直流電位に制約されるこ
となく良好な動作を成すことが出来る。 なお、場合によつては差動増幅回路34及び3
5の両方を用いることが出来ることはもち論であ
る。 尚図示はしなかつたが、第1図に於て入力端子
1,4及び5,8にそれぞれ適切な直流電位を印
加した上で、それぞれの入力端子にカツプリング
コンデンサを介して差動入力信号を印加しても良
いことは勿論である。 この様に本発明によれば2対の差動入力信号を
加算して増幅し、シングルエンド出力を得ること
が出来、又、2対の差動入力信号は与いに影響さ
れることなく、個別に増幅度を定めることが出来
る。
ルエンド出力を得る加算増幅回路に関する。 第1図は本発明の一実施例である。図に於い
て、第1のトランジスタとしてのトランジスタ2
のベース(入力電極)は入力端子1に接続し、エ
ミツタ(第1出力電極)は第2のトランジスタと
してのトランジスタ3のエミツタに共通接続する
と共に、定電流源14を介して負電源(−B)に
接続し、コレクタ(第2出力電極)は第3のトラ
ンジスタとしてのトランジスタ6及び第4のトラ
ンジスタとしてのトランジスタ7のそれぞれのエ
ミツタに共通接続する。トランジスタ6のベース
は入力端子5に接続し、コレクタは第5のトラン
ジスタとしてのトランジスタ12のベースに接続
すると共にダイオード9と抵抗10の直列回路を
介して正電源(+B)に接続する。トランジスタ
7のベースは入力端子8に接続し、コレクタは正
電源(+B)に接続する。トランジスタ12のエ
ミツタは抵抗11を介して正電源(+B)に接続
し、コレクタは出力端子13に接続すると共にト
ランジスタ3のコレクタに接続する。 トランジスタ3のベースは入力端子4に接続す
る。 以上の構成に於いて、入力端子1と4との間に
印加される差動入力信号はトランジスタ2と3か
ら成る第1の差動増幅器としての差動増幅回路3
1で増幅される。入力端子5と8との間に印加さ
れる差動入力信号はトランジスタ6と7から成る
第2の差動増幅回路としての差動増幅回路32で
増幅される。差動増幅回路32の出力はダイオー
ド9、抵抗10及び11、トランジスタ12から
成るカレントミラー回路33を介して出力端子1
3に出力される。ここでカレントミラー回路の入
力回路の抵抗10の抵抗値を抵抗11の抵抗値の
2倍の抵抗値とすると、抵抗10に流れる電流の
2倍の電流が抵抗11に流れるから差動増幅回路
32の出力は、カレントミラー回路33で2倍に
増幅されて出力端子13に出力される。この様な
回路の直流動作は、トランジスタ2と3及び6と
7の特性がそれぞれ等しいとすると、定電流源1
4で定められた電流値の1/2の電流が差動増幅回
路31のトランジスタ2及び3にそれぞれ流れ、
トランジスタ2の電流は差動増幅回路32の定電
流源としても動作しているから、トランジスタ2
の電流値の1/2の電流が差動増幅回路32のトラ
ンジスタ6及び7にそれぞれ流れ、そしてトラン
ジスタ6の電流値の2倍の電流がカレントミラー
回路33のトランジスタ12に流れる。従つて該
トランジスタ12の電流値は前記トランジスタ2
及び3の電流値に等しい大きさの電流となり、出
力端子13には出力電流は生じない。次に差動増
幅回路31に差動入力信号が印加されると差動増
幅回路31の一方の出力即ちトランジスタ2の出
力は、差動増幅回路32の共通エミツタ端に入力
されるので、該出力の1/2がカレントミラー回路
で2倍に増幅されて出力端子13に出力され、他
方の出力(トランジスタ3の出力)も出力端子1
3に出力される。従つて差動増幅回路31への入
力信号に対しては、差動増幅回路32をもたない
一般の差動増幅回路とカレントミラー回路の組合
せによる場合と同様に、出力端子13には、増幅
されたプツシユプル出力が得られる。 次に差動増幅回路32に差動入力信号が印加さ
れた場合には、差動増幅回路32で増幅され、ト
ランジスタ6のコレクタ出力がカレントミラー回
路33で2倍に増幅されて出力端子13に出力さ
れる。従つて、トランジスタ2,3,6、及び7
の特性がそれぞれ等しければ差動増幅回路31へ
の差動入力信号に対しては前述の様に差動増幅回
路31の差動出力のプツシユプル出力であり、増
幅回路32への差動入力信号に対しては差動増幅
回路32のシングル出力の2倍の出力であるの
で、各差動入力信号はそれぞれ等しい増幅度で増
幅される。又差動増幅回路31及び32の増幅度
は周知の様にトランジスタ2,3,6、及び7の
エミツタ回路に適宜抵抗を挿入することにより、
それぞれ個別に異なつた増幅度に定めることも出
来、又差動増幅回路31又は32の増幅度を個別
に変化させた場合にも互いの増幅回路の増幅度に
影響を与えない。 尚以上の説明に於いて、差動増幅回路はNPN
トランジスタを用い、カレントミラー回はPNPト
ランジスタを用いて説明したがそれぞれPNP及び
NPNトランジスタを用いてもよく、又FETを用
いてもよく、この場合は、FETのゲート(入力
電極)、ソース(第1出力電極)及びドレイン
(第2出力電極)をそれぞれ上述のトランジスタ
のベース、エミツタ及びコレクタに対応させれば
同様の動作を成すことはもちろんである。 なお、第1図に於いて、差動増幅回路31のト
ランジスタ2を正常動作させる為には該トランジ
スタ2のコレクタベース間は必要な直流電圧に保
つ必要があり、必然的に、差動増幅回路31への
差動入力信号を印加する入力端子1,4と差動増
幅回路32への差動入力信号を印加する入力端子
5,8との間には、ある直流電位差が必要にな
る。第2図はこの様な電位差を与えた実施例で、
第1図の実施例に於ける差動増幅回路31の前段
に差動増幅回路34を設けるか、又は点線内に図
示した様に、差動増幅回路32の前段に差動増幅
回路35を設けたものである。 即ち詳細な動作説明は省略するも、第2図に於
いて差動増幅回路34は差動入力端子21,24
トランジスタ22,23抵抗25,26及び定電
流源27で構成され、その出力が差動増幅回路3
1の差動入力端子1及び4に印加され、第1図に
於いて端子1及び4の間に印加した差動入力信号
は差出入力端子21,24の間に印加される。 又点線内の差動増幅回路35は差動入力端子4
1,42トランジスタ36,37抵抗38,39
及び定電流源40で構成され、その出力が前記入
力端子5及び8に印加され、第1図に於いて端子
5及び8の間に印加された差動増幅回路32への
差動入力信号は差動入力端子41,42の間に印
加される。 この様な差動増幅回路34又は35のコレクタ
の直流電圧を調整することより、差動増幅回路3
1及び32の直流動作点を定めることが出来る。 以上の様に、差動増幅回路31又は32の前段
に差動増幅回路34又は35を設けたので、各差
動入力信号のそれぞれの直流電位に制約されるこ
となく良好な動作を成すことが出来る。 なお、場合によつては差動増幅回路34及び3
5の両方を用いることが出来ることはもち論であ
る。 尚図示はしなかつたが、第1図に於て入力端子
1,4及び5,8にそれぞれ適切な直流電位を印
加した上で、それぞれの入力端子にカツプリング
コンデンサを介して差動入力信号を印加しても良
いことは勿論である。 この様に本発明によれば2対の差動入力信号を
加算して増幅し、シングルエンド出力を得ること
が出来、又、2対の差動入力信号は与いに影響さ
れることなく、個別に増幅度を定めることが出来
る。
第1図及び第2図はそれぞれ本発明の一実施例
を示す回路図である。 図中、31及び32はそれぞれ差動増幅回路、
33はカレントミラー回路である。
を示す回路図である。 図中、31及び32はそれぞれ差動増幅回路、
33はカレントミラー回路である。
Claims (1)
- 1 第1出力電極同志が共通に差動接続された第
1及び第2のトランジスタと、該第1のトランジ
スタの第2出力電極に接続された負荷抵抗と、上
記第1及び第2のトランジスタの第1出力電極に
第2出力電極が接続された第3のトランジスタ
と、該第3のトランジスタと第1出力電極同志が
共通に差動接続された第4のトランジスタと、入
力電極が上記第1のトランジスタの第2出力電極
と上記負荷抵抗との間に接続され第2出力電極が
上記第4のトランジスタの第2出力電極と共に出
力端子に接続されてカレントミラー回路を構成す
る第5のトランジスタとを有する加算増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57049649A JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57049649A JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58166814A JPS58166814A (ja) | 1983-10-03 |
JPS6259485B2 true JPS6259485B2 (ja) | 1987-12-11 |
Family
ID=12837040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57049649A Granted JPS58166814A (ja) | 1982-03-27 | 1982-03-27 | 加算増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58166814A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6484296A (en) * | 1987-09-26 | 1989-03-29 | Matsushita Electric Ind Co Ltd | Character/graphic information display device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0813002B2 (ja) * | 1992-09-04 | 1996-02-07 | 日本電気株式会社 | 電圧制御発振器制御回路 |
-
1982
- 1982-03-27 JP JP57049649A patent/JPS58166814A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6484296A (en) * | 1987-09-26 | 1989-03-29 | Matsushita Electric Ind Co Ltd | Character/graphic information display device |
Also Published As
Publication number | Publication date |
---|---|
JPS58166814A (ja) | 1983-10-03 |
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