JPH0221782Y2 - - Google Patents
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- Publication number
- JPH0221782Y2 JPH0221782Y2 JP1982147060U JP14706082U JPH0221782Y2 JP H0221782 Y2 JPH0221782 Y2 JP H0221782Y2 JP 1982147060 U JP1982147060 U JP 1982147060U JP 14706082 U JP14706082 U JP 14706082U JP H0221782 Y2 JPH0221782 Y2 JP H0221782Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistors
- transistor
- input
- decreased
- Prior art date
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- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims 3
- 101150073536 FET3 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案は増幅器の利得調整回路に関する。
従来一般に広く用いられている第１図の如きカ
スコード増幅回路は出力インピーダンスが大であ
り広帯域低雑音特性等に優れた増幅回路として知
られている。
スコード増幅回路は出力インピーダンスが大であ
り広帯域低雑音特性等に優れた増幅回路として知
られている。
しかしながら出力端子８に高い直流オフセツト
電圧が生じている為、次段との直結接続が自由に
出来ない欠点を有する。上記の如きカスコード増
幅回路の優れた広帯域低雑音特性等を損なうこと
なく、上述の欠点を除き次段との直結接続が容易
な第２図の様な増幅器を、本出願人は特願昭56−
80912号「増幅器」として提案した。
電圧が生じている為、次段との直結接続が自由に
出来ない欠点を有する。上記の如きカスコード増
幅回路の優れた広帯域低雑音特性等を損なうこと
なく、上述の欠点を除き次段との直結接続が容易
な第２図の様な増幅器を、本出願人は特願昭56−
80912号「増幅器」として提案した。
第２図において、入力信号は、抵抗２で接地さ
れた入力端子１から第１のトランジスタの制御電
極即ちFET３のゲートに印加され、ドレインは
定電流源９を介して正電源＋Ｂに接続されると共
に、ベース接地入力型となる第２のトランジスタ
即ちトランジスタ１５のエミツタに接続され、ソ
ースは抵抗４を介して接地される。トランジスタ
１５の制御電極即ちベースは直流電源１６によつ
て所定の直流電圧が印加され、コレクタは抵抗１
７を介して負電源−Ｂに接続されると共に出力端
子８に接続される。
れた入力端子１から第１のトランジスタの制御電
極即ちFET３のゲートに印加され、ドレインは
定電流源９を介して正電源＋Ｂに接続されると共
に、ベース接地入力型となる第２のトランジスタ
即ちトランジスタ１５のエミツタに接続され、ソ
ースは抵抗４を介して接地される。トランジスタ
１５の制御電極即ちベースは直流電源１６によつ
て所定の直流電圧が印加され、コレクタは抵抗１
７を介して負電源−Ｂに接続されると共に出力端
子８に接続される。
以上の構成に於て、第１図の従来例と比較する
と、第１図の従来例ではFET３とトランジスタ
５の極性が同一極性であつたが、第２図では
FET３とトランジスタ１５の極性は異極性とな
り、又第１図ではトランジスタ５に接続された抵
抗７が正電源＋Ｂに接続されたのに対し、第２図
ではトランジスタ１５に接続された抵抗１７が負
電源−Ｂに接続されている。そして第２図では前
記FET３とトランジスタ１５の共道通接続点か
ら正電源＋Ｂに対して定電流源９が接続されてい
る。
と、第１図の従来例ではFET３とトランジスタ
５の極性が同一極性であつたが、第２図では
FET３とトランジスタ１５の極性は異極性とな
り、又第１図ではトランジスタ５に接続された抵
抗７が正電源＋Ｂに接続されたのに対し、第２図
ではトランジスタ１５に接続された抵抗１７が負
電源−Ｂに接続されている。そして第２図では前
記FET３とトランジスタ１５の共道通接続点か
ら正電源＋Ｂに対して定電流源９が接続されてい
る。
従つて、第２図の交流動作は第１図の従来例と
等価なカスコード動作であり、カスコード増幅回
路の優れた特性を保有している。
等価なカスコード動作であり、カスコード増幅回
路の優れた特性を保有している。
次に第２図の直流動作について説明する。
FET３の動作電流は定電流源９によつて供給さ
れ、そして該定電流源９の電流値からFET３の
動作電流を減算した電流値の電流がトランジスタ
１５に供給される。トランジスタ１５のベースに
は直流電源１６によつて直流電圧が印加されてい
るから、前記FET３のドレイン電圧はほぼ直流
電源１６の電圧値に等しい電圧に保持され該
FET３の直流動作は第１図の場合と等しくなる。
尚ここで、当然のことではあるがFET３の動作
電流は該FET３の特性と抵抗４の抵抗値で定ま
る。そしてトランジスタ１５のコレクタは抵抗１
７を介して負電源−Ｂに接続されているから、増
幅度の制約等で抵抗１７の抵抗値が制約されてい
る場合でも定電流源９の電流値あるいは負電源−
Ｂの電圧値の設定次第で出力端子８の直流電位を
任意の電圧値に設定出来るし、当然接地電位にも
設定出来る。
FET３の動作電流は定電流源９によつて供給さ
れ、そして該定電流源９の電流値からFET３の
動作電流を減算した電流値の電流がトランジスタ
１５に供給される。トランジスタ１５のベースに
は直流電源１６によつて直流電圧が印加されてい
るから、前記FET３のドレイン電圧はほぼ直流
電源１６の電圧値に等しい電圧に保持され該
FET３の直流動作は第１図の場合と等しくなる。
尚ここで、当然のことではあるがFET３の動作
電流は該FET３の特性と抵抗４の抵抗値で定ま
る。そしてトランジスタ１５のコレクタは抵抗１
７を介して負電源−Ｂに接続されているから、増
幅度の制約等で抵抗１７の抵抗値が制約されてい
る場合でも定電流源９の電流値あるいは負電源−
Ｂの電圧値の設定次第で出力端子８の直流電位を
任意の電圧値に設定出来るし、当然接地電位にも
設定出来る。
次に入力信号が印加された場合の動作を説明す
る。仮に入力端子１に正の信号が印加されると、
FET３の電流は増加する。従つて前の様にトラ
ンジスタ１５の電流は該増加分だけ減少し、出力
端子８のレベルは負方向となる。この様に交流動
作は第１図に示す従来例と等しいカスコード動作
の反転増幅器であり、カスコード増幅回路の優れ
た広帯域低雑音特性等を保有し、かつ出力端子の
直流電位を任意の値に設定出来る。この回路に於
てeiなる入力信号がFET３の入力側に印加される
とFET３にはei／R4だけ電流は増加する。トラ
ンジスタ１５には当然のことながらei／R4だけ電
流が減少するのでこの回路の出力端子８には入力
信号と逆相に（ei／R4）×R17の電圧を生じること
になる。ここでR4及びR17は抵抗４及び１７の抵
抗値である。よつてこの回路の利得はR17／R4で
表わされる。
る。仮に入力端子１に正の信号が印加されると、
FET３の電流は増加する。従つて前の様にトラ
ンジスタ１５の電流は該増加分だけ減少し、出力
端子８のレベルは負方向となる。この様に交流動
作は第１図に示す従来例と等しいカスコード動作
の反転増幅器であり、カスコード増幅回路の優れ
た広帯域低雑音特性等を保有し、かつ出力端子の
直流電位を任意の値に設定出来る。この回路に於
てeiなる入力信号がFET３の入力側に印加される
とFET３にはei／R4だけ電流は増加する。トラ
ンジスタ１５には当然のことながらei／R4だけ電
流が減少するのでこの回路の出力端子８には入力
信号と逆相に（ei／R4）×R17の電圧を生じること
になる。ここでR4及びR17は抵抗４及び１７の抵
抗値である。よつてこの回路の利得はR17／R4で
表わされる。
本考案はこの様なカスコード増幅器に適した利
得調整装置を提供するもので、以下実施例に従つ
て詳細に説明する。
得調整装置を提供するもので、以下実施例に従つ
て詳細に説明する。
第３図は本考案の一実施例である。図におい
て、FET３，１０及びトランジスタ１５，１２
はそれぞれブツシユブル接続されており、FET
３及びトランジスタ１５からなるカスコード増幅
器と、FET１０及びトランジスタ１２からなる
カスコード増幅器はそれぞれ第２図のカスコード
増幅器に対応する。FET３及び１０のソースと
トランジスタ１５及び１２のコレクタとの間に摺
動子１４と接地された可変抵抗器１８が接続され
ている。以上の様な構成において、可変抵抗器１
８の左側はFET３及び１０のカソード低抗器で
あり、第２図の抵抗器４に対応し、右側はトラン
ジスタ１５及び１２のコレクタ抵抗器であり第２
図の低抗器１７に対応する。従つて摺動子１４を
左側に移動するにつれて増幅度を大きくすること
が出来る。この様に可変抵抗器１８を変化させる
だけで、対応する上記の２つの抵抗器の抵抗値を
同時に互いに反対方向に変化させた場合と同様の
動作を得ることが出来、抵抗器のわずかな移動で
大きく増幅度を変化させることが出来る。
て、FET３，１０及びトランジスタ１５，１２
はそれぞれブツシユブル接続されており、FET
３及びトランジスタ１５からなるカスコード増幅
器と、FET１０及びトランジスタ１２からなる
カスコード増幅器はそれぞれ第２図のカスコード
増幅器に対応する。FET３及び１０のソースと
トランジスタ１５及び１２のコレクタとの間に摺
動子１４と接地された可変抵抗器１８が接続され
ている。以上の様な構成において、可変抵抗器１
８の左側はFET３及び１０のカソード低抗器で
あり、第２図の抵抗器４に対応し、右側はトラン
ジスタ１５及び１２のコレクタ抵抗器であり第２
図の低抗器１７に対応する。従つて摺動子１４を
左側に移動するにつれて増幅度を大きくすること
が出来る。この様に可変抵抗器１８を変化させる
だけで、対応する上記の２つの抵抗器の抵抗値を
同時に互いに反対方向に変化させた場合と同様の
動作を得ることが出来、抵抗器のわずかな移動で
大きく増幅度を変化させることが出来る。
以上の様に本考案によれば、一つの可変抵抗器
を用いて増幅度の変動を大幅に調整することがで
きると共に入力側の増幅度を減衰させながら出力
端の負荷抵抗を小さくして短絡せしめることがで
きる。
を用いて増幅度の変動を大幅に調整することがで
きると共に入力側の増幅度を減衰させながら出力
端の負荷抵抗を小さくして短絡せしめることがで
きる。
第１図は従来例を示す回路図、第２図は本出願
人が先に提案した増幅器を示す回路図、第３図は
本考案の一実施例を示す回路図である。 図中、３，１０はFET、１２，１５はトラン
ジスタ、１８は可変抵抗器である。
人が先に提案した増幅器を示す回路図、第３図は
本考案の一実施例を示す回路図である。 図中、３，１０はFET、１２，１５はトラン
ジスタ、１８は可変抵抗器である。
Claims (1)
- 入力電極同志及びエミツタ又はソース同志が共
通接続され互いに導電型の異なる第１及び第２の
入力側トランジスタと、第１及び第２の入力側ト
ランジスタとそれぞれ導電型を異にし第１及び第
２の入力側トランジスタにそれぞれカスコード接
続された第３及び第４の出力側トランジスタと、
第１と第３及び第２と第４のトランジスタのそれ
ぞれカスコード接続された接続点に供給される極
性が異なる定電流電源と第３及び第４の出力側ト
ランジスタの出力電極が共通接続された出力端
と、入力側トランジスタのエミツタ又はソース同
志の共通接続点と出力側トランジスタの出力端と
の間に摺動子を接地した可変抵抗器とを具備し可
変抵抗器の各端子間の抵抗値をエミツタ又はソー
ス抵抗及び出力負荷抵抗として接地された摺動子
によつて入力側トランジスタの増幅度を増減調整
すると共に入力側トランジスタの増幅度を減じた
とき出力負荷抵抗をも減じて出力端を短絡するこ
とを特徴とする利得調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14706082U JPS5952716U (ja) | 1982-09-30 | 1982-09-30 | 増幅器の利得調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14706082U JPS5952716U (ja) | 1982-09-30 | 1982-09-30 | 増幅器の利得調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952716U JPS5952716U (ja) | 1984-04-06 |
| JPH0221782Y2 true JPH0221782Y2 (ja) | 1990-06-12 |
Family
ID=30327145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14706082U Granted JPS5952716U (ja) | 1982-09-30 | 1982-09-30 | 増幅器の利得調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952716U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4725955U (ja) * | 1971-04-19 | 1972-11-24 | ||
| JPS5287346A (en) * | 1976-01-17 | 1977-07-21 | Hitachi Ltd | Amplifying circuit |
-
1982
- 1982-09-30 JP JP14706082U patent/JPS5952716U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4725955U (ja) * | 1971-04-19 | 1972-11-24 | ||
| JPS5287346A (en) * | 1976-01-17 | 1977-07-21 | Hitachi Ltd | Amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952716U (ja) | 1984-04-06 |
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