JPH0516208B2 - - Google Patents
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- JPH0516208B2 JPH0516208B2 JP56148536A JP14853681A JPH0516208B2 JP H0516208 B2 JPH0516208 B2 JP H0516208B2 JP 56148536 A JP56148536 A JP 56148536A JP 14853681 A JP14853681 A JP 14853681A JP H0516208 B2 JPH0516208 B2 JP H0516208B2
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- Japan
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- current
- circuit
- current mirror
- differential amplifier
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- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、カレントミラー回路の電流伝達比の
可変によつて利得を制御する差動増幅回路に関す
る。
可変によつて利得を制御する差動増幅回路に関す
る。
第１図はカレントミラー回路を使つて出力電流
を取り出す従来の差動増幅回路を示している。同
図において、Q1，Q2はトランジスタ、R1は低抗
であり、これらは差動増幅回路部を構成する。I0
はトランジスタQ1，Q2のエミツタに接続される
定電流源を流れる電流、Vioは差動増幅回路の入
力端子、Q3とQ5、Q4とQ6は差動増幅回路より出
力電流を取り出すカレントミラー回路を構成する
トランジスタ（以下カレントミラー回路Q3Q5，
Q4Q6のようによぶ）Q7とQ8はカレントミラー回
路Q3Q5，Q4Q6より得られた電流を取り出すカレ
ントミラー回路を構成するトランジスタ（以下カ
レントミラー回路Q7Q8のようによぶ）である。
Vccは直流バイアス電源端子、Vputは差動増幅回
路の出力端子である。
を取り出す従来の差動増幅回路を示している。同
図において、Q1，Q2はトランジスタ、R1は低抗
であり、これらは差動増幅回路部を構成する。I0
はトランジスタQ1，Q2のエミツタに接続される
定電流源を流れる電流、Vioは差動増幅回路の入
力端子、Q3とQ5、Q4とQ6は差動増幅回路より出
力電流を取り出すカレントミラー回路を構成する
トランジスタ（以下カレントミラー回路Q3Q5，
Q4Q6のようによぶ）Q7とQ8はカレントミラー回
路Q3Q5，Q4Q6より得られた電流を取り出すカレ
ントミラー回路を構成するトランジスタ（以下カ
レントミラー回路Q7Q8のようによぶ）である。
Vccは直流バイアス電源端子、Vputは差動増幅回
路の出力端子である。
上記差動増幅回路の利得は次式のようにして求
められる。トランジスタQ1，Q2に流れるコレク
タ電流は Ic1＝αIO＋gnVio ……(1) Ic2＝αIO−gnVio ……(2) ここで、αは差動増幅回路を構成するトランジ
スタQ1，Q2のベース接地増幅率、gnは差動増幅
器における相互コンダクタンスである。
められる。トランジスタQ1，Q2に流れるコレク
タ電流は Ic1＝αIO＋gnVio ……(1) Ic2＝αIO−gnVio ……(2) ここで、αは差動増幅回路を構成するトランジ
スタQ1，Q2のベース接地増幅率、gnは差動増幅
器における相互コンダクタンスである。
トランジスタQ5のコレクタ電流Ic5は、Ic5＝Mp
Ic1であり（Mpはカレントミラー回路Q3Q5の電流
伝達比であり、この値は又Q4Q6における電流伝
達比でもある）、上式(1)より、 Ic5＝Mp（αIO＋gnVio） ……(3) トランジスタQ6のコレクタ電流Ic6はIc6＝MpIc2で
あり、上式(2)より、 Ic6＝Mp（αIO−gnVio） ……(4) トランジスタQ7のコレクタ電流Ic7は、 Ic7＝MoIc6であり（Moはカレントミラー回路
Q7Q8の電流伝達比）、上式(4)より、 Ic7＝MoMp（αIO−gnVio） ……(5) したがつて、この差動増幅回路における出力電流
Iputは、上式(3)，(5)より Iput＝Ic5−Ic7＝Mpα（１−Mo）IO＋Mp（１＋Mo）gn
Vio ……(6) と表わされる。
Ic1であり（Mpはカレントミラー回路Q3Q5の電流
伝達比であり、この値は又Q4Q6における電流伝
達比でもある）、上式(1)より、 Ic5＝Mp（αIO＋gnVio） ……(3) トランジスタQ6のコレクタ電流Ic6はIc6＝MpIc2で
あり、上式(2)より、 Ic6＝Mp（αIO−gnVio） ……(4) トランジスタQ7のコレクタ電流Ic7は、 Ic7＝MoIc6であり（Moはカレントミラー回路
Q7Q8の電流伝達比）、上式(4)より、 Ic7＝MoMp（αIO−gnVio） ……(5) したがつて、この差動増幅回路における出力電流
Iputは、上式(3)，(5)より Iput＝Ic5−Ic7＝Mpα（１−Mo）IO＋Mp（１＋Mo）gn
Vio ……(6) と表わされる。
今、カレントミラー回路Q7Q8を構成するトラ
ンジスタQ7およびQ8の直流電流増幅率hFEが、hFE
≫１とすれば、同カレントミラー回路における電
流伝達比Moは、 Mo＝１＋２／hFE≒１ ……(7) となる。ゆえに、上式(6)の出力電流Iputは、 Iput＝2MpgnVio ……(8) のように簡略化して表わされる。
ンジスタQ7およびQ8の直流電流増幅率hFEが、hFE
≫１とすれば、同カレントミラー回路における電
流伝達比Moは、 Mo＝１＋２／hFE≒１ ……(7) となる。ゆえに、上式(6)の出力電流Iputは、 Iput＝2MpgnVio ……(8) のように簡略化して表わされる。
したがつて、第１図の差動増幅回路の出力電圧
Vputは、 Vput＝R2Iput ＝2MpgnVioR2 ……(9) となり、これによつて差動増幅回路における利得
は、 Ｇ＝Vput／Vio ＝2MpgnR2 ……(10) と表わされる。
Vputは、 Vput＝R2Iput ＝2MpgnVioR2 ……(9) となり、これによつて差動増幅回路における利得
は、 Ｇ＝Vput／Vio ＝2MpgnR2 ……(10) と表わされる。
ここで、従来例を示す第１図の場合は
Mp≒１であり、
Ｇ＝2gnR2 ……(11)
となる。
したがつて従来においては、利得Ｇを可変にす
るには、相互コンダクタンスgnまたは出力抵抗
R2を可変にすればよいが、gnは差動増幅回路の
定電流源によつて決まつてしまい、またR2も回
路設計により固定される。このように従来の回路
においては、差動増幅回路の利得を変えることは
困難であつた。
るには、相互コンダクタンスgnまたは出力抵抗
R2を可変にすればよいが、gnは差動増幅回路の
定電流源によつて決まつてしまい、またR2も回
路設計により固定される。このように従来の回路
においては、差動増幅回路の利得を変えることは
困難であつた。
本発明は、上記従来の欠点を除去するものであ
り、上式(10)においてカレントミラー回路Q3Q5お
よびQ4Q6の電流伝達比Mpを変えて差動増幅器の
利得Ｇを可変にするものである。
り、上式(10)においてカレントミラー回路Q3Q5お
よびQ4Q6の電流伝達比Mpを変えて差動増幅器の
利得Ｇを可変にするものである。
すなわち第２図に示す典型的なカレントミラー
回路において、電流伝達比対Rxの関係を求める
と第３図のようになる。同図は Rx＝kT／qI2 loI1／I2を描いたものである。ここで
、 KT／ｑは熱起電力であり、絶対温度Ｔ＝300
〔Ｋ〕の時、KT／ｑ＝26〔mV〕の値である。
回路において、電流伝達比対Rxの関係を求める
と第３図のようになる。同図は Rx＝kT／qI2 loI1／I2を描いたものである。ここで
、 KT／ｑは熱起電力であり、絶対温度Ｔ＝300
〔Ｋ〕の時、KT／ｑ＝26〔mV〕の値である。
同図によれば抵抗値Rxを200Ω〜5KΩまで制御す
ることにより、I2／I1を20dBの範囲で制御可能で
あることがわかる。
ることにより、I2／I1を20dBの範囲で制御可能で
あることがわかる。
本発明は上述した種々の点を勘案してなされた
ものであり、差動増幅回路の利得を可変にするも
のである。
ものであり、差動増幅回路の利得を可変にするも
のである。
以下、本発明の利得制御差動増幅回路に係る一
実施例を、第４図とともに説明する。
実施例を、第４図とともに説明する。
第４図は、利得制御差動増幅回路の一実施例を
示しており、第１図の従来例と同一箇所には同一
記号を用いている。第４図に示されるように本実
施例は、トランジスタQ1，Q2で構成される差動
増幅回路と、トランジスタQ2のコレクタ電流Ic2
（第１の差動出力電流）をミラー反転する第１の
カレントミラー回路（トランジスタQ4，Q6）と、
トランジスタQ1のコレクタ電流Ic1（第２の差動出
力電流）をミラー反転する第２のカレントミラー
回路（トランジスタQ3，Q5）と、第１のカレン
トミラー回路の出力用トランジスタQ6のコレク
タ電流をミラー反転する第１のカレントミラー回
路（トランジスタQ8，Q7）とを有している。そ
して、トランジスタQ7のコレクタ電流は第２の
カレントミラー回路の出力端（トランジスタQ5
のコレクタ）に与えられ、前記第２のカレントミ
ラー回路の出力端と所定の電位点Vsとの間に負
荷インピーダンス（抵抗R2）が接続され、前記
第１，第２のカレントミラー回路を成すトランジ
スタQ6，Q5のエミツタ回路に可変抵抗素子が設
けられ、その可変抵抗素子の抵抗値が可変可能な
構成となつている。
示しており、第１図の従来例と同一箇所には同一
記号を用いている。第４図に示されるように本実
施例は、トランジスタQ1，Q2で構成される差動
増幅回路と、トランジスタQ2のコレクタ電流Ic2
（第１の差動出力電流）をミラー反転する第１の
カレントミラー回路（トランジスタQ4，Q6）と、
トランジスタQ1のコレクタ電流Ic1（第２の差動出
力電流）をミラー反転する第２のカレントミラー
回路（トランジスタQ3，Q5）と、第１のカレン
トミラー回路の出力用トランジスタQ6のコレク
タ電流をミラー反転する第１のカレントミラー回
路（トランジスタQ8，Q7）とを有している。そ
して、トランジスタQ7のコレクタ電流は第２の
カレントミラー回路の出力端（トランジスタQ5
のコレクタ）に与えられ、前記第２のカレントミ
ラー回路の出力端と所定の電位点Vsとの間に負
荷インピーダンス（抵抗R2）が接続され、前記
第１，第２のカレントミラー回路を成すトランジ
スタQ6，Q5のエミツタ回路に可変抵抗素子が設
けられ、その可変抵抗素子の抵抗値が可変可能な
構成となつている。
可変抵抗素子として、具体的にはｎチヤンネル
接合形電界効果トランジスタ（ｎチヤンネル
JFET）Q9，Q10を設け、このｎチヤンネル
JFETQ9およびQ10の各ゲート電極へAGC検出器
１１から所定の制御電圧を加え、その電圧によつ
てｎチヤンネルJFETQ9，Q10のオン抵抗を可変
して、トランジスタQ4からQ6への電流電達比、
及びトランジスタQ3からQ5への電流伝達比を制
御して、抵抗R2の端子間に発生する電流出力電
圧の振幅を制御することができる。このとき上記
AGC検出器１１の出力は、ｎチヤンネル
JFETQ9，Q10にとつて最適のバイアス状態にな
るように設定しておく。すなわち、第５図にｎチ
ヤンネルJFETのドレインソース間電圧VDSとド
レインソース間電流の関係（VDS−IDS特性）を示
しており、同特性に見られるようにドレイン，ソ
ース，ゲート間の電位関係が第４図の回路構成に
おいて適切な電流制限素子として作用し、出力電
流Iputが最適に制御され、上式(10)の関係を満たす
所定の利得が得られるように配慮する必要があ
る。
接合形電界効果トランジスタ（ｎチヤンネル
JFET）Q9，Q10を設け、このｎチヤンネル
JFETQ9およびQ10の各ゲート電極へAGC検出器
１１から所定の制御電圧を加え、その電圧によつ
てｎチヤンネルJFETQ9，Q10のオン抵抗を可変
して、トランジスタQ4からQ6への電流電達比、
及びトランジスタQ3からQ5への電流伝達比を制
御して、抵抗R2の端子間に発生する電流出力電
圧の振幅を制御することができる。このとき上記
AGC検出器１１の出力は、ｎチヤンネル
JFETQ9，Q10にとつて最適のバイアス状態にな
るように設定しておく。すなわち、第５図にｎチ
ヤンネルJFETのドレインソース間電圧VDSとド
レインソース間電流の関係（VDS−IDS特性）を示
しており、同特性に見られるようにドレイン，ソ
ース，ゲート間の電位関係が第４図の回路構成に
おいて適切な電流制限素子として作用し、出力電
流Iputが最適に制御され、上式(10)の関係を満たす
所定の利得が得られるように配慮する必要があ
る。
なお、本回路では信号電流によつてｎチヤンネ
ルJFETのドレインソース間電圧VDSが大きな変
動を受けないよう、トランジスタQ5，Q6のベー
スはそれぞれ定電位になるように構成している。
ルJFETのドレインソース間電圧VDSが大きな変
動を受けないよう、トランジスタQ5，Q6のベー
スはそれぞれ定電位になるように構成している。
また、上記実施例ではJFETの可変抵抗性を利
用した利得制御可能なカレントミラー型差動増幅
回路を示したが、上記JFETに替えてデプレツシ
ヨン型MOSFETを用いることもでき、一般的に
は可変抵抗素子を用いれば本発明の差動増幅器が
構成できる。
用した利得制御可能なカレントミラー型差動増幅
回路を示したが、上記JFETに替えてデプレツシ
ヨン型MOSFETを用いることもでき、一般的に
は可変抵抗素子を用いれば本発明の差動増幅器が
構成できる。
また、入力差動回路はPNP構成、カレントミ
ラー回路はNPN構成、およびJFETはＰチヤン
ネル形のものを使用して、上記実施例と同様の機
能をもつ差動増幅回路を作ることができる。
ラー回路はNPN構成、およびJFETはＰチヤン
ネル形のものを使用して、上記実施例と同様の機
能をもつ差動増幅回路を作ることができる。
以上説明したように本発明の利得制御差動増幅
回路は、差動増幅回路の差動出力電流をミラー反
転する第１，第２のカレントミラー回路と、前記
第１のカレントミラー回路の出力電流をミラー反
転して前記第２のカレントミラー回路の出力端に
与える第３のカレントミラー回路と、前記第２の
カレントミラー回路の出力端と所定の電位点との
間に接続された負荷インピーダンスとを備え、
前記第１，第２のカレントミラー回路を成すトラ
ンジスタの各エミツタ回路に設けられた可変抵抗
素子の抵抗値が可変されることを特徴とする構成
であり、 この構成によれば、第２のカレントミラー回路
の出力トランジスタQ5と、第３のカレントミラ
ー回路の出力トランジスタQ7とが互いに逆極性
のトランジスタとなり、電源電圧とほぼ等しい最
大振幅での動作が可能で、乾電池１個のような低
電源電圧でも動作可能である。また、可変抵抗素
子Q9，Q10の抵抗値を同時に可変すると、差動出
力電流の直流バイアス成分が逆極性で制御される
ことから、出力端における直流バイアス電流成分
が互いに打ち消され、直流電位を変化させずに交
流信号の利得が制御できる。しかも、利得制御手
段を差動増幅回路の出力側に設けていることか
ら、可変抵抗素子の抵抗値を可変しても、差動増
幅回路の入力ダイナミツクレンジに影響する事な
く、差動増幅器のSN比をほとんど損なわないと
いう格別な効果を奏する。
回路は、差動増幅回路の差動出力電流をミラー反
転する第１，第２のカレントミラー回路と、前記
第１のカレントミラー回路の出力電流をミラー反
転して前記第２のカレントミラー回路の出力端に
与える第３のカレントミラー回路と、前記第２の
カレントミラー回路の出力端と所定の電位点との
間に接続された負荷インピーダンスとを備え、
前記第１，第２のカレントミラー回路を成すトラ
ンジスタの各エミツタ回路に設けられた可変抵抗
素子の抵抗値が可変されることを特徴とする構成
であり、 この構成によれば、第２のカレントミラー回路
の出力トランジスタQ5と、第３のカレントミラ
ー回路の出力トランジスタQ7とが互いに逆極性
のトランジスタとなり、電源電圧とほぼ等しい最
大振幅での動作が可能で、乾電池１個のような低
電源電圧でも動作可能である。また、可変抵抗素
子Q9，Q10の抵抗値を同時に可変すると、差動出
力電流の直流バイアス成分が逆極性で制御される
ことから、出力端における直流バイアス電流成分
が互いに打ち消され、直流電位を変化させずに交
流信号の利得が制御できる。しかも、利得制御手
段を差動増幅回路の出力側に設けていることか
ら、可変抵抗素子の抵抗値を可変しても、差動増
幅回路の入力ダイナミツクレンジに影響する事な
く、差動増幅器のSN比をほとんど損なわないと
いう格別な効果を奏する。
第１図は従来の差動増幅回路の回路図、第２図
はカレントミラー回路の一方のトランジスタに抵
抗を入れた回路図、第３図は第２図の回路におけ
る電流伝達比I２／I1の抵抗Rx依存性を示す図、
第４図は本発明の一実施例における利得制御差動
増幅回路の回路図、第５図は同回路に用いるｎチ
ヤンネルJFETの電流−電圧特性を示す図であ
る。 Q1，Q2，Q7，Q8……トランジスタ（npnトラ
ンジスタ）、Q3，Q4，Q5，Q6……トランジスタ
（pnpトランジスタ）、Q9，Q10……接合形電界効
果トランジスタ（ｎチヤンネルJFET）、R1，R2
……抵抗。
はカレントミラー回路の一方のトランジスタに抵
抗を入れた回路図、第３図は第２図の回路におけ
る電流伝達比I２／I1の抵抗Rx依存性を示す図、
第４図は本発明の一実施例における利得制御差動
増幅回路の回路図、第５図は同回路に用いるｎチ
ヤンネルJFETの電流−電圧特性を示す図であ
る。 Q1，Q2，Q7，Q8……トランジスタ（npnトラ
ンジスタ）、Q3，Q4，Q5，Q6……トランジスタ
（pnpトランジスタ）、Q9，Q10……接合形電界効
果トランジスタ（ｎチヤンネルJFET）、R1，R2
……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 差動増幅回路の差動出力電流をミラー反転す
る第１，第２のカレントミラー回路と、前記第１
のカレントミラー回路の出力電流をミラー反転し
て前記第２のカレントミラー回路の出力端に与え
る第３のカレントミラー回路と、前記第２のカレ
ントミラー回路の出力端と所定の電位点との間に
接続された負荷インピーダンスとを備え、 前記第１，第２のカレントミラー回路を成すト
ランジスタの各エミツタ回路に設けられた可変抵
抗素子の抵抗値が可変されることを特徴とする利
得制御差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148536A JPS5848514A (ja) | 1981-09-18 | 1981-09-18 | 利得制御差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148536A JPS5848514A (ja) | 1981-09-18 | 1981-09-18 | 利得制御差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848514A JPS5848514A (ja) | 1983-03-22 |
| JPH0516208B2 true JPH0516208B2 (ja) | 1993-03-03 |
Family
ID=15454967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148536A Granted JPS5848514A (ja) | 1981-09-18 | 1981-09-18 | 利得制御差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848514A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618301B2 (ja) * | 1985-03-26 | 1994-03-09 | ロ−ム株式会社 | レベルシフト回路 |
| JP2003110373A (ja) * | 2001-09-28 | 2003-04-11 | Seiko Instruments Inc | 増幅回路 |
| JP5050341B2 (ja) * | 2005-11-28 | 2012-10-17 | ソニー株式会社 | チューナ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222853A (en) * | 1975-08-14 | 1977-02-21 | Sony Corp | Amplifier |
-
1981
- 1981-09-18 JP JP56148536A patent/JPS5848514A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222853A (en) * | 1975-08-14 | 1977-02-21 | Sony Corp | Amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848514A (ja) | 1983-03-22 |
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