JPH07114332B2 - 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 - Google Patents

相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器

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JPH07114332B2
JPH07114332B2 JP1270542A JP27054289A JPH07114332B2 JP H07114332 B2 JPH07114332 B2 JP H07114332B2 JP 1270542 A JP1270542 A JP 1270542A JP 27054289 A JP27054289 A JP 27054289A JP H07114332 B2 JPH07114332 B2 JP H07114332B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補形カレント・ミラー回路及び同回路を用
いた増幅器、並びに同回路を用いてダイヤモンド・フォ
ロワ回路のオフセット電圧をゼロにする方法に関する。
（従来の技術） 「ダイヤモンド・フォロワ」は、広く一般的に使用され
ている回路構成である。ダイヤモンド・フォロワは、広
帯域増幅器の差動入力段として使用することができる。
第１図は、基本的なダイヤモンド・フォロワの回路を示
しており、入力端子２と出力端子３を有している（各端
子は導体とも呼ぶ）。このダイヤモンド・フォロワを差
動入力段として用いるためには、トランジスタ６のコレ
クタとトランジスタ８のコレクタとを、プッシュプル形
出力段の相補入力の夫々に接続する。このダイヤモンド
・フォロワが差動入力段におけるのと同じように使用さ
れる場合には、第１図の端子２が＋VIN端子として用い
られ、また端子３が−VIN端子として用いられる。周知
のごとく、差動増幅器においては、その「入力オフセッ
ト電圧」がゼロであることが特に要望されている。これ
は即ち、その増幅器の出力電圧がゼロであるときには、
差動入力端子の間の電圧の差分もまたゼロとなっている
ことが望まれているということである。
（発明が解決しようとする課題） しかしながら、ダイヤモンド・フォロワの入力オフセッ
ト電圧をゼロとすることは困難であり、その理由は、入
力オフセット電圧VOSがゼロとなるためには、夫々のベ
ース−エミッタ間電圧（VBE）の全てが互いに等しくな
ければならないからである。トランジスタのVBEは、VBE
＝VTHln（IC/IS）という式によって定まり、この式にお
いてVTH＝（kT/q）であり、また、ｋはボルツマン定
数、Ｔは接合部の絶対温度、ｑは電子の電荷、ICはコレ
クタ電流、そしてISは飽和電流である。典型的な集積回
路の製作工程においては、図中の６や７のようなNPNト
ランジスタを製造する際に用いる処理工程は、PNPトラ
ンジスタ５や８を構成するために用いる処理工程とは、
その重要な工程が異なっている。場合によっては、NPN
トランジスタが「バーチカル」形のデバイスとされる一
方、PNPトランジスタが「ラテラル」形ないし「バーチ
カル」形のPNP形デバイスとされることもある。トラン
ジスタの「飽和電流」は、エミッタ−ベース接合の両側
のドーピングのレベルをはじめとする、様々な処理パラ
メータに強く影響される関数となっている。NPNトラン
ジスタ６及び７のエミッタ−ベース接合は、PNPトラン
ジスタ５及び８のエミッタ−ベース接合を形成するため
の処理工程とは全く異なった処理工程を経て形成され
る。NPNトランジスタ６及び７の飽和電流の大きさは、N
++エミッタ拡散処理の拡散パラメータに強く依存してお
り、一方、PNPトランジスタ５及び８の飽和電流の大き
さは、N++エミッタ拡散とは無関係である。NPNトランジ
スタとPNPトランジスタとでは接触電位の値が本来的に
異なっているが、それは、接触電位が、飽和電流の大き
さに強く影響される関数だからである。このようにNPN
トランジスタとPNPトランジスタとでは接触電位の値が
本来的に異なっていることの結果として、第１図のダイ
ヤモンド・フォロワ回路が増幅器の差動入力段として用
いられる場合には、この回路の入力オフセット電圧に、
本来的な、大きな、しかも制御がかなり困難なばらつき
が生じる。
この問題に対する公知の解決法の１つに、ダイオード接
続されたNPNトランジスタないしPNPトランジスタを、ト
ランジスタ５、６、７、及び８に直列に付加することに
より、各々のNPNトランジスタのエミッタ−ベース接合
が、常にそれに対応するPNPトランジスタのエミッタ−
ベース接合に直列に接続されているようにするという方
法がある。このような解決法は、１つの増幅器を構成す
るために必要とされる、集積回路チャネルの面積を増大
させ、また更には、ノイズを増やすと共に、多くの場合
増幅器の周波数対応を劣化させるところの容量を増大さ
せるために、回路の性能に悪影響を及ぼすものである。
従って、本発明の目的は、相補形カレント・ミラー回路
を提供することにある。
本発明の更に別の目的は、ダイヤモンド・フォロワ回路
のオフセット電圧を低減するための、簡明にして安価な
技法を提供することにある。
本発明の更に別の目的は、ダイヤモンド・フォロワ回路
を差動入力段として用いている増幅器の入力オフセット
電圧を低減するための、簡明にして安価な技法を提供す
ることにある。
（課題を達成するための手段） 要約して、且つその実施例に即して述べるならば、本発
明は、相補形カレント・ミラー回路を提供するものであ
る。ここで説明する本発明の実施例においては、一対の
相補形カレント・ミラーがダイヤモンド・フォロワ回路
段の電流源として用いられている。説明する実施例のう
ちの１つにおいては、相補形カレント・ミラー回路が、
ダイヤモンド・フォロワ回路の一方の側のPNPトランジ
スタとNPNトランジスタとを夫々流れる電流を調節する
ようになっており、しかもこの調節は、これらの２つの
トランジスタのVBE電圧を、ダイヤモンド・フォロワ回
路の他方の側のNPNトランジスタとPNPトランジスタの、
夫々のVBE電圧に強制的に等しくするように行なってお
り、それによって入力オフセット電圧をゼロにしてい
る。本発明の更に別の実施例においては、ダイヤモンド
・フォロワが広帯域増幅器の差動入力段として用いられ
ている。この実施例をバイポーラ形で構成したものとCM
OS形で構成したものとの両方を、ここでは開示すること
にする。
（実施例） 第１図について説明すると、同図には基本的なダイヤモ
ンド・フォロワの構成が示されており、入力導体２と出
力導体３を有している。この構成は定電流源10を含んで
おり、この定電流源10には電流I1が流れるようになって
いる。電流源10は＋VSと導体23との間に接続されてお
り、導体23はNPNトランジスタ６のベースとPNPトランジ
スタ５のエミッタとに接続されている。トランジスタ６
のコレクタは＋VSに接続されている（ただし、このダイ
ヤモンド・フォロワ回路を増幅器の差動入力段として使
用する場合には、第３図に示すように、トランジスタ６
のコレクタをその増幅器の利得出力段の一方の入力に接
続すると共に、トランジスタ８のコレクタをその利得出
力段の他方の入力に接続するようにする）。トランジス
タ５のコレクタは−VSに接続されており、またそのベー
スは導体２に接続されている。導体２は更にNPNトラン
ジスタ７のベースに接続されており、このトランジスタ
７のコレクタは＋VSに接続されている。トランジスタ７
のエミッタは導体24を介して定電流源12に接続されてお
り、この定電流源12を通って電流I2が−VSへ流れるよう
になっている。導体24は更にPNPトランジスタ８のベー
スに接続されており、このトランジスタ８のコレクタは
−VSに接続されている。トランジスタ６のエミッタとト
ランジスタ８のエミッタとは共に導体３に接続されてい
る。第１図においては、トランジスタ６及び８のエミッ
タ面積は、トランジスタ５及び７のエミッタ面積のｋ倍
となっている。
容易に理解されるように、導体23と導体24との間の電圧
は１）VBE5＋VBE7に等しいと共に２）VBE6＋VBE8にも等
しい。更にこれも容易に理解されるように、オフセット
電圧VOSはVINからVOUTを減じた電圧に等しく、それは即
ち１）VBE6−VBE5または２）VBE7−VBE8のいずれかに等
しい。従って、それら入力オフセット電圧がゼロとなる
のは、NPNトランジスタ６及び７のVBE電圧がPNPトラン
ジスタ５及び８のVBE電圧と等しい場合に限られる。先
に述べたように、この回路をモノリシックな集積回路に
より構成した場合には、そのようにはならないことがし
ばしばある。
第２図には一定の電流IBを供給するバイアス電流源21を
含んでいる回路が示されており、この一定の電流IBは、
相補形カレント・ミラー回路10と、更にもう１つの相補
形カレント・ミラー回路12とを制御する、制御電流とし
て機能するものである。本発明に拠れば、これらの相補
形カレント・ミラー回路10と12とを用いて、第１図のダ
イヤモンド・フォロワ回路の中の電流源10及び12を構成
することができる。相補形カレント・ミラー回路10はNP
Nトランジスタ16を含んでおり、このトランジスタ16は
そのコレクタとベースとが＋VSに接続されており、また
そのエミッタが導体17とバイアス電流回路21とに接続さ
れている。導体17は更にPNPトランジスタ15のベースに
接続されており、このトランジスタ15はそのエミッタが
＋VSに接続され、そのコレクタが導体23に接続されてい
る。電流I1は、矢印10Aで示すように、トランジスタ15
を流れるようになっている。相補形カレント・ミラー回
路12はダイオード接続されたPNPトランジスタ25を含ん
でおり、このトランジスタ25はそのコレクタとベースと
が−VSに接続されており、またそのエミッタが導体22を
介してとバイアス電流源21とNPNトランジスタ20のベー
スとに接続されている。トランジスタ20とエミッタは−
VSに接続されており、またそのコレクタは導体24に接続
されている。電流I2は、矢印12Aで示されているよう
に、トランジスタ20を流れるようになっている。
本発明に従い、第２図のバイアス回路は、以下のような
振幅を有する電流I1及びI2を供給するものとなってい
る。即ち、それらの電流の振幅は、NPNトランジスタとP
NPトランジスタの夫々の飽和電流ISの関数として変化
し、しかも、トランジスタ５と６の夫々の接触電位及び
正規化飽和電流が互いに異なっている場合にも、NPNト
ランジスタ５を流れる電流I1の値によって、このトラン
ジスタ５のVBE電圧がNPNトランジスタ６のVBE電圧と等
しくなるように、変化するものとなっている。この第２
図の回路は更に、電流I2の値を、処理パラメータのばら
つきのためにトランジスタ７と８の夫々の接触電位及び
正規化飽和電流が互いに異なっている場合にも、このI2
の値によってNPNトランジスタ７のVBE電圧がPNPトラン
ジスタ８のVBE電圧と等しくなるような値としている。
第１図の回路に関する、式（１）〜式（12）を含む以下
の解析は、同図中のPNPトランジスタとNPNトランジスタ
の夫々の飽和電流ないし接触電位が互いに異なるにもか
かわらず、それらのトランジスタのVBE電圧を互いに等
しくしたい場合の、I1及びI2に関する要件を決定するも
のである。
第１図の回路の入力オフセット電圧VOSは次の式で与え
られる。
（１） VOS＝VIN−VOUT 従って、VOSは次の２つの式の各々によって与えられる
ことが分る。
（1.1） VOS＝VBE6−VBE5 並びに、 （1.2） VOS＝VBE7−VBE8 VOSが０に等しいと置けば、式（1.1）からは次の式が導
かれ、 また、式（1.2）からは次の式が導かれる。
NPNトランジスタのの飽和電流IS（NPN）とPNPトランジ
スタの飽和電流IS（PNP）との間の関係は、比ｍで表わ
されるが、この比ｍは、集積回路を製造する際のバッチ
ごとに、また更にはウエハーごとに、異なった値となる
可能性がある。
しかしながら、このｍは通常、特定の１個の集積回路に
ついては、この集積回路上の全域において極めて一様な
値となっている。次の式は、第１図の回路における夫々
の飽和電流の間の関係を表わすものである。
式（２）からは次の式が導かれる。
式（３）からは次の式が導かれる。
式（５）からは、 であることが知られ、また、式（６）からは、 であることが知られる。
トランジスタ６及び８のエミッタ面積はトランジスタ７
及び５のエミッタ面積のｋ倍であることから、式（７）
からは、 （９） I0＝I1mk であることが知られ、また、式（８）からは、 であることが知られる。ここで、ｋはIS8をIS5で除した
値であると定義され、また、これらの式（９）と（10）
からは、夫々、次の式（11）と（12）とが導かれる。
従って、第１図のダイヤモンド・フォロワ回路において
オフセット電圧がゼロであるための必要条件は、電流源
10と12とが、夫々、式（11）と式（12）とで与えられる
電流I1と電流I2とを供給することである。これらの式に
おいて、ｍはNPNトランジスタの飽和電流とPNPトランジ
スタの飽和電流との間の比であり、また、ｋはトランジ
スタ６ないし８のエミッタ面積とトランジスタ７ないし
５のエミッタ面積との間の比である。
以下の式（13）〜（20）は、第２図の電流源回路に関す
る同様の解析を示すものである。PNPトランジスタ15を
流れる電流I1は次の式で与えられる。
この式において、IS15はトランジスタ15の飽和電流、V
BE16はNPNトランジスタ16のベース−エミッタ間電圧の
大きさである。同様にして、NPNトランジスタ20を流れ
る電流I2を表わす式は、次の式となる。
ここで、VTHはkTをｑで除した商に等しい。
VBE16をIBの関数として表わす式は、次の式となり、 また、電圧VBE25は次の式で与えられる 式（15）を式（13）に代入することにより次の式が得ら
れ、 また、式（16）を式（14）に代入することにより次の式
が得られる。
式（17）において、IS16/IS15の比に代えてｍを代入す
ることにより、次の式が導かれる。
同様に、IS20/IS25の比に代えてｍを代入することによ
り次の式が導かれる。
（20） I2＝mIB 以上のI1、I2、IB、及びｍの間の関係が、第１図のダイ
ヤモンド・フォロワ回路にとって先に説明したようにそ
の入力オフセット電圧VOSがゼロとなるのに正に必要な
条件である。また更に、電流I0は正確にｋにIBを乗じた
積となる。
以下の記載は、第２図の相補形カレント・ミラー回路に
よって達成されるスケーリング作用についての特徴を説
明するものである。トランジスタ15のエミッタ面積とト
ランジスタ20のエミッタ面積とが、夫々トランジスタ16
とトランジスタ25とに体してｘ倍であるものとするなら
ば、即ち、IS15＝xIS25且つ、IS20＝xIS16であるとする
ならば、このスケーリング作用についての解析は、以下
の式から理解することができる。
式（21）からは、出力電流I1とI2とが次の式で与えられ
ることが分る。
並びに 式（４）は、ｍ＝（IS（NPN）／（IS（PNP））を定義し
ている式であるが、これを代入することにより次の式が
導かれる。
並びに （25） I2＝IBm 式（23）及び（24）を、夫々、式（19）及び（20）と比
較すれば、それらの間の相違は、バイアス電流IBが倍率
ｘでスケーリングされていることだけであることが明ら
かである。このことは即ち、バイアス電流源を低レベル
に抑えることができ、それによって相補形カレント・ミ
ラーの電力消費量を低減できることを意味している。
ダイヤモンド・フォロワ回路は、しばしばライン・ドラ
イバとして用いられる。第３図はダイヤモンド・フォロ
ワの更に別の一般的な使用法を示している。この第３図
においては、第１図のダイヤモンド・フォロワ回路に対
して第２図の相補形カレント・ミラー回路によりバイア
スをかけることによって、I1とI2とが発生されるように
なっており、また、バイアス制御回路21が、相補形カレ
ント・ミラーの制御トランジスタ16と25とにバイアス電
流IBを供給するようになっている。トランジスタ６のコ
レクタ6Aは、抵抗器33（抵抗値は例えば1200オームとす
ることができる）を介して＋VSに接続されていると共
に、出力段32に包含されているPNP形のプルアップ用の
トランジスタのベースにも直接接続されている。トラン
ジスタ８のコレクタ8Aは、抵抗器34（抵抗値は例えば12
00オームとすることができる）を介して−VSに接続され
ていると共に、出力段32の中のNPN形のプルダウン用の
トランジスタのベースにも接続されている。バイアス回
路21の詳細な構造と、出力段32を＋VSに接続しているPN
Pカレント・ミラー回路及び出力段32を−VSに接続して
いるNPNカレント・ミラー回路の動作とは、本願の対応
米国出願の譲受け人に譲渡されている、同対応米国出願
の同時継続出願である。米国特許出願第223796号に詳細
に記載されている。この米国特許出願第223796号は、発
明の名称が「カレント・ミラーによりバイアス回路へフ
ィードバックをかけた広帯域増幅器（WIDE−BAND AMPLI
FIER WITH CURRENT MIRROR FEEDBACK TO BIAS CIRCU
T）」であり、1988年７月25日付でアンソニーD.ワン（A
nthony D.Wang）並びにR.M.シュテット２世（R.M.Stitt
II）によって出願されたものであり、ここに言及した
ことにより本開示に包含される。言うまでもなく、第３
図に図示されている、相補形電流源を備えたダイヤモン
ド・フォロワ回路は、同図に示されているカレント・ミ
ラーによるフィードバック構造の替わりに、出力トラン
ジスタの電流を制限するための一般的な技法と組合わせ
て使用することも可能なものである。
従って、バイアス制御回路21の出力IBが、＋VIN導体と
−VIN導体とを強制的に同一の電位とするための適切な
バイアス電流を、NPN/PNPカレント・ミラー10並びに12
に供給させるようになっているのである。更には、トラ
ンジスタ６及び８を流れる電流I0が、IBに対して制御自
在にスケーリングされるようになっている。電流のスケ
ーリングはしばしば、その方式が有利な場合には、トラ
ンジスタ16と15の面積比とトランジスタ25と20の面積比
とを制御するという方式により、容易に実現することが
できる。
第３図に示す回路は、そうすることが望ましい場合に
は、トランジスタ16のベースと＋VSとの間を直接接続す
ることに替えて、ダイオード接続されたNPN形ないしPNP
形のトランジスタ又は他の電圧源をそれらの間に備える
ように改変することができる。そのようなダイオード接
続されたトランジスタは、そのエミッタをトランジスタ
16のベースに接続し、また、そのベースとコレクタとを
＋VSに接続するようにすれば良い。同様に、トランジス
タ25のベースと−VSとの間を直接接続することに替え
て、ダイオード接続されたNPN形ないしPNP形のトランジ
スタをそれらの間に備えることができる。この場合で
は、ダイオード接続されたPNPトランジスタのエミッタ
をトランジスタ25のベースに接続し、そのコレクタとベ
ースとを−VSに接続することになる。それらのダイオー
ド接続されたトランジスタは、トランジスタ16及び25の
ベース幅変調を低減し、それによってそれらのトランジ
スタ16及び25を、いずれもコレクタ−ベース間バイアス
電圧がゼロの状態で動作していないトランジスタ７及び
５の夫々動作条件に、より密接に整合させるものであ
る。以上に説明したダイオード接続されたトランジスタ
を付加することにより生ずるような、トランジスタ16及
び25の夫々のコレクタ−ベース間のどのような電圧降下
も、それらのトランジスタ16と25が内部の抵抗性電圧降
下により飽和に入ってしまう前の、それらトランジスタ
が流し得る電流の大きさを増大させるものである。更に
は、NPN形の夫々のトランジスタの飽和電流とPNP形の夫
々のトランジスタの飽和電流とが互いに異なる場合に、
トランジスタ15、16、５、６、７、８、20、及び25のエ
ミッタに直列に逆再生抵抗器を接続し、それによって、
相補形NPN/PNPカレント・ミラーから供給されるバイア
ス電流の指数的変動を緩和するようにしても良い。この
逆再生抵抗器を使用することによって、第３図に示した
回路を使用する場合程には、入力オフセット電圧が効果
的に低下されることはないが、トランジスタ５及び７の
バイアス電流の変動が低減されることになる。このこと
は望ましいことであり、なぜならば、トランジスタ５及
び７の夫々の周波数応答は、ある程度それらのトランジ
スタのエミッタ電流に依存しており、そしてバイアス電
流が甚だしく異なる場合には、それによって増幅器の応
答周波数にひずみが生じるからである。
以上に説明した、異なった形式のトランジスタ等のVBE
電圧の値を揃えるのに必要な電流を相補形カレント・ミ
ラーを用いて発生させるようにした回路技術は、広帯域
電圧バッファやトランスインピーダンス増幅器の設計者
を、オフセット電圧をゼロにするという目標に一歩近付
かせるものであり、しかも、PNP飽和電流とNPN飽和電流
とを等しくするために集積回路製造工程を緻密に制御す
ることを必要としない。以上の回路技術は、製作工程の
複雑さを低減するものであり、なぜならば、IS（NPN）
とIS（PNP）とを互いに等しく、ないしは略々等しくす
ることを目標として努めることに注意を払う必要がない
からである。以上に説明した回路技術は更に、生産高を
向上させるものであり、なぜならば、その入力オフセッ
ト電圧が、１つの処理ロット内の全てのウエハーや更に
は幾つものロットのウエハーをすら排除することになる
ような変動を、もはや受けなくなるからである。
本発明の利用は、ダイヤモンド・フォロワ段として用い
ることだけに限られるものではないことに注意された
い。「混成デバイス」の端子電流や端子電圧の制御を行
なうことが望ましいような状況はおそらく多数存在して
いるはずである。更には、トランジスタがバイポーラ形
である必要もない。以上に説明した概念は、NPNトラン
ジスタとPNPトランジスタとが、夫々、Ｎチャネル形MOS
FETとＰチャネル形MOSFETとに替えられた場合にも、有
効に機能するものであり、これは第４図に示されている
とおりであり、同図は第３図の回路をMOSFETで構成した
ものを示している。MOSFETの「ボディー」電極はソース
電極に接続し、それによって、ボディー−ソース間の電
圧差によってMOSスレショルド電圧が上昇するのを回避
するようにすべきである。このことは、誘電体絶縁され
た基板（dielectrically isolated substrate:DI基板）
を用いることによっても達成することができる。第４図
において、電流IBとI1とは次の式で与えられる。
（26） IB＝kN（VGS16A−VTN）２ 並びに （27） I1＝kP（VGS15A−VTP）２ 式（26）からは次の式が導かれる。
式（27）からは次の式が導かれる。
であるから、上式からは次の式が導かれる。
ここで、 且つ、 である。
更にここで、μｎとμＰとは夫々、Ｎチャネルの移動度
とＰチャネルの移動度とであり、W/Lはここで考察して
いるMOSFETの巾対長さの比であり、VTNとVTPとは夫々、
Ｎチャネル形MOSFETのスレショルド電圧とＰチャネル形
MOSFETのスレショルド電圧とであり、そしてCOXは、こ
こで考察しているMOSFETの正規化ゲート容量である。こ
の式（30）は、Ｐチャネルのスレショルド電圧とＮチャ
ネルのスレショルド電圧との間の「パラメトリック」な
電圧差に関係したI1の値を与えるものである。またこの
式は、ダイヤモンド・フォロワ以外の様々なCMOS回路に
おける、VOS以外の諸特性に対して、上記スレショルド
電圧のうちの一方もしくは両方のばらつきに対処するた
めの補償を加える際に、有用となり得る式である。
ダイヤモンド・フォロワ回路のオフセット電圧の調節
は、相補形カレント・ミラー回路を以上に説明した方式
で使用するという方法以外の方法によっても、行なうこ
とができる。例えば、従来の一般的な電流源に微調整を
加えることによってもI1及びI2を変化させることができ
る。また、制御信号を発生するための相補形カレント・
ミラーを用いた様々な被制御電流源回路のいずれかによ
って、I1及びI2を発生させるようにすることも可能であ
る。更に別法として、増幅器の出力からのフィードバッ
クを利用して、バイアス入力端子23と24に供給されるバ
イアス電流を調節するようにすることも可能である。
用語の意味について説明しておくと、トランジスタのベ
ース、エミッタ、及びコレクタは、夫々、そのトランジ
スタの制御電極、第１電流搬送電極、及び第２電流搬送
電極であると見なすことができる。また、MOSFETのゲー
ト、ソース、及びドレーンは、夫々、そのMOSFETの制御
電極、第１電流搬送電極、及び第２電流搬送電極である
と見なすことができる。
【図面の簡単な説明】
第１図は、ダイヤモンド・フォロワ回路の回路図であ
る。 第２図は、一対の相補形カレント・ミラー回路を含んで
いるバイアス回路を示す回路図である。 第３図は、第２図の回路をバイアス回路として使用し、
また、変形したダイヤモンド・フォロワ回路を差動入力
段として使用している、広帯域増幅器の簡略化した回路
図である。 第４図は、相補的な形式の電界効果トランジスタを使用
して構成した、第３図の広帯域増幅器と同様の広帯域増
幅器の回路図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ダイヤモンド・フォロワ回路であって、 ａ） 入力端子（２）と出力端子（３）と、 ｂ） 第１及び第２のバイアス入力端子（23,24）と、 ｃ） 第１電流搬送電極が前記第１バイアス入力端子
    （23）に、第２電流搬送電極が第１の電源電圧導体（−
    VS）に、そして制御電極が前記入力端子に接続された第
    １導電形式の第１トランジスタ（５）と、 ｄ） 第１電流搬送電極が前記第２バイアス入力端子
    （24）に、第２電流搬送電極が第２の電源電圧導体（＋
    VS）に、そして制御電極が前記入力端子に接続された第
    ２導電形式の第２トランジスタ（７）と、 ｅ） 制御電極が前記第１バイアス入力端子に、第１電
    流搬送電極が前記出力端子に、そして第２電流搬送電極
    が前記第２電源電圧導体に接続された第２導電形式の第
    ３トランジスタ（６）と、 ｆ） 制御電極が前記第２バイアス入力端子に、第１電
    流搬送電極が前記出力端子に、そして第２電流搬送電極
    が前記第１電源電圧導体に接続された第１導電形式の第
    ４トランジスタ（８）と、 ｇ） バイアス電流シンク端子（17）とバイアス電流ソ
    ース端子（22）とを有するバイアス電流制御回路（21）
    と、 ｈ） 第１の相補形カレント・ミラー（10）であって、 1. 第２電流搬送電極と制御電極とが前記第２電源電圧
    導体に、そして第１電流搬送電極が前記バイアス電流シ
    ンク端子に接続された第２導電形式の第５トランジスタ
    （16）と、 2. 第１電流搬送電極が前記第２電源電圧導体に、制御
    電極が前記バイアス電流シンク端子に、そして第２電流
    搬送電極が前記第１バイアス入力端子に接続された第１
    導電形式の第６トランジスタ（15）であって、前記第５
    トランジスタと前記第６トランジスタとは協働して第１
    バイアス電流（I1）を発生し、該第１バイアス電流は、
    前記第１トランジスタに対して、該第１トランジスタと
    前記第３トランジスタとの夫々の正規化飽和電流の差に
    対処するための補償を加える電流である、前記の第６ト
    ランジスタ（15）と、 を含む、前記の第１相補形カレント・ミラー（10）と、 ｉ） 第２の相補形カレント・ミラー（12）であって、 1. 制御電極と第２電流搬送電極とが前記第１電源電圧
    導体に、そして第１電流搬送電極が前記バイアス電流ソ
    ース端子に接続された第１導電形式の第７トランジスタ
    （25）と、 2. 第１電流搬送電極が前記第１電源電圧導体に、制御
    電極が前記バイアス電流ソース端子に、そして第２電流
    搬送電極が前記第２バイアス入力端子に接続された第２
    導電形式の第８トランジスタ（20）であって、前記第７
    トランジスタと前記第８トランジスタとは協働して第２
    バイアス電流（I2）を発生し、該第２バイアス電流は、
    前記第２トランジスタに対して、該第２トランジスタと
    前記第４トランジスタとの夫々の正規化飽和電流の差に
    対処するための補償を加える電流である、前記の第８ト
    ランジスタ（20）と、 を含む、前記の第２相補形カレント・ミラー（12）と、 を備えたダイヤモンド・フォロワ回路。
  2. 【請求項２】請求項１記載のダイヤモンド・フォロワ回
    路であって、第１導電形式の前記トランジスタの各々
    は、PNPトランジスタであり、第２導電形式の前記トラ
    ンジスタの各々は、NPNトランジスタであり、前記の制
    御電極、第１電流搬送電極及び第２電流搬送電極は、夫
    々ベース、エミッタ及びコレクタであること、を特徴と
    するダイヤモンド・フォロワ回路。
  3. 【請求項３】請求項１記載のダイヤモンド・フォロワ回
    路であって、第１導電形式の前記トランジスタの各々
    は、ＰチャネルMOSFETであり、第２導電形式の前記トラ
    ンジスタの各々は、ＮチャネルMOSFETであり、前記の制
    御電極、第１電流搬送電極及び第２電流搬送電極は、夫
    々ゲート、ソース及びドレーンであること、を特徴とす
    るダイヤモンド・フォロワ回路。
  4. 【請求項４】ゼロ・オフセットの増幅器であって、 ａ） 第１及び第２の差動入力端子（2,3）と、 ｂ） 第１及び第２のバイアス入力端子（23,24）と、 ｃ） 第１及び第２の差動出力端子（6A,8A）と、 ｄ） エミッタが前記第１バイアス入力端子（23）に、
    コレクタが第１の電源電圧導体（−VS）に、そしてベー
    スが前記第１差動入力端子（２）に接続されたPNP形の
    第１トランジスタ（５）と、 ｅ） エミッタが前記第２バイアス入力端子（24）に、
    コレクタが第２の電源電圧導体（＋VS）に、そしてベー
    スが前記第１差動入力端子（２）に接続されたNPN形の
    第２トランジスタ（７）と、 ｆ） ベースが前記第１バイアス入力端子に、エミッタ
    が前記第２差動入力端子に、そしてコレクタが前記第１
    差動出力端子（6A）に接続されたNPN形の第３トランジ
    スタ（６）と、 ｇ） ベースが前記第２バイアス入力端子に、エミッタ
    が前記第２差動入力端子に、そしてコレクタが前記第２
    差動出力端子に接続されたPNP形の第４トランジスタ
    （８）と、 ｈ） バイアス電流シンク端子（17）とバイアス電流ソ
    ース端子（22）とを有するバイアス電流制御回路（21）
    と、 ｉ） 第１の相補形カレント・ミラー（10）であって、 1. コレクタとベースとが前記第２電源電圧導体に、そ
    してエミッタが前記バイアス電流シンク端子に接続され
    たNPN形の第５トランジスタ（16）と、 2. エミッタが前記第２電源電圧導体に、ベースが前記
    バイアス電流シンク端子に、そしてコレクタが前記第１
    バイアス入力端子に接続されたPNP形の第６トランジス
    タ（15）であって、NPN形の前記第５トランジスタとPNP
    形の前記第６トランジスタとは協働して第１バイアス電
    流（I1）を発生し、該第１バイアス電流は、PNP形の前
    記第１トランジスタに対して、PNP形の該第１トランジ
    スタとNPN形の前記第３トランジスタとの夫々の正規化
    飽和電流の差に対処するための補償を加える電流であ
    る、前記の第６トランジスタ（15）と、 を含む、前記の第１相補形カレント・ミラー（10）と、 ｊ） 第２の相補形カレント・ミラー（12）であって、 1. ベースとコレクタとが前記第１電源電圧導体に、そ
    してエミッタが前記バイアス電流ソース端子に接続され
    たPNP形の第７トランジスタ（25）と、 2. エミッタが前記第１電源電圧導体に、ベースが前記
    バイアス電流ソース端子に、そしてコレクタが前記第２
    バイアス入力端子に接続されたNPN形の第８トランジス
    タ（20）であって、PNP形の前記第７トランジスタとNPN
    形の前記第８トランジスタとは協働して第２バイアス電
    流（I2）を発生し、該第２バイアス電流は、NPN形の前
    記第２トランジスタに対して、NPN形の該第２トランジ
    スタとPNP形の前記第４トランジスタとの夫々の正規化
    飽和電流の差に対処するための補償を加える電流であ
    る、前記の第８トランジスタ（20）と、 を含む、前記の第２相補形カレント・ミラー（12）と、 を備えたゼロ・オフセットの増幅器。
  5. 【請求項５】請求項４のゼロ・オフセットの増幅器であ
    って、PNP形の前記第１トランジスタ（５）は、NPN形の
    前記第２トランジスタ（７）とは実質上異なった正規化
    飽和電流を有すること、を特徴とするゼロ・オフセット
    の増幅器。
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