JP2000349568A - 増幅装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックレンジの向上と、アイドリング
電流の制御の容易化とを、両立的に実現する。 【解決手段】 電流ソース動作を担うMOSFET１と電流シ
ンク動作を担うMOSFET２が、いずれも、ｎチャネル型で
ある。MOSFET３のゲート電極に入力される入力電圧Vin
は、抵抗素子６と抵抗素子７とで分圧されて、MOSFET２
のゲート電極へ入力される。MOSFET３のドレイン電極と
MOSFET１のゲート電極との間には、トランジスタ４が介
挿されている。定電流源８が供給する一定の電流Ib1
は、トランジスタ４と抵抗素子５とに分流する。トラン
ジスタ４のベース電極には、MOSFET３を三極管領域で動
作させるほどに低い一定の参照電圧Vaが入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、増幅装置に関
し、特に、ダイナミックレンジの向上とアイドリング電
流の制御の容易化とを、両立的に実現するための改良に
関する。

【０００２】

【従来の技術】電力用の増幅装置は、二つのトランジス
タを組み合わせたプッシュ・プル（push-pull)型のＡＢ
級の増幅装置として構成されることが多い。ＡＢ級の増
幅装置とは、出力電流を正電源線から負荷へと吐き出す
トランジスタと、負荷から負電源線へと吸い込むトラン
ジスタとを備え、出力電流の吐き出しと吸い込みとを、
双方のトランジスタを交互にオンさせることにより実現
するとともに、吐き出しと吸い込みの切り替わりにおい
て、双方のトランジスタを、幾分かオンさせる増幅装置
をいう。

【０００３】したがって、ＡＢ級の増幅装置では、出力
電流がゼロであるときには、双方のトランジスタには、
一方から他方へと、少量のアイドリング電流が流れるの
みであるため、消費電流が節減されるという利点があ
る。さらに、双方が同時にオフすることがないので、い
わゆるクロスオーバ歪が抑制されるとともにに、スイッ
チング特性が向上するという利点が得られる。

【０００４】MOSFETを用いた従来のＡＢ級の増幅装置
は、ｎチャネル型のMOSFETのソースフォロワとｐチャネ
ル型のMOSFETのソースフォロワとが組み合わされた形態
を成している。図２８は、その一例を示す回路図であ
る。この装置１５０では、互いのソース電極が接続され
たｎチャネル型のMOSFET１６１とｐチャネル型のMOSFET
１６２とが、正電源線１６３と負電源線１６４との間
に、介挿されている。双方のソース電極の接続部には、
出力端子１６５が接続されている。

【０００５】さらに、正電源線１７０と負電源線１７１
との間には、抵抗素子１６９、ｎチャネル型のMOSFET１
６６、ｐチャネル型のMOSFET１６７、および、ｎチャネ
ル型のMOSFET１６８が、この順序で接続された直列回路
が、介挿されている。MOSFET１６６とMOSFET１６７の間
では、それぞれのドレイン電極が、互いに接続されてい
る。

【０００６】また、MOSFET１６６のゲート電極とソース
電極とが互いに接続され、同様に、MOSFET１６７のゲー
ト電極とソース電極とが互いに接続されている。さら
に、抵抗素子１６９とMOSFET１６６のソース電極との接
続部は、MOSFET１６１のゲート電極に接続されており、
MOSFET１６８のドレイン電極とMOSFET１６７のソース電
極との接続部は、MOSFET１６２のゲート電極に接続され
ている。さらに、MOSFET１６８のゲート電極には、入力
端子１７２が接続されている。

【０００７】入力電圧Vinとして、MOSFET１６８が十分
にオンするような電圧が付与されたときには、MOSFET１
６６およびMOSFET１６７を通じて、抵抗素子１６９に、
大きな電流が流れる。それにより、抵抗素子１６９での
電圧降下が大きくなるために、MOSFET１６１およびMOSF
ET１６２のゲート電圧が下降する。その結果、MOSFET１
６１はオフし、MOSFET１６２はオンする。それにより、
出力電流が、出力端子１６５を通じて負荷から負電源線
１６４へと吸い込まれる。

【０００８】一方、入力電圧Vinとして、MOSFET１６８
が十分にオフするような電圧が付与されたときには、抵
抗素子１６９には、小さな電流しか流れない。そのた
め、抵抗素子１６９での電圧降下が小さくなるために、
MOSFET１６１およびMOSFET１６２のゲート電圧が上昇す
る。その結果、MOSFET１６１はオンし、MOSFET１６２は
オフする。それにより、出力電流が、出力端子１６５を
通じて正電源線１６３から負荷へと吐き出される。

【０００９】このようにして、入力電圧Vinに応答し
て、出力電流の吐き出し（電流ソース）と吸い込み（電
流シンク）が行われる。MOSFET１６６およびMOSFET１６
７は、MOSFET１６１のゲート電極とMOSFET１６２のゲー
ト電極との間に、電位差を生成する役割を果たしてい
る。電流シンクと電流ソースの切り替えが行われるとき
には、MOSFET１６６とMOSFET１６７とを流れる電流に比
例した電流が、アイドリング電流として、MOSFET１６１
からMOSFET１６４へと流れる。それによって、MOSFET１
６１とMOSFET１６２とが同時にオフすることのない、Ａ
Ｂ級の動作が実現する。

【００１０】

【発明が解決しようとする課題】ところで、装置１５０
では、単一の半導体チップにＩＣ（集積回路）として作
り込む上で、つぎのような問題点があった。ＩＣにおい
ては、負電源線１６４と負電源線１７１とは、共通の接
地電源線として形成されることが通例となっている。こ
のため、出力電圧Voutが、MOSFET１６８が十分にオン
（フルオン）したときの、MOSFET１６８のソース・ドレ
イン間電圧と、MOSFET１６２のゲート・ソース間電圧と
を、負電源線１６４の負電源電位-Vccへ加算した値を超
えて、低い値となることができないという問題点があっ
た。

【００１１】すなわち、出力電圧Voutのダイナミックレ
ンジが、正電源電位Vccと負電源電位-Vccの間の電位差
（電源電圧）に比べて、狭く制限されるという問題点が
あった。特に、出力電流の定格が大きい増幅装置では、
MOSFETが十分にオンするためのゲート・ソース間電圧が
高く、電源電圧が低いときには、消失したダイナミック
レンジの電源電圧に対する比率が、無視できない大きさ
となる。この問題は、ＩＣが、電池を電源とする携帯性
の電子機器に用いられるときには、特に顕著なものとな
る。

【００１２】この問題を解消することを狙いとして、正
電源線と負電源線との間に、直列接続された２個のｎチ
ャネル型のMOSFETが介挿され、これら２個のMOSFETを別
個に制御する２個の前置増幅器と、２個のMOSFETが同時
にオンすることを防止するための別のMOSFETとを備え、
それによって、ＡＢ級の動作を実現する増幅装置も知ら
れている。しかしながら、この装置では、２個のMOSFET
のアイドリング電流の制御が容易ではなく、スイッチン
グ歪、および、貫通電流（過大なアイドリング電流）が
発生し易いという問題点があった。

【００１３】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、ダイナミック
レンジの向上と、アイドリング電流の制御の容易化と
を、両立的に実現する増幅装置を提供することを目的と
する。

【００１４】

【課題を解決するための手段】第１の発明の装置は、ド
レイン電極が第１電源線に接続された第１MOSFETと、前
記第１MOSFETと同一チャネル型で、ソース電極が第２電
源線に接続され、ドレイン電極が前記第１MOSFETのソー
ス電極に接続された第２MOSFETと、前記第１MOSFETと同
一チャネル型で、ソース電極が前記第２電源線に接続さ
れ、ゲート電極が前記第２MOSFETのゲート電極に接続さ
れた第３MOSFETと、前記第１MOSFETのゲート電極とソー
ス電極とに、一端と他端とがそれぞれ接続された第１抵
抗素子と、第１ないし第３電極を有し、前記第１電極が
前記第３MOSFETのドレイン電極に接続され、前記第２電
極が前記第１MOSFETの前記ゲート電極に接続され、前記
第１電極と前記第２電源線との間の電位差が、前記第３
電極と前記第２電源線との間に印加される電圧によって
定まり、前記第１電極を流れる電流に比例した電流が前
記第２電極を流れる制御回路と、前記第２電極に出力端
が接続された第１定電流源と、を備える。

【００１５】第２の発明の装置は、ドレイン電極が第１
電源線に接続された第１MOSFETと、前記第１MOSFETと同
一チャネル型で、ソース電極が第２電源線に接続され、
ドレイン電極が前記第１MOSFETのソース電極に接続され
た第２MOSFETと、前記第１MOSFETと同一チャネル型で、
ソース電極が前記第２電源線に接続され、ゲート電極が
前記第２MOSFETのゲート電極に接続された第３MOSFET
と、前記第１MOSFETのゲート電極とソース電極に一端と
他端がそれぞれ接続された第１抵抗素子と、第１主電極
が前記第３MOSFETのドレイン電極に接続され、第２主電
極が前記第１MOSFETの前記ゲート電極に接続され、制御
電極と前記第１主電極との間の電位差によって前記第２
主電極を流れる電流が制御される第１トランジスタと、
前記第２主電極に出力端が接続された第１定電流源と、
を備える。

【００１６】第３の発明の装置では、第２の発明の増幅
装置において、前記第１トランジスタが、バイポーラト
ランジスタである。

【００１７】第４の発明の装置では、第２の発明の増幅
装置において、前記第１トランジスタが、前記第１ない
し第３MOSFETと同一チャネル型のMOSFETである。

【００１８】第５の発明の装置は、第１ないし第４のい
ずれかの発明の増幅装置において、前記第２MOSFETの前
記ゲート電極と前記第３MOSFETの前記ゲート電極とに、
一端と他端とがそれぞれ接続された第２抵抗素子と、前
記第２MOSFETの前記ゲート電極と前記第２電源線に一端
と他端がそれぞれ接続された第３抵抗素子と、をさらに
備える。

【００１９】第６の発明の装置は、第２ないし第５のい
ずれかの発明の増幅装置において、前記第１トランジス
タの前記制御電極と前記第１主電極との間の前記電位差
を補償する第１補償回路を、さらに備え、当該第１補償
回路は、前記第２電源線に対する一定の電圧を出力端に
出力する定電圧回路と、第１主電極が前記定電圧回路の
前記出力端に接続され、制御電極と第２主電極が前記第
１トランジスタの前記制御電極に接続された第２トラン
ジスタと、出力端が前記第２トランジスタの前記第２主
電極に接続された第２定電流源と、を備える。

【００２０】第７の発明の装置は、第１ないし第６のい
ずれかの発明の増幅装置において、前記第１定電流源
が、第４抵抗素子と、前記第４抵抗素子を流れる電流に
比例した電流を、前記第１定電流源の前記出力端へ出力
する電流源と、を備える。

【００２１】第８の発明の装置は、第１ないし第７のい
ずれかの発明の増幅装置において、前記第１ないし前記
第３MOSFETの閾電圧を補償する第２補償回路を、さらに
備え、当該第２補償回路は、前記第１ないし前記第３MO
SFETと同一チャネル型で、ソース電極が前記第２電源線
に接続された第４MOSFETと、前記第４MOSFETを流れる電
流に比例した電流で、前記第１抵抗素子を流れる電流を
減殺する第１電流制御回路と、を備える。

【００２２】第９の発明の装置は、第１ないし第８のい
ずれかの発明の増幅装置において、前記第１MOSFETの電
流の電圧依存性を補償する第３補償回路を、さらに備
え、当該第３補償回路は、前記第１ないし前記第３MOSF
ETと同一チャネル型で、ドレイン電極が前記第１電源線
に接続された第５MOSFETと、前記第５MOSFETのソース電
極とゲート電極に一端と他端がそれぞれ接続された第５
抵抗素子と、前記第５抵抗素子へ一定の電流を供給する
第３定電流源と、前記第１MOSFETの前記ソース電極と前
記第２MOSFETの前記ドレイン電極との接続部の電位の変
化を前記第５MOSFETの前記ソース電極へ伝える帰還回路
と、前記第５MOSFETを流れる電流に比例した電流で、前
記第１抵抗素子を流れる電流を減殺する第２電流制御回
路と、を備える。

【００２３】第１０の発明の装置は、第１ないし第９の
いずれかの発明の増幅装置において、前記第３MOSFETの
前記ゲート電極に出力が接続された増幅器を、さらに備
える。

【００２４】第１１の発明の装置では、第１０の発明の
増幅装置において、前記増幅器が、非反転入力と反転入
力とを有する差動増幅器であり、前記増幅装置が、前記
第１MOSFETの前記ソース電極と前記第２MOSFETの前記ド
レイン電極との接続部と、前記非反転入力とを接続する
負帰還ループを、さらに備える。

【００２５】第１２の発明の装置では、第１ないし第５
のいずれかの発明の増幅装置において、前記第１定電流
源が、前記第１MOSFETと同一チャネル型の第４MOSFET
と、前記第４MOSFETのゲート電極およびソース電極に、
それぞれ、一端および他端が接続された第４抵抗素子
と、前記第４MOSFETのドレイン電極に出力端が接続され
た第２定電流源と、前記第４MOSFETのゲート電極および
ドレイン電極に、それぞれ、第１主電極および制御電極
が接続された第２トランジスタと、前記第２トランジス
タを流れる主電流に比例した電流を前記第１定電流源の
前記出力端から出力するカレントミラー回路と、を備え
る。

【００２６】第１３の発明の装置では、第１２の発明の
増幅装置において、前記第４抵抗素子が前記第１抵抗素
子とペアリングがとれており、前記第４MOSFETが前記第
１MOSFETとペアリングがとれている。

【００２７】第１４の発明の装置は、請求項２ないし請
求項５のいずれかに記載の増幅装置において、前記第１
トランジスタと同一導電型で、第１主電極に電圧の印加
が可能であり、制御電極と第２主電極が前記第１トラン
ジスタの前記制御電極に接続された第２トランジスタ
と、前記第１トランジスタの前記第２主電極に第１主電
極が接続され、前記第１定電流源の前記出力端に第２主
電極が接続されることによって、前記第１トランジスタ
と前記出力端との間に介挿された第３トランジスタと、
前記第３トランジスタと同一導電型で、第１主電極が前
記第２トランジスタの前記第２主電極へ接続され、制御
電極と第２主電極が前記第３トランジスタの前記制御電
極に接続された第４トランジスタと、出力端が前記第４
トランジスタの前記第２主電極に接続された第２定電流
源と、をさらに備える。

【００２８】第１５の発明の装置では、第１４の発明の
増幅装置において、前記第２トランジスタが前記第１ト
ランジスタとペアリングがとれており、前記第４トラン
ジスタが前記第３トランジスタとペアリングがとれてい
る。

【００２９】なお、本発明において、トランジスタの
「導電型」とは、バイポーラトランジスタに関しては、
ｐｎｐ型およびｎｐｎ型のいずれであるかを表現し、MO
SFETに関しては、ｎチャネル型およびｐチャネル型のい
ずれであるかを表現する。

【００３０】

【発明の実施の形態】＜1. 実施の形態１＞はじめに、
この発明の実施の形態１について、説明する。

【００３１】＜1.1. 構成＞ 図１は、実施の形態１の
増幅装置の構成を示す回路図である。この装置１０１
は、MOSFETを用いたＡＢ級の増幅器として構成されてい
る。装置１０１では、さらに、出力電流の吐き出し（電
流ソース）を担うMOSFET１と、出力電流の吸い込み（電
流シンク）を担うMOSFET２との双方が、ｎチャネル型の
MOSFETとして構成されている。

【００３２】MOSFET１のドレイン電極は正電源線９に接
続されている。MOSFET２のソース電極は接地電源線１１
に接続され、ドレイン電極はMOSFET１のソース電極に接
続されている。MOSFET１とMOSFET２の接続部には、出力
端子１２が接続されている。MOSFET１のソース電極とゲ
ート電極には、それぞれ、抵抗素子５の一端と他端が接
続されている。

【００３３】MOSFET３は、MOSFET１，２と同じくｎチャ
ネル型のMOSFETであり、そのソース電極は接地電源線１
１に接続され、ゲート電極は抵抗素子６を介してMOSFET
２のゲート電極に接続されている。MOSFET３のゲート電
極には、さらに、入力端子１４が接続されている。MOSF
ET２のゲート電極は、抵抗素子７を介して接地電源線１
１に接続されている。

【００３４】トランジスタ４は、ｎｐｎ型のバイポーラ
トランジスタであり、そのエミッタ電極はMOSFET３のド
レイン電極に接続され、コレクタ電極はMOSFET１のゲー
ト電極に接続されている。トランジスタ４のベース電極
には、別の入力端子１３が接続されている。トランジス
タ４のコレクタ電極とMOSFET１のゲート電極との接続部
には、定電流源８の出力端が接続されている。定電流源
８は、正電源線１０にも接続されており、出力端から一
定の電流を出力する。

【００３５】＜1.2. 電流ソース動作と電流シンク動作
＞ このように構成された装置１０１は、つぎのように
動作する。装置１０１を動作させるときには、参照電圧
Vaとして一定の電圧が、入力端子１３へ供給される。入
力電圧Vinとして、MOSFET３の閾電圧Vth3よりも低い電
圧が、入力端子１３へ入力されると、MOSFET３はオフす
る。このとき、定電流源８が供給する電流Ib1の多く
が、抵抗素子５を流れる。抵抗素子５の抵抗R1は、電流
Ib1による電圧降下が、MOSFET１の閾電圧Vth1よりも十
分に大きくなるように設定される。このため、電流Ib1
が抵抗素子５を流れることによって、MOSFET１はオン
（導通）する。

【００３６】MOSFET２のゲート電圧（ゲート・ソース間
電圧）は、入力電圧Vinを、抵抗素子６と抵抗素子７と
で分圧して得られる電圧に等しい。抵抗素子６，７の抵
抗は、入力電圧VinがMOSFET３の閾電圧Vth3よりも低い
ときに、MOSFET２のゲート電圧がMOSFET２の閾電圧Vth2
よりも低くなるように設定される。このため、MOSFET２
はオフ（遮断）する。

【００３７】MOSFET１がオンし、MOSFET２がオフする結
果、MOSFET１を流れるソース電流である電流Is1のすべ
てが、出力電流として、出力端子１２に接続される図示
しない負荷へ吐き出される。この電流ソース動作は、図
２のグラフにおいて、区間Ａの動作に相当する。図２
は、出力電圧が図示するような正弦波となるように負帰
還制御による入力電圧Vinを与えた際の、電流Is1、電流
（MOSFET２のドレイン電流）Id2、および、出力電圧
（出力端子１２の電圧）Voutの波形を示している。

【００３８】入力電圧Vinとして、MOSFET３の閾電圧Vth
3よりも十分に高い電圧が、付与されると、MOSFET３は
オンする。このとき、定電流源８が供給する電流Ib1の
多くが、トランジスタ４を通じて、MOSFET３へ流れる。
このとき、抵抗素子５には電圧降下があまり発生しない
ので、MOSFET１はオフする。

【００３９】抵抗素子６，７の抵抗は、入力電圧VinがM
OSFET３の閾電圧Vth3よりも十分に高いときに、MOSFET
２のゲート電圧がMOSFET２の閾電圧Vth2よりも高くなる
ように設定される。抵抗素子６，７の抵抗を、先の条件
とこの条件とを同時に満たすように設定することは可能
である。したがって、MOSFET２はオンする。

【００４０】MOSFET１がオフし、MOSFET２がオンする結
果、MOSFET２を流れるドレイン電流である電流Id2とし
て、負荷から出力電流が吸い込まれる。電流Id2のすべ
ては、負荷から吸い込まれた出力電流である。この電流
シンク動作は、図２のグラフにおいて、区間Ｃの動作に
相当する。MOSFET２は、ｎチャネル型のMOSFETであるた
めに、オンしたときに、閾電圧Vth2およびMOSFET３のド
レイン・ソース間電圧による制限を受けることなく、図
２が例示するように、出力電圧Voutを低い値へと引き下
げることができる。このため、出力電圧Voutのダイナミ
ックレンジが広く確保される。

【００４１】正電源線１０の電位は、正電源線９の電位
よりも高く設定されるのが望ましい。それによって、出
力電圧Voutを正電源線９の電位の付近まで引き上げるこ
とが可能となり、それによって、出力電圧Voutのダイナ
ミックレンジを、さらに広げることができる。しかしな
がら、正電源線１０と正電源線９とを共通化すること
も、可能である。

【００４２】＜1.3. アイドリング動作＞ つぎに、電
流ソースと電流シンクの切り替え（シンクソース切り替
え）が行われる際の動作、すなわち、アイドリング動作
について説明する。アイドリング動作とは、シンクソー
ス切り替えの際に、電流ソースを担うMOSFET１と電流シ
ンクを担うMOSFET２とが、同時にオフしないようにし、
アイドリング電流として、少量の電流が一方から他方へ
と流れるようにした動作をいう。アイドリング動作によ
って、スイッチング歪、および、クロスオーバ歪が抑制
される。このアイドリング動作は、図２のグラフにおい
て、区間Ｂおよび区間Ｄの動作に相当する。

【００４３】電流Is1と入力電圧Vinの関係は、次の数式
１：

【００４４】

【数１】

【００４５】で与えられる。また、抵抗素子６と抵抗素
子７とで定まる分圧比Kを用いると、電流Id2は、次の数
式２：

【００４６】

【数２】

【００４７】で与えられる。分圧比Kは、０＜K＜１の範
囲にある。

【００４８】図３は、数式１が表す電流Is1と入力電圧V
inとの関係、および、数式２が表す電流Id2と入力電圧V
inとの関係を示すグラフである。MOSFET１から出力端子
１２へと流れる電流には、電流Is1の他に、抵抗素子５
を流れる電流が含まれるが、この電流は電流Is1に比べ
て無視できるほどに小さくすることが可能である。した
がって、図３に描かれる電流Is1は、実質上、MOSFET１
から出力端子１２へと流れる電流に相当する。

【００４９】図３が示すように、電流Is1は、入力電圧V
inのある範囲Ｅにおいて、入力電圧Vinの増加とともに
減少し、他方の電流Id2は、入力電圧Vinのある範囲Ｆに
おいて、入力電圧Vinの増加とともに増加する。したが
って、範囲Ｅと範囲Ｆが交差する領域において、Is1＝I
d2となる入力電圧Vinが、ただ一つ存在する。Is1＝Id2
となる入力電圧Vinが存在するように、閾電圧Vth1〜Vth
3、抵抗R1、および、分圧比Kなどの諸パラメータを合わ
せ込むことは、可能である。

【００５０】Is1＝Id2となる電流Is1および電流Id2が、
アイドリング電流IIdに相当する。アイドリング電流IId
の大きさ、すなわち、Is1＝Id2となる電流Is1および電
流Id2の大きさは、上記した諸パラメータを通じて、幅
広い所望の値に設定することが可能である。すなわち、
装置１０１は、広いダイナミックレンジと、アイドリン
グ電流IIdの制御の容易化とを、両立的に実現する。

【００５１】＜1.4. 望ましい使用条件＞ 参照電圧Va
は、MOSFET３が三極管領域（リニア領域）で動作するよ
うに付与されるのが望ましい。図４は、MOSFET３の出力
特性、すなわち、ドレイン電流である電流Id3と、ドレ
インソース間電圧である電圧VDとの関係を、模式的に示
すグラフである。図４が示すように、MOSFET３の動作領
域は、電圧VDの増加にともなって電流Id3が増加する電
圧VDの低い領域である三極管領域と、電圧VDにあまり依
存しない電圧VDの高い領域である五極管領域（飽和領
域）とに分けられる。

【００５２】MOSFET３の動作が三極管領域にあるときに
は、MOSFET３のドレイン電流である電流Id3は、MOSFET
３のドレイン・ソース間電圧である電圧VDを用いて、次
の数式３：

【００５３】

【数３】

【００５４】で与えられる。電圧VDは、参照電圧Vaから
トランジスタ４のベース・エミッタ間電圧（閾電圧）Vb
eだけ低い値となるが、ベース・エミッタ間電圧Vbeは、
電流Id3にはほとんど依存しない。したがって、参照電
圧Vaを一定の低い値に保つことによって、電圧VDを、MO
SFET３が三極管領域で動作する一定の低い値に保持する
ことができる。それによって、数式３が示すように、電
流Id3と入力電圧Vinとの関係を、一次の関係とすること
ができる。

【００５５】電流Id3と入力電圧Vinとが、一次の関係に
あるときには、数式１と数式３から、電流Is1は、入力
電圧Vinの二次関数で表現される。一方、数式２が示す
ように、電流Id2と入力電圧Vinの関係は、二次関数で表
現される。すなわち、参照電圧Vaをある範囲の低い値に
保持することによって、電流Is1と電流Id2の双方を、入
力電圧Vinの二次関数へと揃えることができる。

【００５６】言い換えると、入力電圧Vinと電流Is1との
間の伝達コンダクタンス（入力電圧の変化に対する出力
電流の変化の比率）を、入力電圧Vinと電流Id2との間の
伝達コンダクタンスとを、近似した値とすることがで
き、それによって、電流ソース動作と電流シンク動作の
間の対称性を高めることが可能となる。

【００５７】＜1.5. 変形例＞ 装置１０１では、MOSFE
T１，２，３がｎチャネル型であって、トランジスタ４
がｎｐｎ型であったが、装置１０１に対して相補的な回
路を構成することも可能である。すなわち、MOSFET１，
２，３をｐチャネル型とし、トランジスタ４をｐｎｐ型
とし、電源線の電位を逆転させた回路を構成することも
可能である。しかしながら、ｐチャネル型のMOSFETで
は、キャリアがホールであるために、電子をキャリアと
するｎチャネル型のMOSFETに比べて応答性が低いことは
周知である。

【００５８】従来装置１５０では、ｎチャネル型のMOSF
ETとｐチャネル型のMOSFETの双方が混載されているため
に、ｐチャネル型のMOSFETによって、必然的に応答性が
制約されるという問題点があった。これに対して、すべ
てのMOSFETに対してｎチャネル型のMOSFETを採用した装
置１０１では、応答性に優れるという利点が得られる。

【００５９】また、図５が示すように、トランジスタ４
の代わりに、ｎチャネル型のMOSFET１５を用いることも
可能である。この装置１０２においても、参照電圧Vaと
して、十分に低い電圧を付与することにより、MOSFET３
を三極管領域で動作させることが可能である。MOSFET１
５の閾電圧Vth4は、トランジスタ４のベース・エミッタ
間電圧Vbeと同様に、電流Id3にはあまり依存しない。

【００６０】装置１０２では、すべてのトランジスタが
MOSFETで構成されるので、製造工程が簡素化され、製造
コストを低廉化することができるという利点がある。一
方、MOSFETの閾電圧Vthに比べて、ベース・エミッタ間
電圧Vbeは、製造誤差を抑えることが容易であるため
に、装置１０１では、製品の間での特性の均一化が容易
であるという利点が得られる。

【００６１】さらに、図６が示す装置１０３のように、
トランジスタ４あるいはMOSFET１５に限らず、一般に、
それらと等価的な機能を果たす制御回路１６を用いるこ
とが可能である。制御回路１６の第１電極E1は、MOSFET
３ドレイン電極に接続され、第２電極E2は、MOSFET１の
ゲート電極に接続されている。電圧源１７は、第１電極
E1と接地電源線１１との間の電圧を、第３電極E3に付与
される参照電圧Vaによって定まる高さに保持する。ま
た、電流源１８は、第１電極E1を流れる電流Id3に比例
（一致を含む）した電流を、第２電極E2に流す。トラン
ジスタ４およびMOSFET１５は、制御回路１６の最も簡素
な回路例に相当する。

【００６２】また、図７が示すように、抵抗素子６およ
び抵抗素子７を除去し、MOSFET２のゲート電極とMOSFET
３のゲート電極とを直接に接続してもよい。この装置１
０４においても、閾電圧Vth1,Vth2,Vth3、および、抵抗
R1などの諸パラメータを合わせ込むことによって、所望
の大きさのアイドリング電流IIdを実現することが可能
である。

【００６３】装置１０４では、入力端子１４と接地電源
線１１とを接続する抵抗素子が存在しないので、入力イ
ンピーダンスが高いとという利点が得られる。一方、抵
抗素子６，７を備える装置１０１では、装置の製造工程
の最終段階で、抵抗素子６，７の抵抗を微調整すること
ができ、それによって、アイドリング電流IIdの微調整
が行い易いという利点がある。

【００６４】＜2. 実施の形態２＞図８は、実施の形態
２の増幅装置の構成を示す回路図である。この装置１０
５は、トランジスタ４のベース・エミッタ間電圧Vbeを
補償し、それによって電圧VDを安定させる補償回路２０
１を、さらに備えている点において、装置１０１（図
１）とは特徴的に異なっている。補償回路２０１は、ト
ランジスタ２１，２２，２６、抵抗素子２３，２４、カ
レントミラー回路２５、入力端子２９、および、定電流
源２７を備えている。

【００６５】トランジスタ２１，２２，２６は、いずれ
もｎｐｎ型のバイポーラトランジスタであり、トランジ
スタ２１は、トランジスタ４とペアリングがとれてお
り、トランジスタ２２とトランジスタ２６は、互いにペ
アリングがとれている。また、抵抗素子２３と抵抗素子
２４も、互いにペアリングがとれている。同一種類の複
数の素子の間で、「ペアリングがとれている」とは、そ
れらの素子の特性に関して、製造誤差、温度変化にとも
なう変動（温度特性）等が、同等であることを意味す
る。同一の半導体基板の中の互いに近接した部位に、そ
れらの素子を作り込むことで、ペアリングをとることが
可能である。

【００６６】トランジスタ２１のベース電極は、トラン
ジスタ４のベース電極に接続されている。また、トラン
ジスタ２１のコレクタ電極とベース電極は、互いに接続
されるとともに、さらに、カレントミラー回路２５に接
続されている。また、トランジスタ２１のエミッタ電極
は、抵抗素子２３を通じて接地電源線１１へ接続されて
いる。トランジスタ２２のコレクタ電極はカレントミラ
ー回路２５に接続され、トランジスタ２２のエミッタ電
極は抵抗素子２４を通じて接地電源線１１に接続されて
いる。

【００６７】トランジスタ２６のベース電極はトランジ
スタ２２のベース電極に接続されている。また、トラン
ジスタ２６のコレクタ電極とベース電極は、互いに接続
されるとともに、さらに、定電流源２７の出力端に接続
されている。トランジスタ２６のエミッタ電極は、入力
端子２９に接続されている。定電流源２７は、正電源線
２８にも接続されており、出力端から一定の電流を出力
する。正電源線２８は、正電源線１０と共通であっても
よい。入力端子２９には、一定高さの参照電圧Vrefが入
力される。

【００６８】入力端子２９へ付与された参照電圧Vref
は、トランジスタ２２のエミッタ電極の電圧へ反映され
る。そして、この電圧は、さらに、カレントミラー回路
２５を通じて、トランジスタ２１のエミッタ電極の電位
に反映される。したがって、トランジスタ４のベース・
エミッタ間電圧Vbeが、トランジスタ２１のベース・エ
ミッタ間電圧Vbe1によって補償される。

【００６９】すなわち、温度変化等によって、トランジ
スタ４のベース・エミッタ間電圧Vbeが変化しても、そ
の変化は、同等に変化するベース・エミッタ間電圧Vbe1
によって補償され、電圧VDには影響しない。すなわち、
温度変化等の影響を抑制して、電圧VDを参照電圧Vrefで
定まる値へと安定的に保持することができる。

【００７０】ベース・エミッタ間電圧Vbeの変動の影響
を抑制するための補償回路として、補償回路２０１に例
示した形態以外に、一般に「レベルシフト回路」として
知られる様々な形態が採り得る。図９は、補償回路の一
般的形態を示す回路図である。この補償回路２０２は、
定電圧回路３０、トランジスタ２１、および、定電流源
３１を備えている。トランジスタ２１は、トランジスタ
４とペアリングがとれており、その導電形式はトランジ
スタ４と同一である。

【００７１】定電圧回路３０は、接地電源線１１に対し
て一定の電圧を出力端に出力する。トランジスタ２１の
エミッタ電極は、定電圧回路３０の出力端に接続され、
ベース電極は、トランジスタ４のベース電極に接続され
ている。トランジスタ２１のコレクタ電極は、トランジ
スタ２１のベース電極と、定電流源３１の出力端に接続
されている。したがって、電圧VDは、定電圧回路３０が
出力する一定電圧Vrefに保持される。

【００７２】＜3. 実施の形態３＞図１０は、実施の形
態３の増幅装置の構成を示す回路図である。この装置１
０６は、定電流源８が、抵抗素子５の抵抗R1の変動を補
償し、それによってMOSFET１のゲート・ソース間電圧Vg
s1を安定させるように構成されている点において、装置
１０１（図１）とは特徴的に異なっている。定電流源８
の代わりを果たす定電流源２０３は、トランジスタ４
１，４２，４５，４７、抵抗素子、４３，４４，４６、
定電流源４８、および、入力端子５０を備えている。

【００７３】トランジスタ４１とトランジスタ４２は、
いずれも、ｐｎｐ型のバイポーラトランジスタであり、
互いにペアリングがとれている。また、抵抗素子４３と
抵抗素子４４も、互いにペアリングがとれている。さら
に、トランジスタ４５とトランジスタ４７は、いずれ
も、ｎｐｎ型のバイポーラトランジスタであり、互いに
ペアリングがとれている。また、抵抗素子４６は、抵抗
素子５とペアリングがとれている。

【００７４】トランジスタ４１のコレクタ電極は、定電
流源２０３の出力端として、トランジスタ４のコレクタ
電極に接続されている。トランジスタ４１のエミッタ電
極は、抵抗素子４３を通じて正電源線１０へ接続されて
いる。また、トランジスタ４１のベース電極は、トラン
ジスタ４２のベース電極に接続されている。トランジス
タ４２のエミッタ電極は、抵抗素子４４を通じて正電源
線１０に接続されている。また、トランジスタ４２のベ
ース電極とコレクタ電極は、互いに接続されるととも
に、さらに、トランジスタ４５のコレクタ電極に接続さ
れている。

【００７５】トランジスタ４５のエミッタ電極は、抵抗
素子４６を通じて、接地電源線１１に接続されている。
また、トランジスタ４５のベース電極は、トランジスタ
４７のベース電極に接続されている。トランジスタ４７
のベース電極とコレクタ電極は、互いに接続されるとと
もに、さらに、定電流源４８の出力端に接続されてい
る。また、トランジスタ４７のエミッタ電極は、入力端
子５０に接続されている。入力端子５０には、一定高さ
の参照電圧Vrefが入力される。定電流源４８は、正電源
線４９にも接続されており、出力端から一定の電流を出
力する。正電源線４９は、正電源線１０と共通であって
もよい。

【００７６】入力端子５０へ付与される参照電圧Vref
は、トランジスタ４５のエミッタ電極の電圧へ反映され
る。その結果、抵抗R0の抵抗素子４６には、Vref／R0の
大きさの電流が流れる。したがって、トランジスタ４
１，４２および抵抗素子４３，４４を有するカレントミ
ラー回路の電流利得が１であるとすれば、Ib1＝Vref／R
0の大きさの電流Ib1が、定電流源２０３から出力され
る。

【００７７】電流Ib1のすべてが抵抗素子５へ流れ込む
ときには、ゲート・ソース間電圧Vgs1は、Vgs1＝(R1／R
0）・Vrefとなる。抵抗素子５と抵抗素子４６とは、互
いにペアリングがとれているので、それらの抵抗の比率
R1／R0は、温度等に依存しない一定となる。したがっ
て、ゲート・ソース間電圧Vgs1は、抵抗素子５の温度変
化等の影響を抑えて、一定に保持される。

【００７８】MOSFET１，２をアイドリング電流IIdが流
れるときには、電流Ib1のすべてが抵抗素子５へ流れ込
むわけではなく、その一定割合のみが抵抗素子５へ流れ
る。その比率におうじて、アイドリング電流IIdへの抵
抗R1の変動の影響が抑制される。

【００７９】抵抗R1の変動の影響を抑制する定電流源と
して、図１０に示した定電流源２０３以外に様々な形態
が採り得る。図１１〜図１３は、その例を示す回路図で
ある。図１１の定電流源２０４では、トランジスタ４
１，４２および抵抗素子４３，４４が、一般的なカレン
トミラー回路５１へ置き換えられている。

【００８０】図１２の定電流源２０５では、定電流源２
０４（図１１）に、トランジスタ５２が付加されてい
る。トランジスタ５２は、ｎｐｎ型のバイポーラトラン
ジスタであり、そのベース電極とエミッタ電極は、それ
ぞれ、トランジスタ４７のコレクタ電極とベース電極と
に接続されている。また、トランジスタ５２のコレクタ
電極は、正電源線５３に接続されている。正電源線５３
は、正電源線４９と共通であってもよい。

【００８１】図１３の定電流源２０６は、定電流源２０
３（図１０）のトランジスタ４７および定電流源４８の
代わりに、増幅器６１が備わっている。増幅器６１の反
転入力に入力端子５０が接続され、非反転入力にはトラ
ンジスタ４２のコレクタ電極が接続されることにより、
負のフィードバックループが形成されている。したがっ
て、入力端子５０へ付与された参照電圧Vrefが、トラン
ジスタ４２のコレクタ電極の電圧に反映される。その結
果、抵抗素子４６には、Vref／R0の大きさの電流が流れ
る。

【００８２】図１４は、図１０〜図１３に例示された定
電流源を含めて、抵抗R1の変動を補償する定電流源の一
般的形態を示す回路図である。この定電流源２０７は、
抵抗素子５とペアリングのとれた抵抗素子４６と、電流
源８３とを備えている。抵抗素子４６の一端には、入力
端子５０を通じて参照電圧Vrefが印加される。電流源８
３は、抵抗素子４６を流れる電流I0に比例（一致を含
む）した電流を、電流Ib1として出力する。したがっ
て、電流Ib1のすべてが抵抗素子５を流れるときには、
ゲート・ソース間電圧Vgs1は、(R1／R0)・Vrefに比例す
る。

【００８３】＜4. 実施の形態４＞図１５は、実施の形
態４の増幅装置の構成を示す回路図である。この装置１
０７は、MOSFET１，２，３の閾電圧を補償し、それによ
ってアイドリング電流IIdを安定させる補償回路２０８
を、さらに備えている点において、装置１０１（図１）
とは特徴的に異なっている。補償回路２０８は、バイポ
ーラ型のトランジスタ７０，７８，７９，８０、ｎチャ
ネル型のMOSFET７５、抵抗素子７１，７６，７７、定電
流源７２、および、入力端子８２，８３を備えている。

【００８４】この装置１０７では、装置１０１のMOSFET
１，２，３、および、補償回路２０８のMOSFET７５は、
互いにペアリングがとれている。トランジスタ７０，７
８は、ｎｐｎ型であり、トランジスタ７９，８０は、互
いにペアリングのとれたｐｎｐ型である。

【００８５】トランジスタ７０のベース電極は入力端子
１３を通じてトランジスタ４のベース電極に接続されて
いる。また、トランジスタ７０のエミッタ電極は、抵抗
素子７１を通じて接地電源線１１に接続されている。さ
らに、トランジスタ７０のベース電極とコレクタ電極
は、互いに接続されるとともに、定電流源７２の出力端
に接続されている。定電流源７２は、正電源線７３にも
接続され、一定の電流を出力端へ出力する。

【００８６】トランジスタ８０のコレクタ電極は、トラ
ンジスタ７０のエミッタ電極に接続されている。また、
トランジスタ８０とトランジスタ７９のエミッタ電極
は、ともに、正電源線８１に接続されている。さらに、
トランジスタ７９のベース電極とコレクタ電極は、互い
に接続されるとともに、トランジスタ８０のベース電極
とトランジスタ７８のコレクタ電極に接続されている。

【００８７】トランジスタ７８のエミッタ電極は、MOSF
ET７５のドレイン電極に接続されている。トランジスタ
７８のベース電極には、入力端子８２が接続されてい
る。MOSFET７５のソース電極は、接地電源線１１に接続
されている。また、MOSFET７５のゲート電極は、直列に
接続された抵抗素子７６と抵抗素子７７の接続部に接続
されている。また、抵抗素子７７の他端には入力端子８
３が接続され、抵抗素子７６の他端は接地電源線１１に
接続されている。入力端子８２には、一定の参照電圧Va
1が入力され、入力端子８３には、別の一定の参照電圧V
ref1が入力される。

【００８８】補償回路２１０がない図１の装置１０１で
は、MOSFET１，２，３の閾電圧が温度変化の影響などに
よって変動すると、それにともなって、アイドリング電
流IIdが変動する。例えば、これらの閾電圧が低くなる
と、アイドリング電流IIdは増加する。補償回路２１０
は、アイドリング電流IIdへの閾電圧の変動の影響を抑
制する。

【００８９】数式１，３は、MOSFET３のドレイン電流で
ある電流Id3が増加すると、アイドリング電流IIdが減少
することを示している。補償回路２１０は、この関係を
利用しており、閾電圧が低下すると電流Id3を増加させ
るように働く。例えばMOSFET１，２，３の閾電圧が低下
すると、同じくMOSFET７５の閾電圧も低下する。MOSFET
７５のゲート電極には参照電圧Vref1を抵抗素子７６，
７７で分圧して得られる一定の電圧が印加されているの
で、MOSFET７５の閾電圧が低下すると、MOSFET７５を流
れるドレイン電流は増加する。

【００９０】その結果、トランジスタ７９，８０を有す
るカレントミラー回路によって、トランジスタ８０を流
れるコレクタ電流である電流I1が増加する。電流I1が増
加すると、抵抗素子７１を流れる電流が増加するので、
トランジスタ７０のエミッタ電極の電圧が上昇する。そ
の結果、電圧VDが上昇する。電圧VDの上昇は、数式３が
示すように、電流Id3の増加をもたらす。したがって、
アイドリング電流IIdが減少する。

【００９１】逆に、MOSFET１，２，３の閾電圧が上昇す
るときには、電圧VDが低下し、電流Id3が減少する。こ
のようにして、MOSFET１，２，３の閾電圧の変化の影響
が抑制され、アイドリング電流IIdが安定化される。

【００９２】また、補償回路２０８では、回路部分２０
９が、実施の形態２の補償回路２０２と同等に構成され
ている。このため、補償回路２０８は、実施の形態２と
同様に、トランジスタ４のベース・エミッタ間電圧Vbe
を補償する効果も、同時に発揮する。

【００９３】参照電圧Va1として、MOSFET７５が三極管
領域で動作するような電圧が付与されるのが望ましい。
このとき、MOSFET７５の閾電圧の変化は、一次の関係を
もって、MOSFET３の電圧VDの変化へ反映される。数式３
が示すように、電流Id3は、MOSFET３の閾電圧Vth3と電
圧VDの双方に対して、第１近似においては、一次の関係
を持つので、MOSFET７５の閾電圧に対して、電圧VDが一
次の関係を持つときには、特に効果的に、閾電圧の影響
を減殺することができる。

【００９４】閾電圧の変動の影響を抑制する補償回路と
して、図１５に示した補償回路２０８以外に様々な形態
が採り得る。一例として、補償回路２１０の回路部分２
１０を、図１６の回路部分２１１へと置き換えることが
可能である。回路部分２１１は、MOSFET７５、入力端子
８２、および、カレントミラー回路８６を備えている。

【００９５】参照電圧Vref1が入力される入力端子８２
には、MOSFET７５のゲート電極が接続されている。MOSF
ET７５のソース電極は接地電源線１１に接続され、ドレ
イン電極は、カレントミラー回路８６に接続されてい
る。そして、カレントミラー回路８６の出力電流が、電
流I1として、抵抗素子７１（図１５）へ供給される。回
路部分２１１においても、図１５の回路部分２１０と同
様に、MOSFET７５の閾電圧が低下すると、電流I1が増加
する。

【００９６】図１７は、閾電圧の変動の影響を抑制する
補償回路に関して、さらに別の例を示す回路図である。
図１７が示す補償回路２１２は、MOSFET７５と、そのゲ
ート電極に接続された入力端子８２とを備えている。MO
SFET７５のソース電極は接地電源線１１に接続され、ド
レイン電極はトランジスタ４のコレクタ電極に接続され
ている。入力端子８３には、一定の参照電圧Vref1が付
与される。

【００９７】MOSFET７５の閾電圧が低下すると、そのド
レイン電流が増加する。したがって、電流Ib1の中で、M
OSFET７５へと分流する成分が増加する。その結果、抵
抗素子５へ流れる電流Ib1の成分が減少するので、アイ
ドリング電流IIdが減少する。すなわち、補償回路２０
８（図１５）では、電流Id3を増加させることで、抵抗
素子５に流れる電流を減少させ、それによって、アイド
リング電流IIdを減少させるのに対して、補償回路２１
２では、電流Ib1を減らすことによって、抵抗素子５に
流れる電流を減少させる。いずれの補償回路も、MOSFET
７５の閾電圧の変化を、抵抗素子５を流れる電流の変化
へと反映させる点では、共通している。

【００９８】図１８は、図１５〜図１７に例示された補
償回路を含めて、MOSFET１，２，３の閾電圧の変化を補
償する補償回路の一般的形態を示す回路図である。この
補償回路２１３は、MOSFET７５、入力端子８３、およ
び、電流制御回路８８を備えている。MOSFET７５は、上
記の通り、MOSFET１，２，３とペアリングがとれてお
り、そのチャネル形式は、MOSFET１，２，３と同一であ
る。

【００９９】MOSFET７５のソース電極は接地電源線１１
に接続され、ゲート電極は入力端子８３に接続されてい
る。入力端子８３には、一定の参照電圧Vref1が印加さ
れる。電流制御回路８８は、MOSFET７５のドレイン電流
の変化分ΔIに比例（一致を含む）した電流で、抵抗素
子５を流れる電流を減殺する。MOSFET７５の閾電圧が低
下すると、変化分ΔIは、増加する。それにともなっ
て、抵抗素子５を流れる電流が減少する。

【０１００】＜5. 実施の形態５＞図１９は、実施の形
態５の増幅装置の構成を示す回路図である。この装置１
１０は、MOSFET１のドレイン電流のドレイン・ソース間
電圧への依存性を補償し、それによって、アイドリング
電流IIdの出力電圧Voutへの依存性を抑制する補償回路
２１４を、さらに備えている点において、装置１０１
（図１）とは特徴的に異なっている。

【０１０１】補償回路２１４がない図１の装置１０１で
は、アイドリング電流IIdが出力電圧Voutに依存して変
化する。この現象は、MOSFET１のドレイン・ソース間電
圧Vds1が変化すると、それに依存して数式３の係数βが
変動するという、五極管領域におけるドレイン電流のド
レイン・ソース間電圧依存性に由来する。

【０１０２】例えば、出力電圧Voutが上昇すると、ドレ
イン・ソース間電圧Vds1は低下するが、このとき、ドレ
イン電流のドレイン・ソース間電圧依存性によって、係
数βが減少する。その結果、数式１から明らかなよう
に、アイドリング電流IIdが減少する。出力電圧Voutが
下降すると、アイドリング電流IIdは、増加する。ドレ
イン電流のドレイン・ソース間電圧依存性によるアイド
リング電流IIdの変動は、無負荷に近い条件の下で、装
置１０１を用いたときに、特に顕著に現れる。

【０１０３】補償回路２１４は、バイポーラ型のトラン
ジスタ９０，９１，９２、ｎチャネル型のMOSFET９３、
抵抗素子９６、および、定電流源９５，９７を備えてい
る。トランジスタ９０，９１はｎｐｎ型であり、トラン
ジスタ９２はｐｎｐ型である。MOSFET９３は、MOSFET１
とペアリングがとれており、抵抗素子９６は、抵抗素子
５とペアリングがとれている。また、定電流源９５，９
７は、いずれも、定電流源８とペアリングがとれてい
る。

【０１０４】トランジスタ９０，９１のエミッタ電極
は、いずれも、接地電源線１１に接続されており、それ
らのベース電極は、互いに接続されている。トランジス
タ９０のコレクタ電極は、トランジスタ４のコレクタ電
極に接続されている。また、トランジスタ９１のベース
電極とコレクタ電極は、互いに接続されるとともに、ト
ランジスタ９２のコレクタ電極に接続されている。トラ
ンジスタ９２のベース電極は、MOSFET１のソース電極と
MOSFET２のドレイン電極との接続部に接続されている。
さらに、トランジスタ９２のエミッタ電極は、MOSFET９
３のソース電極に接続されている。

【０１０５】MOSFET９３のドレイン電極は、正電源線９
に接続されている。MOSFET９３のゲート電極とソース電
極には、抵抗素子９６の一端と他端とが、それぞれ接続
されている。また、抵抗素子９６の一端には、定電流源
９７の出力端が接続され、抵抗素子９６の他端には、定
電流源９５の出力端が接続されている。定電流源９７は
正電源線９８にも接続され、その出力端に一定の（正
の）電流を出力する。同様に、定電流源９５は接地電源
線１１にも接続され、その出力端に、定電流源９７と同
じ大きさの一定の（負の）電流を出力する。正電源線９
８は、正電源線１０と共通であるのが望ましい。

【０１０６】抵抗素子９６には、定電流源９５，９７に
よって、一定の電流が供給されている。出力電圧Voutが
上昇すると、その上昇は、トランジスタ９２を通じて、
MOSFET９３のソース電極の電圧へ反映される。すなわ
ち、トランジスタ９２は、帰還回路として機能する。MO
SFET９３のソース電極の電圧が上昇すると、MOSFET９３
のドレイン・ソース間電圧Vds0が低下する。それにとも
ない、MOSFET９３の係数βが、ドレイン電流のドレイン
・ソース間電圧依存性によって低下する。

【０１０７】その結果、MOSFET９３のドレイン電流が減
少する。トランジスタ９０，９１を有するカレントミラ
ー回路の働きにより、トランジスタ９０には、MOSFET９
３のドレイン電流に比例したコレクタ電流が流れる。ト
ランジスタ９０のコレクタ電流は、定電流源８が供給す
る電流Ib1から分流した成分である。したがって、MOSFE
T９３のドレイン電流が減少すると、定電流源８が供給
する電流Ib1の中で抵抗素子５へ分流する成分が増加す
る。

【０１０８】その結果、MOSFET１のゲート・ソース間電
圧Vgs1が上昇する。ゲート・ソース間電圧Vgs1の増加
は、MOSFET１を流れる電流Is1を増加させ、それによっ
て、係数βの減少による電流Is1の減少を減殺する。出
力電圧Voutが下降するときには、係数βの増加による電
流Is1の増加が減殺される。補償回路２１４は、以上の
ように動作して、MOSFET１のドレイン電流のドレイン・
ソース間電圧依存性を補償し、アイドリング電流IIdの
安定化を達成する。

【０１０９】ドレイン電流のドレイン・ソース間電圧依
存性の影響を抑制する補償回路として、図１９に示した
補償回路２１４以外に様々な形態が採り得る。図２０
は、その一例を示している。図２０が示す補償回路２１
５では、補償回路２１４（図１９）のトランジスタ９
０，９１が、図１５に示した回路部分２０９に置き換え
られている。そして、トランジスタ９２のコレクタ電極
が、トランジスタ７０のエミッタ電極に接続されてい
る。

【０１１０】この補償回路２１５では、ドレイン電流の
変化が電圧VDに伝わるため、トランジスタ４のコレクタ
電流も変化する。したがって、MOSFET９３のドレイン電
流が減少すれば、抵抗素子５には、減少分に比例した電
流が余分に流れる。したがって、補償回路２１５も、補
償回路２１４と同様に、MOSFET１のドレイン電流のドレ
イン・ソース間電圧依存性の影響を抑制し、アイドリン
グ電流IIdの安定化を実現する。

【０１１１】図２１は、図１９および図２０に例示され
た補償回路を含めて、MOSFET１のドレイン電流のドレイ
ン・ソース間電圧依存性を補償する補償回路の一般的形
態を示す回路図である。この補償回路２１６は、MOSFET
９３、抵抗素子９６、定電流源９７、帰還回路８４、お
よび、電流制御回路８９を備えている。MOSFET９３は、
既述の通り、MOSFET１と同一チャネル型でMOSFET１とペ
アリングがとれている。また、抵抗素子９６は、抵抗素
子５とペアリングがとれている。

【０１１２】MOSFET９３のドレイン電極は、正電源線９
に接続されており、ゲート電極とソース電極には、抵抗
素子９６の一端と他端が、それぞれ接続されている。定
電流源は、その出力端が抵抗素子９６の一端に接続され
ることにより、抵抗素子９６へ一定の電流を供給する。
帰還回路８４は、出力電圧Voutを検出し、これと同一の
高さの電圧を、MOSFET９３のソース電極へ印加する。電
流制御回路８９は、MOSFET９３のドレイン電流に比例
（一致を含む）した電流で、抵抗素子５を流れる電流を
減殺する。

【０１１３】例えば出力電圧Voutが上昇すると、MOSFET
９３のドレイン・ソース間電圧Vds0が下降し、ドレイン
電流のドレイン・ソース間電圧依存性により、MOSFET９
３のドレイン電流が減少する。すると、抵抗素子５を流
れる電流が増加する。したがって、補償回路２１６は、
補償回路２１４等と同様に、MOSFET１のドレイン電流の
ドレイン・ソース間電圧依存性の影響を抑制して、アイ
ドリング電流IIdの安定化を実現する。

【０１１４】＜6. 実施の形態６＞図２２は、実施の形
態６の増幅装置の構成を示す回路図である。この装置１
１３は、前段の増幅器２１７を、さらに備えている点に
おいて、装置１０１（図１）とは特徴的に異なってい
る。増幅器２１７は、差動増幅器５０１、インピーダン
ス素子５０２〜５０５、および、入力端子５０６〜５０
８を備えている。差動増幅器５０１の出力は、入力端子
１４に接続されている。また、出力端子１２は、インピ
ーダンス素子５０２を有する負帰還ループを通じて、差
動増幅器５０１の非反転入力に接続されている。

【０１１５】さらに、入力端子５０６は、インピーダン
ス素子５０３を通じて、差動増幅器５０１の非反転入力
へ接続され、入力端子５０７，５０８は、それぞれイン
ピーダンス素子５０４，５０５を通じて、差動増幅器５
０１の反転入力に接続されている。インピーダンス素子
５０２〜５０５の値Z1〜Z4は、装置１１３の使用目的に
応じて、短絡から開放に至るまでの様々な値に設定され
る。

【０１１６】したがって、入力端子５０６〜５０８へそ
れぞれ入力される入力電圧Vm,Vp1,Vp2へ所望の演算を施
し、出力電圧Voutとして取り出すことが可能である。し
かも、クロスオーバ歪が抑制され、ダイナミックレンジ
の広い出力電圧Voutを得ることができる。また、最終出
力段を構成するMOSFET１，２にｎチャネル型のMOSFETが
用いられるので、動作の高速化、および、装置１１３を
ＩＣに組み込んだときの装置の小型化が実現する。

【０１１７】＜7. 実施の形態７＞図２３は、実施の形
態７の増幅装置の構成を示す回路図である。この装置１
１４は、前段の増幅器として、コンパレータ５０９、お
よび、入力端子５１０，５１１を、さらに備えている点
において、装置１０１（図１）とは特徴的に異なってい
る。コンパレータ５０９の出力は、入力端子１４に接続
されている。入力端子５１０，５１１は、コンパレータ
５０９の二入力へそれぞれ接続されている。

【０１１８】装置１１４は、装置１１３（図２２）にお
いて、インピーダンスZ1,Z4を開放（無限大）に設定
し、インピーダンスZ2,Z3を短絡（ゼロ）に設定してえ
られる回路と同等であり、装置１１３の一例をなしてい
る。装置１１４は、入力端子５１０へ入力される入力電
圧Vinを、入力端子５１１へ入力される参照電圧Vrefと
比較し、その結果を、出力電圧Voutとして出力する。

【０１１９】図２４は、装置１１４と比較対照される従
来の電流バッファ付きコンパレータの構成を示す回路図
である。また、図２５は、装置１１４と図２４の従来装
置における入力電圧と、それに応答して出力される出力
電圧を示す波形図である。図２４のコンパレータは、電
流バッファとして、正電源線６０３と接地電源線との間
に介挿された、直列のｎチャネル型のMOSFET６０１，６
０２を備えている。MOSFET６０１，６０２の互いの接続
部に接続された出力端子６０７から、出力電圧Vout1が
出力される。

【０１２０】入力端子６０８へ入力される入力電圧Vin
は、インバータ６０４を通じてMOSFET６０１のゲート電
極へ伝えられ、インバータ６０６，６０５を通じてMOSF
ET６０２のゲート電極へ伝えられる。したがって、二つ
のMOSFET６０１，６０２は、互いに逆相で駆動される。

【０１２１】このコンパレータは、構成が単純である反
面、正電源線６０３と接地電源線との間を貫通電流が流
れることを防止するために、MOSFET６０１とMOSFET６０
２とが同時にオフする動作期間を設定する必要があっ
た。この動作期間においては、出力端子６０７がハイイ
ンピーダンス状態となるので、図２５(b)が示すよう
に、出力電圧Vout1に発振、チャタリング、スパイク等
発生する場合があった。これに対して、装置１１４で
は、最終段に属するMOSFET１，２が同時にオフすること
がないので、図２５(c)が示すように、出力電圧Voutに
おける発振、チャタリング、スパイク等の発生が抑制さ
れる。

【０１２２】＜8. 実施の形態８＞図２６は、実施の形
態８の増幅装置の構成を示す回路図である。この装置１
１５は、定電流源２０３ａが抵抗素子５の抵抗R1の変動
を補償するだけでなく、MOSFET１の特性の変動をも補償
するように、構成されている点において、装置１０６
（図１０）とは、特徴的に異なっている。定電流源２０
３ａでは、定電流源２０３において、トランジスタ４７
および入力端子５０が除去され、代わりに、ｎチャネル
型のMOSFET９９が設けられている。

【０１２３】MOSFET９９のドレイン電極は、定電流源４
８の出力端とトランジスタ４５のベース電極とに接続さ
れている。MOSFET９９のソース電極は、接地電源線１１
に接続されている。さらに、MOSFET９９のゲート電極
は、トランジスタ４５のエミッタ電極と抵抗素子４６と
の接続部に接続されている。また、MOSFET９９は、MOSF
ET１とペアリングがとれている。

【０１２４】トランジスタ４１とトランジスタ４２、抵
抗素子４３と抵抗素子４４、および、抵抗素子４６と抵
抗素子５が、それぞれ、互いにペアリングがとれている
点は、定電流源２０３（図１０）と同様である。正電源
線４９が、正電源線１０と共通であってもよい点も、定
電流源２０３（図１０）と同様である。

【０１２５】装置１１５は、以上のように構成されるの
で、以下のように動作する。MOSFET９９のドレイン電流
Id4とゲート・ソース間電圧Vgs4の間の関係は、MOSFET
９９の入出力特性を表現する関数f1を用いて、Id4＝f1
(Vgs4)；と表現される。同様に、MOSFET１のドレイン電
流Id1（＝ソース電流Is1）とゲート・ソース間電圧Vgs1
の間の関係は、MOSFET１の入出力特性を表現する関数f2
を用いて、 Id1＝f2(Vgs1)； と表現される。

【０１２６】定電流源４８が供給する電流をIbsとし、
トランジスタ４１，４２を有するカレントミラー回路の
カレントミラー比を１とし、トランジスタ４１が供給す
る電流Ib1のすべてが抵抗素子５を流れるものと仮定す
ると、MOSFET１のドレイン電流Id1は、 Id1＝f2{f1^-1(Ibs)・R1／R0｝； で与えられる。MOSFET１とMOSFET９９の間で互いにペア
リングがとれているので、MOSFET１とMOSFET９９の間で
のサイズの比率をＳとすれば、関数f1と関数f2の間に、 f2＝Ｓ・f1； の関係が成立する。抵抗素子５と抵抗素子４６の間で、
ペアリングがとれているので、抵抗R1とR0の比率R1／R0
は、一定である。この比率を、１とすると、ドレイン電
流Id1は、 Id1＝Ｓ・Ibs； と表される。すなわち、抵抗素子５の抵抗値R1の変動の
影響だけでなく、MOSFET１の特性上の変動の影響も抑え
られ、一定の電流Ibsのみで定まる安定したドレイン電
流Id1が得られる。このことは、トランジスタ４１およ
び４２が構成するカレントミラーのカレントミラー比が
１ではない場合、および、比率R1／R0が１ではない一般
の場合においても、同様である。

【０１２７】MOSFET１，２をアイドリング電流IIdが流
れるときには、電流Ib1のすべてが抵抗素子５へ流れ込
むわけではなく、その一定割合のみが抵抗素子５へ流れ
る。その比率におうじて、アイドリング電流IIdへのMOS
FET１の特性の変動および抵抗R1の変動の影響が抑制さ
れる。なお、トランジスタ４５として、バイポーラ型の
トランジスタの代わりに、ｎチャネル型のMOSFETが用い
られても良い。このとき、MOSFETのゲート電極はバイポ
ーラトランジスタのベース電極に対応し、ソース電極は
エミッタ電極に対応し、さらに、ドレイン電極はコレク
タ電極へ対応する。

【０１２８】＜9. 実施の形態９＞図２７は、実施の形
態９の増幅装置の構成を示す回路図である。この装置１
１６は、図６に示した制御回路１６の他の一例としての
制御回路１６ａを備えている。制御回路１６ａは、図１
の装置１０１に備わるトランジスタ４に該当するｎｐｎ
バイポーラ型のトランジス８０４、図９の補償回路２０
２に備わるトランジスタ２１に該当するｎｐｎバイポー
ラ型のトランジスタ８２１、および、補償回路２０２に
備わる定電流源３１に該当する定電流源８３１を備えて
いる。トランジスタ８０４とトランジスタ８２１は、互
いにペアリングがとれている。

【０１２９】したがって、装置１１６では、補償回路２
０２を備えた装置１０１と同様に、MOSFET３のドレイン
電圧VDが、入力端子８５０を通じてトランジスタ８２１
のエミッタ電極に印加される一定の参照電圧Vrefで決ま
る値へと安定的に保持される。すなわち、温度変化等に
よって、トランジスタ８０４のベース・エミッタ間電圧
Vbeが変化しても、その変化は、同等に変化するベース
・エミッタ間電圧Vbe1によって補償され、電圧VDには影
響しない。

【０１３０】図９の補償回路２０２では、電圧VDは、ト
ランジスタ４のコレクタ・エミッタ間電圧が変動する
と、それにともなって、微妙ながら変動する。この現象
は、トランジスタ４のアーリー効果に由来する。電圧VD
の変動は、アイドリング電流の変動をもたらす。これに
対して、制御回路１６ａは、トランジスタ８０４のコレ
クタ・エミッタ間電圧の変動をも抑制するように構成さ
れている。それによって、電圧VDをより安定的に保持
し、アイドリング電流を一層安定化することが可能とな
っている。

【０１３１】すなわち、制御回路１６ａには、ｎチャネ
ル型のMOSFET８１０，８１１が、さらに備わっている。
MOSFET８１０は定電流源８とトランジスタ８０４との間
に介挿され、MOSFET８１１は定電流源８３１とトランジ
スタ８２１との間に介挿されている。

【０１３２】より詳細には、MOSFET８１０のドレイン電
極は定電流源８の出力端に接続され、ソース電極はトラ
ンジスタ８０４のコレクタ電極へ接続されている。ま
た、MOSFET８１１のドレイン電極は定電流源８３１の出
力端に接続され、ソース電極はトランジスタ８２１のコ
レクタ電極に接続されている。MOSFET８１１のゲート電
極とドレイン電極は、MOSFET８１０のゲート電極に接続
されている。さらに、MOSFET８１０とMOSFET８１１は、
互いにペアリングがとれている。

【０１３３】これらのMOSFET８１０，８１１の働きによ
り、トランジスタ８０４のコレクタ・エミッタ間電圧Vc
eは、 Vce＝Vbe; となるように、クランプされる。したがって、コレクタ
・エミッタ間電圧Vceの変動に由来する電圧VDの変動が
抑制され、アイドリング電流の一層の安定化が実現す
る。

【０１３４】また、図１の装置１０１では、トランジス
タ４のコレクタ電極はMOSFET１のゲート電極に接続され
ているために、トランジスタ４のダイナミックレンジが
広い。したがって、トランジスタ４のために、コレクタ
・エミッタ間の耐電圧の高い素子を選定する必要があ
る。これに対して、制御回路１６ａのトランジスタ８０
４では、コレクタ・エミッタ間電圧Vceが、低い一定値
に抑えられるので、トランジスタ８０４のために、コレ
クタ・エミッタ間の耐電圧の高い素子を選定する必要が
ないという利点も得られる。トランジスタ８０４では、
コレクタ・エミッタ間の耐電圧は、ベース・エミッタ間
電圧Vbeよりも高ければ足りる。

【０１３５】なお、MOSFET８１０およびMOSFET８１１
は、ｎｐｎバイポーラ型トランジスタに置き換えること
も可能である。

【０１３６】

【発明の効果】第１の発明の装置では、第３MOSFETのゲ
ート電極に入力電圧を印加することにより、第１MOSFET
と第２MOSFETの接続部から、出力電流および出力電圧が
得られる。第１および第２MOSFETの双方が、同一チャネ
ル型であるため、出力電圧のダイナミックレンジを広く
確保することができる。しかも、第１〜第３MOSFETの閾
電圧を含めたパラメータを調整することにより、アイド
リング電流を幅広く設定することが可能である。すなわ
ち、広いダイナミックレンジと、アイドリング電流の設
定の容易化とが、両立的に実現する。特に、第３MOSFET
が三極管領域で動作するような一定の電圧を、第３電極
に印加することによって、電流ソース動作と電流シンク
動作との間の対称性を高めることが可能である。

【０１３７】第２の発明の装置では、第１の発明と同様
に、広いダイナミックレンジと、アイドリング電流の設
定の容易化とが、両立的に実現する。しかも、第１の発
明の制御回路が、トランジスタで置き換えられているの
で、装置の構成が簡素である。また、第３MOSFETが三極
管領域で動作するような一定の電圧を、トランジスタの
制御電極に印加することによって、電流ソース動作と電
流シンク動作との間の対称性を高めることが可能であ
る。

【０１３８】第３の発明の装置では、第１トランジスタ
が、バイポーラトランジスタであるので、トランジスタ
のベース・エミッタ間電圧のばらつきを抑え、製品の間
での特性の均一性を高めることが容易である。

【０１３９】第４の発明の装置では、第１トランジスタ
が、第１〜第３MOSFETと同一チャネル型のMOSFETである
ので、製造工程が簡素化され、製造コストを低廉化する
ことができる。

【０１４０】第５の発明の装置では、第２および第３抵
抗素子が備わるので、装置の製造工程の最終段階で、第
２および第３抵抗素子の抵抗を微調整することができ、
それによって、アイドリング電流の微調整を容易に行う
ことができるという効果が得られる。

【０１４１】第６の発明の装置では、第１トランジスタ
の制御電極と第１主電極との間の電位差が、第２トラン
ジスタの制御電極と第１主電極との間の電位差によっ
て、補償され、定電圧回路が出力する一定の電圧が、第
３MOSFETのドレイン電極へ伝達される。このため、第１
トランジスタの制御電極と第１主電極との間の電位差の
変化の影響を抑えて、装置の動作を安定化させることが
できる。

【０１４２】第７の発明の装置では、第４抵抗素子の一
端に、一定の電圧を印加することにより、第１MOSFETの
ゲート・ソース間電圧を、第１抵抗素子の抵抗と第４抵
抗素子の抵抗との比に比例した値とすることができる。
このため、第１MOSFETのゲート・ソース間電圧への第１
抵抗素子の抵抗の変化の影響を抑制して、装置の動作を
安定化させることができる。

【０１４３】第８の発明の装置では、第４MOSFETのゲー
ト電極に一定の電圧が印加されると、第１〜第３MOSFET
の閾電圧の変化による影響を第４MOSFETの閾電圧の変化
により減殺するように、第１抵抗素子を流れる電流が変
化する。したがって、第１〜第３MOSFETの閾電圧の変化
の影響を抑制して、アイドリング電流を安定化させるこ
とができる。

【０１４４】第９の発明の装置では、出力電圧の変化に
由来する第１MOSFETのドレイン電流のドレイン・ソース
間電圧依存性の影響を、第５MOSFETのドレイン電流のド
レイン・ソース間電圧依存性によって減殺するように、
第１抵抗素子を流れる電流が変化する。したがって、第
１MOSFETのドレイン電流のドレイン・ソース間電圧依存
性の影響を抑制して、アイドリング電流を安定化させる
ことができる。

【０１４５】第１０の発明の装置では、前段に増幅器が
備わるので、ダイナミックレンジが広く、クロスオーバ
歪が少ない、電流バッファつきの増幅器あるいはコンパ
レータとして利用することができる。また、最終段に位
置する第１および第２MOSFETが同時オフしないように、
アイドリング電流を調整することができるので、出力電
圧に発振、チャタリング、スパイク等が出現するのを抑
制することができる。

【０１４６】第１１の発明の装置では、最終段の出力電
圧を負帰還させた差動増幅器が前段に備わるので、様々
な演算を実行可能な電流バッファ付きの増幅器として利
用することができる。

【０１４７】第１２の発明の装置では、第４抵抗素子に
よって第１抵抗素子の抵抗の変動が補償され、第４MOSF
ETによって第１MOSFETの特性上の変動が補償されるの
で、アイドリング電流へのこれらの変動の影響が緩和さ
れる。

【０１４８】第１３の発明の装置では、特性上の変動を
補償し合う関係にある素子の間でペアリングがとれてい
るので、特性上の変動の補償が、効果的に行われる。そ
の結果、アイドリング電流への特性上の変動の影響が、
より効果的に緩和される。

【０１４９】第１４の発明の装置では、第１トランジス
タの制御電極と第１主電極との間の電位差が、第２トラ
ンジスタの制御電極と第１主電極との間の電位差によっ
て、補償されるので、第２トランジスタの第１主電極へ
印加される電圧が、第３MOSFETのドレイン電極へ伝達さ
れる。このため、第１トランジスタの制御電極と第１主
電極との間の電位差の変化の影響を抑えて、アイドリン
グ電流を安定化させることができる。しかも、第３およ
び第４トランジスタによって、第１トランジスタの第１
主電極と第２主電極の間の電位差が、第１主電極と制御
電極の間の電位差へとクランプされる。このため、第１
トランジスタの第１主電極と第２主電極の間の電位差の
変動に由来する第３MOSFETのドレイン電極の電圧の微妙
な変動までも抑制されるので、アイドリング電流の安定
性がさらに高められる。また、第１トランジスタのため
に耐圧の高い素子を選定する必要がない。

【０１５０】第１５の発明の装置では、特性上の変動を
補償し合う関係にある素子の間でペアリングがとれてい
るので、特性上の変動の補償が、効果的に行われる。そ
の結果、アイドリング電流の安定性が一層高められる。

【図面の簡単な説明】

【図１】 実施の形態１の装置の回路図である。

【図２】 図１の装置の動作を説明するグラフである。

【図３】 図１の装置の動作を説明するグラフである。

【図４】 図１の装置の動作を説明するグラフである。

【図５】 実施の形態１の別の装置例を示す回路図であ
る。

【図６】 実施の形態１のさらに別の装置例を示す回路
図である。

【図７】 実施の形態１のさらに別の装置例を示す回路
図である。

【図８】 実施の形態２の装置の回路図である。

【図９】 実施の形態２の別の装置例を示す回路図であ
る。

【図１０】 実施の形態３の装置の回路図である。

【図１１】 実施の形態３の別の装置例を示す回路図で
ある。

【図１２】 実施の形態３のさらに別の装置例を示す回
路図である。

【図１３】 実施の形態３のさらに別の装置例を示す回
路図である。

【図１４】 実施の形態３のさらに別の装置例を示す回
路図である。

【図１５】 実施の形態４の装置の回路図である。

【図１６】 実施の形態４の別の装置例を示す回路図で
ある。

【図１７】 実施の形態４のさらに別の装置例を示す回
路図である。

【図１８】 実施の形態４のさらに別の装置例を示す回
路図である。

【図１９】 実施の形態５の装置の回路図である。

【図２０】 実施の形態５の別の装置例を示す回路図で
ある。

【図２１】 実施の形態５のさらに別の装置例を示す回
路図である。

【図２２】 実施の形態６の装置の回路図である。

【図２３】 実施の形態７の装置の回路図である。

【図２４】 図２３の装置と比較対照される従来装置の
回路図である。

【図２５】 図２３の装置の動作を示す波形図である。

【図２６】 実施の形態８の装置の回路図である。

【図２７】 実施の形態９の装置の回路図である。

【図２８】 従来の装置の回路図である。

【符号の説明】

１ MOSFET（第１MOSFET）、２ MOSFET（第２MOSFE
T）、３ MOSFET（第３MOSFET）、４，８０４ トラン
ジスタ（第１トランジスタ）、５ 抵抗素子（第１抵抗
素子）、６ 抵抗素子（第２抵抗素子）、７ 抵抗素子
（第３抵抗素子）、８，２０３〜２０７ 定電流源（第
１定電流源）、９ 正電源線（第１電源線）、１１ 接
地電源線（第２電源線）、１５ MOSFET（第１トランジ
スタ）、１６制御回路、２１，４５，８２１ トランジ
スタ（第２トランジスタ）、３０定電圧回路、３１，４
８，８３１ 定電流源（第２定電流源）、４６ 抵抗素
子（第４抵抗素子）、７５，９９ MOSFET（第４MOSFE
T）、８３ 電流源、８４帰還回路、８８ 電流制御回
路（第１電流制御回路）、８９ 電流制御回路（第２電
流制御回路）、９３ MOSFET（第５MOSFET）、９６ 抵
抗素子（第５抵抗素子）、９７ 定電流源（第３定電流
源）、２０１，２０２ 補償回路（第１補償回路）、２
０８，２１２，２１３ 補償回路（第２補償回路）、２
１４〜２１６補償回路（第３補償回路）、５０１，５０
９ 増幅器、８１０ MOSFET（第３トランジスタ）、８
１１ MOSFET（第４トランジスタ）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J091 AA01 AA17 AA41 AA63 CA32 CA81 FA07 HA02 HA10 HA18 HA25 KA00 KA02 KA05 KA09 KA11 MA02 MA21 TA02 TA06 UW08

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ドレイン電極が第１電源線に接続された
   第１MOSFETと、 前記第１MOSFETと同一チャネル型で、ソース電極が第２
   電源線に接続され、ドレイン電極が前記第１MOSFETのソ
   ース電極に接続された第２MOSFETと、 前記第１MOSFETと同一チャネル型で、ソース電極が前記
   第２電源線に接続され、ゲート電極が前記第２MOSFETの
   ゲート電極に接続された第３MOSFETと、 前記第１MOSFETのゲート電極とソース電極とに、一端と
   他端とがそれぞれ接続された第１抵抗素子と、 第１ないし第３電極を有し、前記第１電極が前記第３MO
   SFETのドレイン電極に接続され、前記第２電極が前記第
   １MOSFETの前記ゲート電極に接続され、前記第１電極と
   前記第２電源線との間の電位差が、前記第３電極と前記
   第２電源線との間に印加される電圧によって定まり、前
   記第１電極を流れる電流に比例した電流が前記第２電極
   を流れる制御回路と、 前記第２電極に出力端が接続された第１定電流源と、を
   備える増幅装置。
2. 【請求項２】 ドレイン電極が第１電源線に接続された
   第１MOSFETと、 前記第１MOSFETと同一チャネル型で、ソース電極が第２
   電源線に接続され、ドレイン電極が前記第１MOSFETのソ
   ース電極に接続された第２MOSFETと、 前記第１MOSFETと同一チャネル型で、ソース電極が前記
   第２電源線に接続され、ゲート電極が前記第２MOSFETの
   ゲート電極に接続された第３MOSFETと、 前記第１MOSFETのゲート電極とソース電極に一端と他端
   がそれぞれ接続された第１抵抗素子と、 第１主電極が前記第３MOSFETのドレイン電極に接続さ
   れ、第２主電極が前記第１MOSFETの前記ゲート電極に接
   続され、制御電極と前記第１主電極との間の電位差によ
   って前記第２主電極を流れる電流が制御される第１トラ
   ンジスタと、 前記第２主電極に出力端が接続された第１定電流源と、
   を備える増幅装置。
3. 【請求項３】 前記第１トランジスタが、バイポーラト
   ランジスタである、請求項２に記載の増幅装置。
4. 【請求項４】 前記第１トランジスタが、前記第１ない
   し第３MOSFETと同一チャネル型のMOSFETである、請求項
   ２に記載の増幅装置。
5. 【請求項５】 前記第２MOSFETの前記ゲート電極と前記
   第３MOSFETの前記ゲート電極とに、一端と他端とがそれ
   ぞれ接続された第２抵抗素子と、 前記第２MOSFETの前記ゲート電極と前記第２電源線に一
   端と他端がそれぞれ接続された第３抵抗素子と、をさら
   に備える、請求項１ないし請求項４のいずれかに記載の
   増幅装置。
6. 【請求項６】 前記第１トランジスタの前記制御電極と
   前記第１主電極との間の前記電位差を補償する第１補償
   回路を、さらに備え、 当該第１補償回路は、前記第２電源線に対する一定の電
   圧を出力端に出力する定電圧回路と、 第１主電極が前記定電圧回路の前記出力端に接続され、
   制御電極と第２主電極が前記第１トランジスタの前記制
   御電極に接続された第２トランジスタと、 出力端が前記第２トランジスタの前記第２主電極に接続
   された第２定電流源と、を備える、請求項２ないし請求
   項５のいずれかに記載の増幅装置。
7. 【請求項７】 前記第１定電流源が、 第４抵抗素子と、 前記第４抵抗素子を流れる電流に比例した電流を、前記
   第１定電流源の前記出力端へ出力する電流源と、を備え
   る、請求項１ないし請求項６のいずれかに記載の増幅装
   置。
8. 【請求項８】 前記第１ないし前記第３MOSFETの閾電圧
   を補償する第２補償回路を、さらに備え、 当該第２補償回路は、 前記第１ないし前記第３MOSFETと同一チャネル型で、ソ
   ース電極が前記第２電源線に接続された第４MOSFETと、 前記第４MOSFETを流れる電流に比例した電流で、前記第
   １抵抗素子を流れる電流を減殺する第１電流制御回路
   と、を備える、請求項１ないし請求項７のいずれかに記
   載の増幅装置。
9. 【請求項９】 前記第１MOSFETの電流の電圧依存性を補
   償する第３補償回路を、さらに備え、 当該第３補償回路は、 前記第１ないし前記第３MOSFETと同一チャネル型で、ド
   レイン電極が前記第１電源線に接続された第５MOSFET
   と、 前記第５MOSFETのソース電極とゲート電極に一端と他端
   がそれぞれ接続された第５抵抗素子と、 前記第５抵抗素子へ一定の電流を供給する第３定電流源
   と、 前記第１MOSFETの前記ソース電極と前記第２MOSFETの前
   記ドレイン電極との接続部の電位の変化を前記第５MOSF
   ETの前記ソース電極へ伝える帰還回路と、 前記第５MOSFETを流れる電流に比例した電流で、前記第
   １抵抗素子を流れる電流を減殺する第２電流制御回路
   と、を備える、請求項１ないし請求項８のいずれかに記
   載の増幅装置。
10. 【請求項１０】 前記第３MOSFETの前記ゲート電極に出
    力が接続された増幅器を、さらに備える、請求項１ない
    し請求項９のいずれかに記載の増幅装置。
11. 【請求項１１】 前記増幅器が、非反転入力と反転入力
    とを有する差動増幅器であり、 前記増幅装置が、 前記第１MOSFETの前記ソース電極と前記第２MOSFETの前
    記ドレイン電極との接続部と、前記非反転入力とを接続
    する負帰還ループを、さらに備える、請求項１０に記載
    の増幅装置。
12. 【請求項１２】 前記第１定電流源が、 前記第１MOSFETと同一チャネル型の第４MOSFETと、 前記第４MOSFETのゲート電極およびソース電極に、それ
    ぞれ、一端および他端が接続された第４抵抗素子と、 前記第４MOSFETのドレイン電極に出力端が接続された第
    ２定電流源と、 前記第４MOSFETのゲート電極およびドレイン電極に、そ
    れぞれ、第１主電極および制御電極が接続された第２ト
    ランジスタと、 前記第２トランジスタを流れる主電流に比例した電流を
    前記第１定電流源の前記出力端から出力するカレントミ
    ラー回路と、を備える、請求項１ないし請求項５のいず
    れかに記載の増幅装置。
13. 【請求項１３】 前記第４抵抗素子が前記第１抵抗素子
    とペアリングがとれており、前記第４MOSFETが前記第１
    MOSFETとペアリングがとれている、請求項１２に記載の
    増幅装置。
14. 【請求項１４】 前記第１トランジスタと同一導電型
    で、第１主電極に電圧の印加が可能であり、制御電極と
    第２主電極が前記第１トランジスタの前記制御電極に接
    続された第２トランジスタと、 前記第１トランジスタの前記第２主電極に第１主電極が
    接続され、前記第１定電流源の前記出力端に第２主電極
    が接続されることによって、前記第１トランジスタと前
    記出力端との間に介挿された第３トランジスタと、 前記第３トランジスタと同一導電型で、第１主電極が前
    記第２トランジスタの前記第２主電極へ接続され、制御
    電極と第２主電極が前記第３トランジスタの前記制御電
    極に接続された第４トランジスタと、 出力端が前記第４トランジスタの前記第２主電極に接続
    された第２定電流源と、をさらに備える、請求項２ない
    し請求項５のいずれかに記載の増幅装置。
15. 【請求項１５】 前記第２トランジスタが前記第１トラ
    ンジスタとペアリングがとれており、前記第４トランジ
    スタが前記第３トランジスタとペアリングがとれてい
    る、請求項１４に記載の増幅装置。