JPH0934572A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH0934572A JPH0934572A JP18426295A JP18426295A JPH0934572A JP H0934572 A JPH0934572 A JP H0934572A JP 18426295 A JP18426295 A JP 18426295A JP 18426295 A JP18426295 A JP 18426295A JP H0934572 A JPH0934572 A JP H0934572A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- type mos
- current
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 電源回路等において、一定の動作精度を確保
しつつ、回路素子数の低減化と大幅な低消費電力化を可
能にする。 【構成】 ドレインがカレントミラー回路の電流入力端
子に接続され、ソースが基準電位に接続されたエンハン
スメント型ＭＯＳトランジスタと、ドレインが上記カレ
ントミラー回路の電流出力端子に接続され、ソースが基
準電位に接続されたデプレッション型ＭＯＳトランジス
タとによって、一定の入力オフセット電圧を有するエラ
ーアンプを構成し、このエラーアンプを用いて出力電圧
の負帰還ループを形成させる。 【効果】 リーク電流が相対的に目立つような状態にな
っても、そのリーク電流による回路動作上の影響を回避
することができる。
しつつ、回路素子数の低減化と大幅な低消費電力化を可
能にする。 【構成】 ドレインがカレントミラー回路の電流入力端
子に接続され、ソースが基準電位に接続されたエンハン
スメント型ＭＯＳトランジスタと、ドレインが上記カレ
ントミラー回路の電流出力端子に接続され、ソースが基
準電位に接続されたデプレッション型ＭＯＳトランジス
タとによって、一定の入力オフセット電圧を有するエラ
ーアンプを構成し、このエラーアンプを用いて出力電圧
の負帰還ループを形成させる。 【効果】 リーク電流が相対的に目立つような状態にな
っても、そのリーク電流による回路動作上の影響を回避
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、電源回路、さらには低
損失型の直流電源回路に適用して有効な技術に関するも
のであって、たとえば３端子型レギュレータＩＣ（半導
体集積回路装置）に利用して有効な技術に関するもので
ある。
損失型の直流電源回路に適用して有効な技術に関するも
のであって、たとえば３端子型レギュレータＩＣ（半導
体集積回路装置）に利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】図４は、従来の電源回路の概略構成を示
す。同図に示す電源回路は、基準電圧発生回路１、エラ
ーアンプをなす差動増幅回路２０、ｐチャンネルＭＯＳ
トランジスタＭ５によるバッファ回路３、および抵抗Ｒ
１，Ｒ２よる帰還回路４によって構成され、出力電圧Ｖ
ｏを抵抗Ｒ１，Ｒ２で分圧した帰還電圧Ｖｆ（Ｖｆ＝Ｖ
ｏ×Ｒ１／（Ｒ１＋Ｒ２））と基準電圧Ｖｒとの差がゼ
ロとなるような負帰還ループにより、上記出力電圧Ｖｏ
を一定電圧（Ｖｒ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））に安
定化させる。
す。同図に示す電源回路は、基準電圧発生回路１、エラ
ーアンプをなす差動増幅回路２０、ｐチャンネルＭＯＳ
トランジスタＭ５によるバッファ回路３、および抵抗Ｒ
１，Ｒ２よる帰還回路４によって構成され、出力電圧Ｖ
ｏを抵抗Ｒ１，Ｒ２で分圧した帰還電圧Ｖｆ（Ｖｆ＝Ｖ
ｏ×Ｒ１／（Ｒ１＋Ｒ２））と基準電圧Ｖｒとの差がゼ
ロとなるような負帰還ループにより、上記出力電圧Ｖｏ
を一定電圧（Ｖｒ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））に安
定化させる。
【０００３】この電源回路を３端子レギュレータＩＣと
する場合は、外部端子として、非安定化電源電圧Ｖｃｃ
を入力するための入力端子Ｐ１、安定化された出力電圧
Ｖｏを取り出すための出力端子Ｐ２、および基準電位を
共通基準電位（ＧＮＤ）に接続するための共通端子Ｐ３
が設けられる。
する場合は、外部端子として、非安定化電源電圧Ｖｃｃ
を入力するための入力端子Ｐ１、安定化された出力電圧
Ｖｏを取り出すための出力端子Ｐ２、および基準電位を
共通基準電位（ＧＮＤ）に接続するための共通端子Ｐ３
が設けられる。
【０００４】しかし、図４に示した電源回路では、出力
電圧Ｖｏの制御基準となる基準電圧Ｖｒを基準電圧発生
回路１によって生成しているが、この基準電圧発生回路
１が電源回路全体の素子数の低減化を阻んでいた。
電圧Ｖｏの制御基準となる基準電圧Ｖｒを基準電圧発生
回路１によって生成しているが、この基準電圧発生回路
１が電源回路全体の素子数の低減化を阻んでいた。
【０００５】基準電圧発生回路１を素子数の少ない簡単
な回路にした場合、電源電圧Ｖｃｃの変動の影響を受け
やすくなって、安定な基準電圧Ｖｒを得ることができな
くなり、したがって出力電圧Ｖｏの安定度も悪くなって
しまう。
な回路にした場合、電源電圧Ｖｃｃの変動の影響を受け
やすくなって、安定な基準電圧Ｖｒを得ることができな
くなり、したがって出力電圧Ｖｏの安定度も悪くなって
しまう。
【０００６】つまり、この種の電源回路では、電源電圧
Ｖｃｃの変動等に対して、ある程度の安定化精度を得よ
うとした場合、素子数の増大が避けられなかった。
Ｖｃｃの変動等に対して、ある程度の安定化精度を得よ
うとした場合、素子数の増大が避けられなかった。
【０００７】そこで、本発明者らは、上述した問題を解
決するために、図５に示すような電源回路を検討した。
決するために、図５に示すような電源回路を検討した。
【０００８】図５に示す電源回路は、定電流回路２１を
介してソース結合された２つのｎチャンネルＭＯＳトラ
ンジスタＭ１，Ｍ２と、カレントミラー回路２２を形成
する２つのｐチャンネルＭＯＳトランジスタＭ３，Ｍ４
とによって差動増幅回路２０を構成するとともに、一方
のＭＯＳトランジスタＭ５にエンハンスメント型を使用
し、他方のＭＯＳトランジスタＭ２にデプレッション型
を使用することにより、その差動増幅回路２０に一定の
入力オフセット電圧Ｖｉｏを持たせ、この電圧オフセッ
トＶｉｏを基準電圧（Ｖｒ）の代わりにして出力電圧Ｖ
ｏの安定化制御を行わせるというものである。
介してソース結合された２つのｎチャンネルＭＯＳトラ
ンジスタＭ１，Ｍ２と、カレントミラー回路２２を形成
する２つのｐチャンネルＭＯＳトランジスタＭ３，Ｍ４
とによって差動増幅回路２０を構成するとともに、一方
のＭＯＳトランジスタＭ５にエンハンスメント型を使用
し、他方のＭＯＳトランジスタＭ２にデプレッション型
を使用することにより、その差動増幅回路２０に一定の
入力オフセット電圧Ｖｉｏを持たせ、この電圧オフセッ
トＶｉｏを基準電圧（Ｖｒ）の代わりにして出力電圧Ｖ
ｏの安定化制御を行わせるというものである。
【０００９】つまり、この電源回路では、基準電圧発生
回路を設ける代わりに、一定の入力オフセット電圧Ｖｉ
ｏを持つ差動増幅回路２０をエラーアンプとして使用
し、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した帰還電圧
Ｖｆ（Ｖｆ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））が上記入力
オフセット電圧Ｖｉｏとなるような負帰還ループによ
り、上記出力電圧Ｖｏを一定電圧（Ｖｉｏ＝Ｖｏ×Ｒ１
／（Ｒ１＋Ｒ２））に安定化させる。
回路を設ける代わりに、一定の入力オフセット電圧Ｖｉ
ｏを持つ差動増幅回路２０をエラーアンプとして使用
し、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した帰還電圧
Ｖｆ（Ｖｆ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））が上記入力
オフセット電圧Ｖｉｏとなるような負帰還ループによ
り、上記出力電圧Ｖｏを一定電圧（Ｖｉｏ＝Ｖｏ×Ｒ１
／（Ｒ１＋Ｒ２））に安定化させる。
【００１０】これにより、基準電圧発生回路を省略する
ことができるため、回路素子の低減化が達成される。ま
た、基準電圧に相当する上記入力オフセット電圧Ｖｉｏ
は、エンハンスメント型ＭＯＳトランジスタＭ１とデプ
レッション型ＭＯＳトランジスタＭ２のしきい値電圧の
差によって形成されるものであるため、電源電圧Ｖｃｃ
の変動等に対しても比較的安定である。
ことができるため、回路素子の低減化が達成される。ま
た、基準電圧に相当する上記入力オフセット電圧Ｖｉｏ
は、エンハンスメント型ＭＯＳトランジスタＭ１とデプ
レッション型ＭＯＳトランジスタＭ２のしきい値電圧の
差によって形成されるものであるため、電源電圧Ｖｃｃ
の変動等に対しても比較的安定である。
【００１１】これにより、３端子レギュレータなどの電
源回路において、一定の動作精度を確保しつつ、素子数
の低減化をはかることができる。
源回路において、一定の動作精度を確保しつつ、素子数
の低減化をはかることができる。
【００１２】なお、この種の電源回路に関する公知技術
としては、たとえば、米国特許４，１８８，５８８があ
る。
としては、たとえば、米国特許４，１８８，５８８があ
る。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【００１４】すなわち、図５に示した電源回路では、定
電流回路２１を介してソース結合された２つのｎチャン
ネルＭＯＳトランジスタＭ１，Ｍ２において、ｐｎ逆接
合によって直流的に分離されているはずの半導体基板
（Ｖｃｃ電位）とソース電極の間で、わずかながらリー
ク電流Ｉｒが流れる。このリーク電流ＩｒはＭＯＳトラ
ンジスタＭ１，Ｍ２のソース電流に重畳される。このと
き、そのＭＯＳトランジスタＭ１，Ｍ２の共通ソース電
流を制御する定電流回路２１の定電流値が、上記リーク
電流Ｉｒに対して十分に大きい場合には、とくに問題は
生じない。
電流回路２１を介してソース結合された２つのｎチャン
ネルＭＯＳトランジスタＭ１，Ｍ２において、ｐｎ逆接
合によって直流的に分離されているはずの半導体基板
（Ｖｃｃ電位）とソース電極の間で、わずかながらリー
ク電流Ｉｒが流れる。このリーク電流ＩｒはＭＯＳトラ
ンジスタＭ１，Ｍ２のソース電流に重畳される。このと
き、そのＭＯＳトランジスタＭ１，Ｍ２の共通ソース電
流を制御する定電流回路２１の定電流値が、上記リーク
電流Ｉｒに対して十分に大きい場合には、とくに問題は
生じない。
【００１５】しかし、回路の消費電力できるだけを少な
くするために、定電流回路２１の定電流値を極力少なく
していくと、上記リーク電流Ｉｒの存在が無視できなく
なって、定電流回路２１の定電流値Ｉｔが上記リーク電
流Ｉｒだけで溢れてしまうようになる。このリーク電流
Ｉｒは温度等の影響も受ける。これにより、差動増幅回
路２０の動作が不安定になり、これに伴って電源回路全
体の動作も不安定になってしまう、という問題を生じる
ことが判明した。
くするために、定電流回路２１の定電流値を極力少なく
していくと、上記リーク電流Ｉｒの存在が無視できなく
なって、定電流回路２１の定電流値Ｉｔが上記リーク電
流Ｉｒだけで溢れてしまうようになる。このリーク電流
Ｉｒは温度等の影響も受ける。これにより、差動増幅回
路２０の動作が不安定になり、これに伴って電源回路全
体の動作も不安定になってしまう、という問題を生じる
ことが判明した。
【００１６】本発明の目的は、電源回路等において、一
定の動作精度を確保しつつ、回路素子数の低減化と大幅
な低消費電力化を可能にする、という技術を提供するこ
とにある。
定の動作精度を確保しつつ、回路素子数の低減化と大幅
な低消費電力化を可能にする、という技術を提供するこ
とにある。
【００１７】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１９】すなわち、ドレインがカレントミラー回路
の電流入力端子に接続され、ソースが基準電位に接続さ
れたエンハンスメント型ＭＯＳトランジスタと、ドレイ
ンが上記カレントミラー回路の電流出力端子に接続さ
れ、ソースが基準電位に接続されたデプレッション型Ｍ
ＯＳトランジスタとによって、一定の入力オフセット電
圧を有するエラーアンプを構成し、このエラーアンプを
用いて出力電圧の負帰還ループを形成させる、というも
のである。
の電流入力端子に接続され、ソースが基準電位に接続さ
れたエンハンスメント型ＭＯＳトランジスタと、ドレイ
ンが上記カレントミラー回路の電流出力端子に接続さ
れ、ソースが基準電位に接続されたデプレッション型Ｍ
ＯＳトランジスタとによって、一定の入力オフセット電
圧を有するエラーアンプを構成し、このエラーアンプを
用いて出力電圧の負帰還ループを形成させる、というも
のである。
【００２０】
【作用】上述した手段によれば、半導体基板とソース電
極の間に流れるリーク電流は、そのソース電極から直ち
に基準電位にバイパスされる。したがって、回路内で定
常的に消費される電流値を極力少なくすることにより、
上記リーク電流が相対的に目立つような状態になって
も、そのリーク電流による回路動作上の影響を回避する
ことができる。
極の間に流れるリーク電流は、そのソース電極から直ち
に基準電位にバイパスされる。したがって、回路内で定
常的に消費される電流値を極力少なくすることにより、
上記リーク電流が相対的に目立つような状態になって
も、そのリーク電流による回路動作上の影響を回避する
ことができる。
【００２１】これにより、電源回路等において、一定の
動作精度を確保しつつ、回路素子数の低減化と大幅な低
消費電力化を可能にする、という目的が達成される。
動作精度を確保しつつ、回路素子数の低減化と大幅な低
消費電力化を可能にする、という目的が達成される。
【００２２】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
【００２３】図１は本発明の技術が適用された電源回路
の一実施例を示したものであって、一定の入力オフセッ
ト電圧Ｖｉｏを有するエラーアンプ２、ｐチャンネルＭ
ＯＳトランジスタＭ５によって反転増幅を行うバッファ
回路３、抵抗Ｒ１，Ｒ２による電圧帰還回路４を有す
る。
の一実施例を示したものであって、一定の入力オフセッ
ト電圧Ｖｉｏを有するエラーアンプ２、ｐチャンネルＭ
ＯＳトランジスタＭ５によって反転増幅を行うバッファ
回路３、抵抗Ｒ１，Ｒ２による電圧帰還回路４を有す
る。
【００２４】また、３端子レギュレータＩＣをなすため
の外部端子として、非安定化電源電圧Ｖｃｃを入力する
ための入力端子Ｐ１、安定化された出力電圧Ｖｏを取り
出すための出力端子Ｐ２、および基準電位を共通基準電
位（ＧＮＤ）に接続するための共通端子Ｐ３を有する。
の外部端子として、非安定化電源電圧Ｖｃｃを入力する
ための入力端子Ｐ１、安定化された出力電圧Ｖｏを取り
出すための出力端子Ｐ２、および基準電位を共通基準電
位（ＧＮＤ）に接続するための共通端子Ｐ３を有する。
【００２５】エラーアンプ２は、ｎチャンネルＭＯＳト
ランジスタＭ１，Ｍ２とｐチャンネルＭＯＳトランジス
タＭ３，Ｍ４を用いて構成されている。
ランジスタＭ１，Ｍ２とｐチャンネルＭＯＳトランジス
タＭ３，Ｍ４を用いて構成されている。
【００２６】ｐチャンネルＭＯＳトランジスタＭ３，Ｍ
４はカレントミラー回路２２を形成する。このカレント
ミラー回路２２は電源電位（Ｖｃｃ）側に接続されて、
電源電位（Ｖｃｃ）側からの電流を制御する。すなわ
ち、電流入力端子に流れる電流が電流出力端子に流れる
電流を制御する。この場合、ドレインとゲートが共通接
続されているｐチャンネルＭＯＳトランジスタＭ３のド
レインが電流入力端子を形成し、その共通接続点にゲー
トが接続するｐチャンネルＭＯＳトランジスタＭ４のド
レインが電流出力端子を形成する。
４はカレントミラー回路２２を形成する。このカレント
ミラー回路２２は電源電位（Ｖｃｃ）側に接続されて、
電源電位（Ｖｃｃ）側からの電流を制御する。すなわ
ち、電流入力端子に流れる電流が電流出力端子に流れる
電流を制御する。この場合、ドレインとゲートが共通接
続されているｐチャンネルＭＯＳトランジスタＭ３のド
レインが電流入力端子を形成し、その共通接続点にゲー
トが接続するｐチャンネルＭＯＳトランジスタＭ４のド
レインが電流出力端子を形成する。
【００２７】ｎチャンネルＭＯＳトランジスタＭ１，Ｍ
２は、その一方（Ｍ１）がエンハンスメント型で、他方
（Ｍ２）がデプレッション型である。
２は、その一方（Ｍ１）がエンハンスメント型で、他方
（Ｍ２）がデプレッション型である。
【００２８】エンハンスメント型ＭＯＳトランジスタＭ
１は、そのドレインが上記カレントミラー回路２２の電
流入力端子に接続され、そのソースが基準電位に接続さ
れるとともに、そのゲートに帰還電圧Ｖｆが入力される
ようになっている。
１は、そのドレインが上記カレントミラー回路２２の電
流入力端子に接続され、そのソースが基準電位に接続さ
れるとともに、そのゲートに帰還電圧Ｖｆが入力される
ようになっている。
【００２９】デプレッション型ＭＯＳトランジスタＭ２
は、そのドレインが上記カレントミラー回路２２の電流
出力端子に接続され、そのソースとゲートが基準電位に
接続されている。つまり、ゲートは基準電位（ＧＮＤ）
にバイアスされている。
は、そのドレインが上記カレントミラー回路２２の電流
出力端子に接続され、そのソースとゲートが基準電位に
接続されている。つまり、ゲートは基準電位（ＧＮＤ）
にバイアスされている。
【００３０】バッファ回路３は、ｐチャンネルＭＯＳト
ランジスタのソース接地回路で形成され、デプレッショ
ン型ＭＯＳトランジスタＭ２のドレイン側すなわちカレ
ントミラー回路２２の電流出力端子側に現れる電圧を反
転増幅して出力する。Ｖｏはその出力電圧である。
ランジスタのソース接地回路で形成され、デプレッショ
ン型ＭＯＳトランジスタＭ２のドレイン側すなわちカレ
ントミラー回路２２の電流出力端子側に現れる電圧を反
転増幅して出力する。Ｖｏはその出力電圧である。
【００３１】電圧帰還回路４は抵抗Ｒ１，Ｒ２による分
圧回路を形成し、出力電圧Ｖｏを分圧して上記エンハン
スメント型ＭＯＳトランジスタＭ１のゲートに帰還させ
る。
圧回路を形成し、出力電圧Ｖｏを分圧して上記エンハン
スメント型ＭＯＳトランジスタＭ１のゲートに帰還させ
る。
【００３２】上述したカレントミラー回路２２、エンハ
ンスメント型ＭＯＳトランジスタＭ１、デプレッション
型ＭＯＳトランジスタＭ２、バッファ回路３、電圧帰還
回路４は、同一半導体基板に集積形成される。
ンスメント型ＭＯＳトランジスタＭ１、デプレッション
型ＭＯＳトランジスタＭ２、バッファ回路３、電圧帰還
回路４は、同一半導体基板に集積形成される。
【００３３】次に、動作について説明する。
【００３４】図１において、ＭＯＳトランジスタＭ１〜
Ｍ４で構成されるエラーアンプ２は、ｎチャンネルエン
ハンスメン型トＭＯＳトランジスタＭ１とｎチャンネル
デプレッション型ＭＯＳトランジスタＭ２のしきい値の
違いにより、（１）式で示すような入力オフセット電圧
Ｖｉｏを有する。
Ｍ４で構成されるエラーアンプ２は、ｎチャンネルエン
ハンスメン型トＭＯＳトランジスタＭ１とｎチャンネル
デプレッション型ＭＯＳトランジスタＭ２のしきい値の
違いにより、（１）式で示すような入力オフセット電圧
Ｖｉｏを有する。
【００３５】
【数１】
【００３６】以上のようにして得られる電圧オフセット
Ｖｉｏを基準電圧の代わりにして出力電圧Ｖｏの安定化
制御が行われる。つまり、出力電圧Ｖｏを抵抗Ｒ１，Ｒ
２で分圧した帰還電圧Ｖｆ（Ｖｆ＝Ｖｏ×Ｒ１／（Ｒ１
＋Ｒ２））が上記入力オフセット電圧Ｖｉｏとなるよう
な負帰還ループにより、上記出力電圧Ｖｏが一定電圧
（Ｖｉｏ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））に安定化制御
される。
Ｖｉｏを基準電圧の代わりにして出力電圧Ｖｏの安定化
制御が行われる。つまり、出力電圧Ｖｏを抵抗Ｒ１，Ｒ
２で分圧した帰還電圧Ｖｆ（Ｖｆ＝Ｖｏ×Ｒ１／（Ｒ１
＋Ｒ２））が上記入力オフセット電圧Ｖｉｏとなるよう
な負帰還ループにより、上記出力電圧Ｖｏが一定電圧
（Ｖｉｏ＝Ｖｏ×Ｒ１／（Ｒ１＋Ｒ２））に安定化制御
される。
【００３７】これにより、基準電圧発生回路を省略する
ことができるため、回路素子の低減化が達成される。ま
た、基準電圧に相当する上記入力オフセット電圧Ｖｉｏ
は、エンハンスメント型ＭＯＳトランジスタＭ１とデプ
レッション型ＭＯＳトランジスタＭのしきい値電圧の差
によって形成されるものであるため、電源電圧Ｖｃｃの
変動等に対しても比較的安定である。
ことができるため、回路素子の低減化が達成される。ま
た、基準電圧に相当する上記入力オフセット電圧Ｖｉｏ
は、エンハンスメント型ＭＯＳトランジスタＭ１とデプ
レッション型ＭＯＳトランジスタＭのしきい値電圧の差
によって形成されるものであるため、電源電圧Ｖｃｃの
変動等に対しても比較的安定である。
【００３８】具体的には、Ｍ１のしきい値Ｖｔｈ１とＭ
２のしきい値Ｖｔｈ２は、ほぼ同じ温度係数を持つ。こ
れにより、上記入力オフセット電圧Ｖｉｏの温度依存性
はきわめて小さくすることができる。また、Ｍ１のドレ
イン・ソース電圧とＭ２のドレイン・ソース電圧も、ほ
ぼ同電位になるので、上記入力オフセット電圧Ｖｉｏ
は、Ｍ１，Ｍ２のチャンネル長の変長効果を受けにい。
これにより、一定の動作精度を確保しつつ、素子数の低
減化をはかることができる。
２のしきい値Ｖｔｈ２は、ほぼ同じ温度係数を持つ。こ
れにより、上記入力オフセット電圧Ｖｉｏの温度依存性
はきわめて小さくすることができる。また、Ｍ１のドレ
イン・ソース電圧とＭ２のドレイン・ソース電圧も、ほ
ぼ同電位になるので、上記入力オフセット電圧Ｖｉｏ
は、Ｍ１，Ｍ２のチャンネル長の変長効果を受けにい。
これにより、一定の動作精度を確保しつつ、素子数の低
減化をはかることができる。
【００３９】さらに、ここで注目すべきことは、半導体
基板とこの半導体基板に形成されたＭ１，Ｍ２のソース
電極との間に流れるリーク電流Ｉｒが、そのＭ１，Ｍ２
のソース電極から直ちに基準電位にバイパスされて、上
記エラーアンプ２の動作には直接影響しないことであ
る。したがって、回路内で定常的に消費される電流値を
極力少なくすることにより、上記リーク電流が相対的に
目立つような状態になっても、そのリーク電流Ｉｒによ
る回路動作上の影響を回避することができる。
基板とこの半導体基板に形成されたＭ１，Ｍ２のソース
電極との間に流れるリーク電流Ｉｒが、そのＭ１，Ｍ２
のソース電極から直ちに基準電位にバイパスされて、上
記エラーアンプ２の動作には直接影響しないことであ
る。したがって、回路内で定常的に消費される電流値を
極力少なくすることにより、上記リーク電流が相対的に
目立つような状態になっても、そのリーク電流Ｉｒによ
る回路動作上の影響を回避することができる。
【００４０】また、図５に示した回路に対しては、定電
流回路２１を使用していないため、その定電流回路２１
の分だけ、さらに素子数を減らすことができる。
流回路２１を使用していないため、その定電流回路２１
の分だけ、さらに素子数を減らすことができる。
【００４１】以上により、制御精度を確保および回路素
子数の低減化に加えて、大幅な低消費電力化も可能にな
る。
子数の低減化に加えて、大幅な低消費電力化も可能にな
る。
【００４２】図２は、上述した本発明の回路を直流増幅
回路に応用する場合の実施例を示す。
回路に応用する場合の実施例を示す。
【００４３】図１に示した電源回路では、デプレッショ
ン型ＭＯＳトランジスタＭ２のゲートを基準電位に接続
して固定バイアスをかけていたが、図２に示すように、
そのＭ２のゲートを端子Ｐ４を介して入力電圧源１１に
接続すれば、その入力電圧源１１からの電圧Ｖａｉが増
幅されて出力端子Ｐ２に現れるようになる。この場合、
入力電圧Ｖａｉは、上記入力オフセット電圧Ｖｉｏに相
当するバイアスをかけられて増幅される。
ン型ＭＯＳトランジスタＭ２のゲートを基準電位に接続
して固定バイアスをかけていたが、図２に示すように、
そのＭ２のゲートを端子Ｐ４を介して入力電圧源１１に
接続すれば、その入力電圧源１１からの電圧Ｖａｉが増
幅されて出力端子Ｐ２に現れるようになる。この場合、
入力電圧Ｖａｉは、上記入力オフセット電圧Ｖｉｏに相
当するバイアスをかけられて増幅される。
【００４４】図３は、上述した本発明の回路を電圧検出
回路に応用する場合の実施例を示す。
回路に応用する場合の実施例を示す。
【００４５】同図に示電圧す回路は、帰還回路４の入力
側を出力端子Ｐ２から切り離して検出端子Ｐ５に接続し
たものであって、この端子Ｐ５に与えられる被検出電圧
Ｖｃｉが上記入力オフセット電圧Ｖｉｏによって与えら
れる検出しきい値を越えたか否かが、バッファ回路３の
ＭＯＳトランジスタＭ５のオン／オフによって出力され
る。
側を出力端子Ｐ２から切り離して検出端子Ｐ５に接続し
たものであって、この端子Ｐ５に与えられる被検出電圧
Ｖｃｉが上記入力オフセット電圧Ｖｉｏによって与えら
れる検出しきい値を越えたか否かが、バッファ回路３の
ＭＯＳトランジスタＭ５のオン／オフによって出力され
る。
【００４６】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４７】たとえば、帰還回路４は、出力電圧Ｖｏ
を、抵抗Ｒ１，Ｒ２を介さずに、直接帰還させる構成で
もよい。
を、抵抗Ｒ１，Ｒ２を介さずに、直接帰還させる構成で
もよい。
【００４８】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である３端
子レギュレータＩＣなどの電源回路、直流増幅回路、電
圧検出回路に適用した場合について説明したが、それに
限定されるものではなく、たとえば交流または高周波を
含む小信号の増幅回路にも適用できる。
てなされた発明をその背景となった利用分野である３端
子レギュレータＩＣなどの電源回路、直流増幅回路、電
圧検出回路に適用した場合について説明したが、それに
限定されるものではなく、たとえば交流または高周波を
含む小信号の増幅回路にも適用できる。
【００４９】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００５０】すなわち、電源回路等において、一定の動
作精度を確保しつつ、回路素子数の低減化と大幅な低消
費電力化を可能にする、という効果が得られる。
作精度を確保しつつ、回路素子数の低減化と大幅な低消
費電力化を可能にする、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の技術が適用された電源回路の実施例を
示す回路図
示す回路図
【図２】本発明の技術が適用された直流増幅回路の実施
例を示す回路図
例を示す回路図
【図３】本発明の技術が適用された電圧検出回路の実施
例を示す回路図
例を示す回路図
【図４】従来の電源回路の概略構成を示すブロック図
【図５】本発明に先立って検討された電源回路の回路図
１１ 入力信号源 ２ エラーアンプ ２２ カレントミラー回路 Ｍ１ ｎチャンネルエンハンスメント型ＭＯＳトランジ
スタ Ｍ２ ｎチャンネルデプレッション型ＭＯＳトランジス
タ Ｍ３，Ｍ４，Ｍ５ ｐチャンネルＭＯＳトランジスタ ３ バッファ回路 ４ 帰還回路 Ｒ１，Ｒ２ 抵抗 Ｐ１〜Ｐ５ 端子 Ｖｉｏ 入力オフセット電圧 Ｖｏ 出力電圧 Ｖｃｃ 電源電圧 ＧＮＤ 基準電位
スタ Ｍ２ ｎチャンネルデプレッション型ＭＯＳトランジス
タ Ｍ３，Ｍ４，Ｍ５ ｐチャンネルＭＯＳトランジスタ ３ バッファ回路 ４ 帰還回路 Ｒ１，Ｒ２ 抵抗 Ｐ１〜Ｐ５ 端子 Ｖｉｏ 入力オフセット電圧 Ｖｏ 出力電圧 Ｖｃｃ 電源電圧 ＧＮＤ 基準電位
Claims (6)
- 【請求項１】 カレントミラー回路と、ドレインが上記
カレントミラー回路の電流入力端子に接続され、ソース
が基準電位に接続され、ゲートに出力電圧が帰還される
エンハンスメント型ＭＯＳトランジスタと、ドレインが
上記カレントミラー回路の電流出力端子に接続され、ソ
ースとゲートが基準電位に接続されたデプレッション型
ＭＯＳトランジスタと、このデプレッション型ＭＯＳト
ランジスタのドレイン側に現れる電圧を反転増幅して出
力するバッファ回路とを備え、上記バッファ回路から上
記出力電圧を取り出すことを特徴とする電源回路。 - 【請求項２】 カレントミラー回路の電流入力端子側に
接続されるエンハンスメント型ＭＯＳトランジスタとそ
の電流出力端子側に接続されるデプレッション型ＭＯＳ
トランジスタとがそれぞれｎチャンネルＭＯＳトランジ
スタであるとともに、バッファ回路がｐチャンネルＭＯ
Ｓトランジスタのソース接地回路で形成されていること
を特徴とする請求項１に記載の電源回路。 - 【請求項３】 出力電圧をエンハンスメント型ＭＯＳト
ランジスタのゲートに帰還させる回路として、抵抗分圧
回路を備えたことを特徴とする請求項１または２に記載
の電源回路。 - 【請求項４】 カレントミラー回路、エンハンスメント
型ＭＯＳトランジスタ、デプレッション型ＭＯＳトラン
ジスタ、バッファ回路は、同一半導体基板に集積形成さ
れていることを特徴とする請求項１から３のいずれかに
記載の電源回路。 - 【請求項５】 カレントミラー回路と、ドレインが上記
カレントミラー回路の電流入力端子に接続され、ソース
が基準電位に接続され、ゲートに出力電圧が帰還される
エンハンスメント型ＭＯＳトランジスタと、ドレインが
上記カレントミラー回路の電流出力端子に接続され、ソ
ースが基準電位に接続され、ゲートに増幅入力電圧が与
えられるデプレッション型ＭＯＳトランジスタと、この
デプレッション型ＭＯＳトランジスタのドレイン側に現
れる電圧を反転増幅して出力するバッファ回路とを備
え、上記バッファ回路から上記出力電圧を取り出すこと
を特徴とする直流増幅回路。 - 【請求項６】 カレントミラー回路と、ドレインが上記
カレントミラー回路の電流入力端子に接続され、ソース
が基準電位に接続され、ゲートが被検出電圧に接続され
るエンハンスメント型ＭＯＳトランジスタと、ドレイン
が上記カレントミラー回路の電流出力端子に接続され、
ソースとゲートが基準電位に接続されたデプレッション
型ＭＯＳトランジスタと、このデプレッション型ＭＯＳ
トランジスタのドレイン側に現れる電圧を反転増幅して
出力するバッファ回路とを備え、上記バッファ回路から
検出出力を得ることを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18426295A JP3531129B2 (ja) | 1995-07-20 | 1995-07-20 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18426295A JP3531129B2 (ja) | 1995-07-20 | 1995-07-20 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934572A true JPH0934572A (ja) | 1997-02-07 |
| JP3531129B2 JP3531129B2 (ja) | 2004-05-24 |
Family
ID=16150245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18426295A Expired - Fee Related JP3531129B2 (ja) | 1995-07-20 | 1995-07-20 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531129B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109034A (ja) * | 2005-10-14 | 2007-04-26 | New Japan Radio Co Ltd | 定電流回路 |
| KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
| KR100825956B1 (ko) * | 2006-11-07 | 2008-04-28 | 한양대학교 산학협력단 | 기준전압 발생기 |
| KR100848740B1 (ko) * | 2001-02-15 | 2008-07-25 | 세이코 인스트루 가부시키가이샤 | 기준 전압 회로 |
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
| JP2010250650A (ja) * | 2009-04-17 | 2010-11-04 | Seiko Epson Corp | 定電圧供給装置 |
| CN108768142A (zh) * | 2018-08-17 | 2018-11-06 | 广州金升阳科技有限公司 | 一种自举电路 |
| CN114489213A (zh) * | 2022-02-09 | 2022-05-13 | 广芯电子技术（上海）股份有限公司 | 线性稳压电路 |
-
1995
- 1995-07-20 JP JP18426295A patent/JP3531129B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100848740B1 (ko) * | 2001-02-15 | 2008-07-25 | 세이코 인스트루 가부시키가이샤 | 기준 전압 회로 |
| JP2007109034A (ja) * | 2005-10-14 | 2007-04-26 | New Japan Radio Co Ltd | 定電流回路 |
| JP4694942B2 (ja) * | 2005-10-14 | 2011-06-08 | 新日本無線株式会社 | 定電流回路 |
| KR100825956B1 (ko) * | 2006-11-07 | 2008-04-28 | 한양대학교 산학협력단 | 기준전압 발생기 |
| KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
| JP2009048319A (ja) * | 2007-08-16 | 2009-03-05 | Seiko Instruments Inc | 基準電圧回路 |
| JP2010250650A (ja) * | 2009-04-17 | 2010-11-04 | Seiko Epson Corp | 定電圧供給装置 |
| CN108768142A (zh) * | 2018-08-17 | 2018-11-06 | 广州金升阳科技有限公司 | 一种自举电路 |
| CN114489213A (zh) * | 2022-02-09 | 2022-05-13 | 广芯电子技术（上海）股份有限公司 | 线性稳压电路 |
| CN114489213B (zh) * | 2022-02-09 | 2023-03-10 | 广芯电子技术（上海）股份有限公司 | 线性稳压电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3531129B2 (ja) | 2004-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6107868A (en) | Temperature, supply and process-insensitive CMOS reference structures | |
| US6459326B2 (en) | Method for generating a substantially temperature independent current and device allowing implementation of the same | |
| US6507180B2 (en) | Bandgap reference circuit with reduced output error | |
| US7453318B2 (en) | Operational amplifier for outputting high voltage output signal | |
| US20040251980A1 (en) | Temperature-stabilized oscillator circuit | |
| US7872519B2 (en) | Voltage divider circuit | |
| US8476967B2 (en) | Constant current circuit and reference voltage circuit | |
| US8026756B2 (en) | Bandgap voltage reference circuit | |
| JPH07106875A (ja) | 半導体集積回路 | |
| US5021730A (en) | Voltage to current converter with extended dynamic range | |
| EP0643478A1 (en) | Cascode circuit operable at a low working voltage and having a high output impedance | |
| JP3531129B2 (ja) | 電源回路 | |
| JP4328391B2 (ja) | 電圧および電流基準回路 | |
| JP3357689B2 (ja) | 定電圧出力回路 | |
| JP2005018783A (ja) | 一定の基準電流を発生させるための電流源 | |
| US6717451B1 (en) | Precision analog level shifter with programmable options | |
| JP2004274207A (ja) | バイアス電圧発生回路および差動増幅器 | |
| US4996499A (en) | Amplitude stabilized oscillator amplifier | |
| US20010035776A1 (en) | Fixed transconductance bias apparatus | |
| JP2798022B2 (ja) | 基準電圧回路 | |
| JP2707667B2 (ja) | 比較回路 | |
| JPH1049244A (ja) | 基準電流・電圧回路及び差動増幅装置 | |
| JP4245102B2 (ja) | しきい値検出回路、しきい値調整回路、および二乗回路 | |
| JP2565528B2 (ja) | ヒステリシスコンパレータ回路 | |
| US7102443B2 (en) | Temperature-stabilized amplifier circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040220 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |