KR100848740B1 - 기준 전압 회로 - Google Patents

기준 전압 회로 Download PDF

Info

Publication number
KR100848740B1
KR100848740B1 KR1020020008112A KR20020008112A KR100848740B1 KR 100848740 B1 KR100848740 B1 KR 100848740B1 KR 1020020008112 A KR1020020008112 A KR 1020020008112A KR 20020008112 A KR20020008112 A KR 20020008112A KR 100848740 B1 KR100848740 B1 KR 100848740B1
Authority
KR
South Korea
Prior art keywords
transistor
drain
circuit
gate
reference voltage
Prior art date
Application number
KR1020020008112A
Other languages
English (en)
Other versions
KR20020067665A (ko
Inventor
후쿠이아츠오
Original Assignee
세이코 인스트루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루 가부시키가이샤 filed Critical 세이코 인스트루 가부시키가이샤
Publication of KR20020067665A publication Critical patent/KR20020067665A/ko
Application granted granted Critical
Publication of KR100848740B1 publication Critical patent/KR100848740B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Abstract

저 전원전압에서도 안정하게 동작하는 고 정확 기준 전압 회로가 반도체 집적회로에 설치된다. 안정된 기준전압이 저 전원전압에서도 얻어질 수 있는 회로구성이 채택된다.

Description

기준 전압 회로{Reference voltage circuit}
도 1은 본 발명의 제1 실시예의 기준 전압 회로의 회로도.
도 2는 본 발명의 제2 실시예에의 기준 전압 회로의 회로도.
도 3은 종래의 기준 전압 회로의 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 - 104 : p채널 증배형 MOS 트랜지스터
110, 111 : n채널 증배형 MOS 트랜지스터
120, 121 : n채널 공핍형 MOS 트랜지스터
200 : 기준 전압 회로
201 : 기동회로
본 발명은 반도체 집적회로의 기준 전압 회로에 관한 것이다.
도 3에 도시한 회로는 종래의 기준 전압 회로로서 공지된 것이다. 즉, 회로는 소스와 게이트가 접지되어 있는 n채널 공핍형 MOS 트랜지스터(170)의 정전류 회로, 트랜지스터(170)로부터 입력된 전류로부터 미러 전류를 발생하여 출력하기 위 한 p채널 증배형 MOS 트랜지스터(150, 151)로 형성된 전류 미러 회로, 전류 미러 회로의 출력 전류로부터 기준 전압(Vref)을 발생시키기 위한 것으로 게이트와 드레인이 서로 접속된 n채널 증배형 MOS 트랜지스터(160)를 포함한다.
트랜지스터(150, 151)가 동일한 크기인 경우, 트랜지스터(170)의 드레인 전류(ID(170))은 트랜지스터(160)의 드레인 전류(ID(160))과 동일하게 되어, 트랜지스터(160)의 게이트-소스 전압(VGS(160))이 기준 전압(Vref)이 된다.
기준전압(Vref)이 소정의 전압이 되도록 하기 위해서, 모든 트랜지스터들은 포화상태에서 동작해야 한다. 트랜지스터(170)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(170)이라 하고 트랜지스터(150)의 드레인-소스 전압을 VDS(150)라 하였을 때, 기준 전압(Vref)이 소정의 전압으로 되는 최소 전원전압(Vdd(min))은 다음 식에 의해 얻어진다.
Vdd(min) = VDSAT(170) + VDS(150) (1)
트랜지스터(170)의 임계값을 Vt(170)라 하였을 때, n채널 공핍형 MOS 트랜지스터(170)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압(VDSAT(170))은 다음 식에 의해 얻어진다.
VDSAT(170) = Vt(170) (2)
통상, Vt(170)은 대략 0.4V이고 VDS(150)는 대략 1.0V이기 때문에, 식(1)로부터, Vdd(min)은 다음 식에 의해 얻어진다.
Vdd(min) = -0.4V + 1.0V = 1.4V (3)
도 3에 도시한 종래의 기준전압에서, 저 전원전압의 경우에, 회로 동작은 불 안정하게 되어 소정의 기준전압(Vref)이 발생될 수 없다는 문제가 있었다.
저 전원전압에서도 소정의 기준 전압(Vref)을 얻을려고 한다면, n채널 공핍형 MOS 트랜지스터의 임계값을 증가시키거나(절대값을 제로에 가깝게 함), p채널 증배형 MOS 트랜지스터의 임계값을 증가시키는 것(절대값을 제로에 가깝게 함)이 필요하나, 그렇게 한다면, 고온 혹은 저온에서 동작이 불가능하게 된다.
본 발명은 전술한 바에 비추어 된 것으로, 본 발명의 목적은 회로 구성을 변경함으로써 저 전원전압에서 동작을 가능하게 하는 것이다.
문제를 해결하기 위해서, 본 발명에 따라, 회로는 소정의 기준전압(Vref)이 종래보다 낮은 전원전압에서도 얻어질 수 있게 구성된다.
이러한 구성을 채택함으로써, 저 전원전압에서도 안정하게 동작할 수 있는 반도체 집적회로에서 고 정확 기준 전압 발생기를 제공하는 것이 가능하다.
본 발명은 소정의 기준전압(Vref)이 종래보다 낮은 전원전압에서도 얻어질 수 있는 회로구성을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 제1 실시예의 기준 전압 회로를 도시한 것이다. 회로는 소스 및 게이트가 접지된 n채널 공핍형 MOS 트랜지스터(120)로 된 정전류 회로, 기준 전압(Vref)을 출력하기 위해 n채널 증배형 MOS 트랜지스터(110)의 소스 접지형 증폭 회로, 기준 전압(Vref)이 접속되는 게이트를 구비한 n채널 증배형 MOS 트랜지 스터(111), 및 트랜지스터(111)로부터 입력된 전류로부터 미러 전류를 발생시켜 출력하기 위한 것으로 p채널 증배형 MOS 트랜지스터(100, 101, 102)로 구성된 전류 미러 회로를 포함한다.
트랜지스터(100)의 드레인 전류(ID(100))는 정전류 트랜지스터(120)의 드레인 전류(ID(120))와 동일하다. 트랜지스터(100, 102)의 크기들이 서로 동일한 경우, 트랜지스터(100, 102)는 전류 미러 회로를 형성하고 있기 때문에, 트랜지스터(100)의 드레인 전류(ID(100))는 트랜지스터(102)의 드레인 전류(ID(102))와 동일하게 된다. 더욱이, 트랜지스터(111)의 드레인 전류(ID(111))는 트랜지스터(111)의 드레인 전류(ID(102))와 동일하게 되기 때문에, 결국, 드레인 전류(ID(120))는 드레인 전류(ID(111))와 동일하게 된다. 따라서, 도 3에 도시한 종래의 회로와 유사하게, 트랜지스터(111)의 게이트-소스 전압(VGS(111))이 기준 전압(Vref)이 된다.
기준 전압(Vref)이 소정의 전압이 되게 하기 위해서, 모든 트랜지스터들은 포화 상태 하에서 동작해야 한다. 트랜지스터(120)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(120)라 하고 트랜지스터(110)의 임계값을 Vt(110)이라 하였을 때, 트랜지스터(120)가 포화상태에서 동작하게 하기 위해서는 다음의 관계가 만족되어야만 한다.
VDSAT(120) < Vt(110) (4)
트랜지스터(120)의 임계값을 Vt(120)라 하였을 때, n채널 공핍형 MOS 트랜지스터(120)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압(VDSAT(120))은 다 음 식에 의해 얻어진다.
VDSAT(120) = Vt(120) (5)
따라서, 식(4) 및 식(5)로부터, 트랜지스터(120)가 포화상태에서 동작하기 위해서는 다음의 관계가 만족되어야만 한다.
Vt(120) < Vt(110) (6)
통상, Vt(120)은 대략 -0.4V로서 설정되고, Vt(110)은 대략 0.6V로서 설정된다.
트랜지스터(100)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(100)라 하고 트랜지스터(110)의 게이트-소스 전압을(VGS(110))라 하였을 때, 기준 전압(Vref)이 소정의 전압으로 되는 최소 전원전압(Vdd(min))은 다음 식으로 얻어진다.
Vdd(min) = VDSAT(100) + VGS(110) (7)
통상, VDSAT(100) = 0.2 V 및 VGS(110) = Vt(110) + 0.4 V = 0.6V + 0.4V = 1.0V인 식들이 대략 성립되기 때문에, 식(7)로부터, Vdd(min)은 다음 식에 의해 얻어진다.
Vdd(min) = 0.2V + 1.0V = 1.2V,
이고, 종래의 회로보다 낮은 전원전압에서 회로가 동작함을 알 수 있다.
도 1에 도시한 제1 실시예에서, 전원전압이 매우 서서히 증가되는 경우, 기준 전압(Vref)이 출력되지 않는 경우가 있다. 이러한 문제를 피하기 위해서, 제2 실시예의 기준 전압 회로에서, 도 2에 도시한 기동회로가 추가된다.
도 2에 도시한 회로는 도 1에 설명되었지만 여기서는 참조부호 200으로 표기되어 있는 기준 전압 회로와 기동회로(201)로 구성된다. 기동회로(201)는 소스와 게이트가 접지된 n채널 공핍형 MOS 트랜지스터(121)로 된 정전류 회로와, p채널 증배형 MOS 트랜지스터(103, 104)를 포함한다. 트랜지스터(103) 및 트랜지스터(102)는 전류 미러 회로를 형성한다.
트랜지스터(111)는 전원공급이 시작된 직후에 오프 상태로 되기 때문에, 트랜지스터(120)의 드레인 전류(ID(102))는 제로가 된다. 트랜지스터(103) 및 트랜지스터(102)는 전류 미러 회로를 형성하고 있기 때문에, 트랜지스터(103)의 드레인 전류(ID(103)) 역시 제로가 된다.
한편, 트랜지스터(121)는 정전류 회로이기 때문에, 트랜지스터(104)의 게이트 전압은 제로가 된다. 따라서, 트랜지스터(104)는 도통상태로 되어 트랜지스터(111)의 게이트 전압을 증가시키게 되고, 트랜지스터(111)가 도통상태로 되어 기준 전압 회로(200)가 동작하기 시작하여, 기준전압(Vref)이 출력된다.
트랜지스터(102, 103)가 동일한 크기인 경우, 트랜지스터(111)의 드레인 전류는 트랜지스터(102, 103)로 구성된 전류 미러 회로에 의해 트랜지스터(103)의 드레인 전류와 동일하게 되기 때문에, 트랜지스터(111)가 충분히 도통하게 되었을 때, 트랜지스터(103)의 드레인 전류가 또한 증가된다. 트랜지스터(103)의 드레인 전류가 정전류 회로의 트랜지스터(121)의 드레인 전류를 초과할 때, 트랜지스터(104)의 게이트 전압은 전원전압(Vdd)과 동일하게 되어, 트랜지스터(104)는 턴 오프 되고, 기동회로(201)는 기준전압 회로(200)로부터 차단 된다.
전술한 바와 같이, 전원전압이 서서히 증가되는 경우에, 기준 전압(Vref)이 확실하게 얻어질 수 있다.
본 발명의 기준 전압 회로는 고 정확 기준전압을 발생할 수 있고, 이것은 반도체 집적회로에서 저 전원전압에서도 안정하게 동작한다.

Claims (2)

  1. 소스와 게이트가 접지된 공핍형 n 채널 MOS 트랜지스터인 제1 트랜지스터를 구비하는 정전류 회로와,
    게이트가 상기 제1 트랜지스터의 드레인에 접속되고, 소스가 접지되며, 드레인이 출력 단자에 접속된 증배형 n 채널 MOS 트랜지스터인 제2 트랜지스터를 구비하는 소스 접지형 증폭회로와,
    게이트가 상기 출력 단자에 접속되고, 소스가 접지된 증배형 n 채널 MOS 트랜지스터인 제3 트랜지스터와,
    드레인과 게이트가 상기 제3 트랜지스터의 드레인과 접속되고, 소스가 전원 단자에 접속된 증배형 p 채널 MOS 트랜지스터인 제4 트랜지스터와,
    게이트가 상기 제4 트랜지스터의 게이트와 접속되고, 드레인이 상기 제2 트랜지스터의 드레인과 접속되며, 소스가 전원 단자에 접속된 증배형 p 채널 MOS 트랜지스터인 제5 트랜지스터와,
    게이트가 상기 제4 트랜지스터의 게이트와 접속되고, 드레인이 상기 제1 트랜지스터의 드레인과 접속되며, 소스가 전원 단자에 접속된 증배형 p 채널 MOS 트랜지스터인 제6 트랜지스터를 구비한, 기준 전압 회로.
  2. 제1항에 있어서, 소스와 게이트가 접지된 공핍형 n 채널 MOS 트랜지스터인 제7 트랜지스터를 구비한 제2 정전류 회로와,
    게이트가 상기 제7 트랜지스터의 드레인에 접속되고, 드레인이 상기 제2 트랜지스터의 드레인과 접속되며, 소스가 전원 단자에 접속된 증배형 p 채널 MOS 트랜지스터인 제8 트랜지스터와,
    게이트가 상기 제4 트랜지스터의 게이트와 접속되고, 드레인이 상기 제7 트랜지스터의 드레인과 접속되며, 소스가 전원 단자에 접속된 증배형 p 채널 MOS 트랜지스터인 제9 트랜지스터를 구비한, 기동 회로를 더 구비한, 기준 전압 회로.
KR1020020008112A 2001-02-15 2002-02-15 기준 전압 회로 KR100848740B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00039082 2001-02-15
JP2001039082A JP4714353B2 (ja) 2001-02-15 2001-02-15 基準電圧回路

Publications (2)

Publication Number Publication Date
KR20020067665A KR20020067665A (ko) 2002-08-23
KR100848740B1 true KR100848740B1 (ko) 2008-07-25

Family

ID=18901947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020008112A KR100848740B1 (ko) 2001-02-15 2002-02-15 기준 전압 회로

Country Status (6)

Country Link
US (1) US6677810B2 (ko)
JP (1) JP4714353B2 (ko)
KR (1) KR100848740B1 (ko)
CN (1) CN1196265C (ko)
HK (1) HK1050086B (ko)
TW (1) TW521493B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121448A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 電流源回路
US7551021B2 (en) 2005-06-22 2009-06-23 Qualcomm Incorporated Low-leakage current sources and active circuits
US7830200B2 (en) * 2006-01-17 2010-11-09 Cypress Semiconductor Corporation High voltage tolerant bias circuit with low voltage transistors
US7755419B2 (en) * 2006-01-17 2010-07-13 Cypress Semiconductor Corporation Low power beta multiplier start-up circuit and method
US7605642B2 (en) * 2007-12-06 2009-10-20 Lsi Corporation Generic voltage tolerant low power startup circuit and applications thereof
WO2010048872A1 (zh) * 2008-10-27 2010-05-06 广州南科集成电子有限公司 Led灯具及其控制电路
KR101015543B1 (ko) 2009-06-29 2011-02-16 광운대학교 산학협력단 기준전압발생기 회로
JP5506594B2 (ja) * 2009-09-25 2014-05-28 セイコーインスツル株式会社 基準電圧回路
JP6100931B1 (ja) * 2016-01-12 2017-03-22 トレックス・セミコンダクター株式会社 基準電圧発生回路
JP6805049B2 (ja) * 2017-03-31 2020-12-23 エイブリック株式会社 基準電圧発生装置
CN107450653B (zh) * 2017-08-31 2019-03-15 电子科技大学 电压前馈电流产生电路
JP7154102B2 (ja) * 2018-10-24 2022-10-17 エイブリック株式会社 基準電圧回路及びパワーオンリセット回路
CN111463744A (zh) * 2020-04-10 2020-07-28 中国科学院西安光学精密机械研究所 一种具备迟滞效应的自恢复欠电压保护电路
CN114489227B (zh) * 2021-09-06 2023-03-07 上海芯圣电子股份有限公司 一种芯片内的启动电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02176811A (ja) * 1988-12-27 1990-07-10 Nec Corp 基準電圧発生回路
JPH0934572A (ja) * 1995-07-20 1997-02-07 Hitachi Ltd 電源回路
JPH1145125A (ja) * 1997-07-29 1999-02-16 Toshiba Corp 基準電圧発生回路および基準電流発生回路
JPH11134051A (ja) * 1997-10-31 1999-05-21 Seiko Instruments Inc 基準電圧回路
US6087821A (en) * 1998-10-07 2000-07-11 Ricoh Company, Ltd. Reference-voltage generating circuit
KR20000044681A (ko) * 1998-12-30 2000-07-15 김영환 반도체 장치의 기준 전압 발생 회로
KR20020053188A (ko) * 2000-12-27 2002-07-05 박종섭 커런트 미러형의 밴드갭 기준전압 발생장치
KR100353815B1 (en) * 2000-12-26 2002-09-28 Hynix Semiconductor Inc Bandgap reference voltage generator

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8702011A (nl) * 1987-08-28 1989-03-16 Philips Nv Startschakeling voor een stabilisatieschakeling.
JP3318363B2 (ja) * 1992-09-02 2002-08-26 株式会社日立製作所 基準電圧発生回路
JP3322357B2 (ja) * 1992-09-25 2002-09-09 株式会社リコー 定電圧発生回路
JPH07106869A (ja) * 1993-09-30 1995-04-21 Nec Corp 定電流回路
JP2734964B2 (ja) * 1993-12-28 1998-04-02 日本電気株式会社 基準電流回路および基準電圧回路
JP2835299B2 (ja) * 1995-07-25 1998-12-14 東光株式会社 自励式ｄｃ−ｄｃコンバータ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02176811A (ja) * 1988-12-27 1990-07-10 Nec Corp 基準電圧発生回路
JPH0934572A (ja) * 1995-07-20 1997-02-07 Hitachi Ltd 電源回路
JPH1145125A (ja) * 1997-07-29 1999-02-16 Toshiba Corp 基準電圧発生回路および基準電流発生回路
JPH11134051A (ja) * 1997-10-31 1999-05-21 Seiko Instruments Inc 基準電圧回路
US6087821A (en) * 1998-10-07 2000-07-11 Ricoh Company, Ltd. Reference-voltage generating circuit
KR20000044681A (ko) * 1998-12-30 2000-07-15 김영환 반도체 장치의 기준 전압 발생 회로
KR100353815B1 (en) * 2000-12-26 2002-09-28 Hynix Semiconductor Inc Bandgap reference voltage generator
KR20020053188A (ko) * 2000-12-27 2002-07-05 박종섭 커런트 미러형의 밴드갭 기준전압 발생장치

Also Published As

Publication number Publication date
JP4714353B2 (ja) 2011-06-29
HK1050086A1 (en) 2003-06-06
KR20020067665A (ko) 2002-08-23
TW521493B (en) 2003-02-21
CN1371173A (zh) 2002-09-25
HK1050086B (zh) 2005-11-25
CN1196265C (zh) 2005-04-06
US6677810B2 (en) 2004-01-13
JP2002244749A (ja) 2002-08-30
US20020109542A1 (en) 2002-08-15

Similar Documents

Publication Publication Date Title
US8519782B2 (en) Constant voltage circuit
KR100848740B1 (ko) 기준 전압 회로
US6791391B2 (en) Level shifting circuit
KR102537312B1 (ko) 기준 전압 회로 및 반도체 장치
KR100890849B1 (ko) 기준전압회로 및 전자기기
KR0126911B1 (ko) 기준전압 발생회로 및 발생방법
JP2008211707A (ja) 入力回路
JP2005222301A (ja) 定電流回路
KR100825956B1 (ko) 기준전압 발생기
US7474152B2 (en) Operational amplifier circuit
JP2009294978A (ja) 基準電圧回路
JP6672067B2 (ja) 安定化電源回路
JP5428259B2 (ja) 基準電圧発生回路および電源クランプ回路
JP2001092544A (ja) 定電圧回路
JP2001142552A (ja) 温度補償型定電流回路
US10634712B2 (en) Current sensing circuit for sensing current flowing through load switch
JP2007249733A (ja) 基準電位発生回路
KR100243263B1 (ko) Rc 오실레이터용 슈미트트리거 회로
US20180275705A1 (en) Constant voltage output circuit
JP2003243518A (ja) 基準電圧回路
KR0123837B1 (ko) 기준전압 발생장치
KR100496792B1 (ko) 기준전압발생회로
KR100234358B1 (ko) 기준전압 발생회로
KR960006379B1 (ko) 고전위 검출회로
KR0138713B1 (ko) 기준전압 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 11