KR100890849B1 - 기준전압회로 및 전자기기 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

기준전압회로에 인가되는 전압의 차이를 감소시켜, 각각의 출력전압의 차를 작게 하는 기준전압회로가 제공된다. 2개의 ED형 기준전압회로의 공핍형 MOS 트랜지스터(1, 4)의 드레인에 직렬로 각각 공핍형 MOS 트랜지스터(3, 6)가 접속된다. 직렬로 접속된 상기 공핍형 MOS 트랜지스터(3, 6)의 게이트는 서로의 소스에 접속된다. 따라서, 각각의 ED형 기준전압회로에 인가되는 전압의 차이가 감소되어, 각각의 출력전압의 차가 작아진다.

Description

기준전압회로 및 전자기기{REFERENCE VOLTAGE CIRCUIT AND ELECTRONIC DEVICE}
도 1은 본 발명의 기준전압회로의 일례를 나타낸다.
도 2는 종래의 기준전압회로의 일례를 나타낸다.
도 3은 종래의 기준전압회로의 일례를 나타낸다.
도 4는 종래의 기준전압회로의 일례를 나타낸다.
도 5는 공핍형 트랜지스터의 드레인-소스간 전압과 드레인 전류의 관계식을 나타낸다.
도 6은 본 발명에 따른 공핍형 트랜지스터(3, 6)의 드레인-소스간 전압과 드레인 전류의 관계식을 나타낸다.
도 7은 본 발명의 기준전압회로의 다른 실시예를 나타낸다.
도 8은 본 발명의 기준전압회로의 다른 실시예를 나타낸다.
도 9는 도 8에 나타낸 기준전압회로의 출력전압과 고전압 공급단자의 전압과의 관계를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
1, 3, 4, 6 : 공핍형 MOS 트랜지스터
2, 5, 11, 12 : 인핸스먼트형 MOS 트랜지스터
7, 8 : 동일 도전형의 MOS 트랜지스터
15, 16 : 다른 도전형의 공핍형 MOS 트랜지스터
10 : 정전압원
20, 21 : ED형 기준전압회로
100, 102 : 고전압 공급단자
101, 103 : 저전압 공급단자
110, 111 : 기준전압 출력단자
112, 113 : ED형 기준전압회로의 고전압 공급단자
본 발명은 일정한 기준전압을 출력하는 반도체 장치에 관한 것이다.
전원전압이나 온도의 변동에 관계없이 안정한 출력전압이 얻어지는 기준전압회로로서 현재까지는 도 2에 나타낸 회로가 쓰이고 있다(예컨대, JP 04-065546 B 참조(pp.6 및 7, 도 2)).
회로의 구성에 관해서는, 동일 도전형의 공핍형 MOS 트랜지스터(1)의 소스와 인핸스먼트형 MOS 트랜지스터(2)의 드레인이 서로 직렬로 접속된다. 상기 공핍형 MOS 트랜지스터(1)의 게이트와 소스가 서로 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(2)의 게이트와 드레인이 서로 접속된다. 상기 공핍형 MOS 트랜지스터(1)의 드레인에는 고전압 공급단자(100)가 설치된다. 상기 인핸스먼트형 MOS 트랜지스터의 소스에는 저전압 공급단자(101)가 설치된다. 상기 양 MOS 트랜지스터의 접속점에는 출력단자(110)가 설치되어 있다. 단자(100)를 ED(Enhancement-Depletion)형 기준전압의 고전압 공급단자로 한다.
기준전압회로는 이상적으로는 어떠한 전압이라도 일정한 전압을 출력해야 한다. 그러나, 실제로는 인가된 전압에 따라 출력전압이 변동하게 된다. 이 때문에, ED형 기준전압회로에 인가되는 전압을 일정하게 하기 위한 캐스코드 회로를 부가하는 경우가 있다.
도 3은 상기 ED형 기준전압회로의 고전압 공급단자(112)와 고전압 공급단자(100) 사이에, ED형 기준전압회로에 인가되는 전압을 일정하게 하기 위한 캐스코드 회로를 부가한 ED형 기준전압회로의 일례를 나타낸다.
상기 ED형 기준전압회로의 고전압 공급단자(112)(공핍형 MOS 트랜지스터(1)의 드레인)와 동일 도전형의 MOS 트랜지스터(7)의 소스가 서로 직렬로 접속된다. 상기 동일 도전형 MOS 트랜지스터(7)의 드레인은 고전압 공급단자(100)에 접속된다. 이와 같이, 정전압원(10)으로부터 게이트에 정전압이 공급되는 구조로 한다. 이러한 구성에 의하면, 고전압 공급단자(100)의 전압이 어떤 전압 이상이 되면, ED형 기준전압회로의 고전압 공급단자(112)에 인가되는 전압은 일정한 전압이 된다. 따라서, 고전압 공급단자(100)의 전압이 변동한 경우에도 ED형 기준전압회로의 출력단자(110)의 전압은 변동의 영향을 받지 않는다.
도 4는 상기 구성의 ED형 기준전압회로를 2개 사용하는 경우의 회로를 나타낸다. 도 4에 나타낸 회로의 경우, 캐스코드 접속이 되어 있는 동일 도전형의 트 랜지스터(7, 8)에는 같은 전압이 공급된다. 그러나, 마스크 이동 등의 원인에 의해 게이트-소스간 전압이 각각의 동일 도전형 트랜지스터(7, 8)에 따라 변한다. 이 때문에, 각각의 ED형 기준전압회로의 고전압 공급단자(112, 113)간에 차이가 생겨, ED형 기준전압회로의 고전압 공급단자에 인가되는 전압의 차이에 의해 출력전압의 차이가 생기게 되는 경우가 있다. 따라서, 2개의 기준전압회로의 출력단자(110, 111)의 전압을 매우 정밀하게 일치시킬 필요가 있는 경우에 이것이 문제가 된다.
본 발명에 의하면, 상기 문제를 해결하기 위해, 2개의 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 드레인에 직렬로 각각 공핍형 MOS 트랜지스터의 소스를 접속하고, 직렬로 접속된 상기 공핍형 MOS 트랜지스터의 게이트를 서로의 소스에 접속한다. 이와 같이 하여, 각각의 ED형 기준전압회로에 인가되는 전압의 차이를 감소시킨다.
본 발명에 따른 기준전압회로는, 제1 전압단자; 제2 전압단자; 상기 제1 전압단자와 상기 제2 전압단자 사이에 접속된 제1 ED형 기준전압회로; 및 상기 제1 전압단자와 상기 제1 ED형 기준전압회로 사이에 접속된 제1 공핍형 MOS 트랜지스터를 포함한다. 또한, 상기 기준전압회로는, 상기 제1 전압단자와 상기 제2 전압단자 사이에 접속된 제2 ED형 기준전압회로; 및 상기 제1 전압단자와 상기 제2 ED형 기준전압회로 사이에 접속된 제2 공핍형 MOS 트랜지스터를 포함한다. 그리고, 상기 기준전압회로에서, 상기 제1 공핍형 MOS 트랜지스터의 게이트 단자가 상기 제2 ED형 기준전압회로와 상기 제2 공핍형 MOS 트랜지스터 사이의 전위에 접속되어 있고, 상기 제2 공핍형 MOS 트랜지스터의 게이트 단자가 상기 제1 ED형 기준전압회로와 상기 제1 공핍형 MOS 트랜지스터 사이의 전위에 접속되어 있다.
또한, 본 발명에 따른 기준전압회로는, 상기 제1 및 제2 ED형 기준전압회로는 직렬로 서로 접속된 공핍형 MOS 트랜지스터와 인핸스먼트형 MOS 트랜지스터를 각각 포함하며; 상기 공핍형 MOS 트랜지스터의 게이트 전극과 상기 인핸스먼트형 MOS 트랜지스터의 게이트 전극은 공통이고, 상기 인핸스먼트형 MOS 트랜지스터와 상기 공핍형 MOS 트랜지스터의 접속점의 전압이 출력으로 이용되는 것을 특징으로 한다.
또한, 본 발명에 따른 전자기기는 상기 기준전압회로를 포함하는 것을 특징으로 한다.
도 1은 본 발명의 기준전압회로의 회로도이다. 이하, 본 발명의 실시예를 도 1을 참조하여 설명한다.
동일 도전형의 공핍형 MOS 트랜지스터(1)의 소스와 인핸스먼트형 MOS 트랜지스터(2)의 드레인이 직렬로 서로 접속되어 있다. 상기 공핍형 MOS 트랜지스터(1)의 게이트와 소스가 서로 접속되어 있다. 또한, 상기 인핸스먼트형 MOS 트랜지스터(2)의 게이트와 드레인이 서로 접속되어 있다. 그리고, 공핍형 MOS 트랜지스터(1)의 드레인이 직렬로 공핍형 MOS 트랜지스터(3)의 소스에 접속되어 있다.
동일 전압을 출력하기 위해 동일한 구성이 이용된다. 즉, 동일 도전형의 공핍형 MOS 트랜지스터(4)의 소스와 인핸스먼트형 MOS 트랜지스터(5)의 드레인이 직렬로 서로 접속되어 있다. 상기 공핍형 MOS 트랜지스터(4)의 게이트와 소스가 서로 접속되어 있다. 또한, 상기 인핸스먼트형 MOS 트랜지스터(5)의 게이트와 드레인이 서로 접속되어 있다. 공핍형 MOS 트랜지스터(4)의 드레인은 직렬로 공핍형 MOS 트랜지스터(6)의 소스에 접속되어 있다.
또한, 상기 공핍형 MOS 트랜지스터(3)의 게이트는 ED형 기준전압회로의 고전압 공급단자(113)에 접속되어 있다. 상기 공핍형 MOS 트랜지스터(6)의 게이트는 ED형 기준전압회로(20)의 고전압 공급단자(112)에 접속되어 있다. 또한, 상기 공핍형 MOS 트랜지스터(3)의 드레인이 고전압 공급단자(100)에 접속되어 있다. 상기 공핍형 MOS 트랜지스터(6)의 드레인은 ED형 기준전압회로의 고전압 공급단자(102)에 접속되어 있다.
또한, 상기 인핸스먼트형 트랜지스터(2)의 소스는 저전압 공급단자(101)에 접속된다. 또한, 상기 인핸스먼트형 트랜지스터(5)의 소스는 저전압 공급단자(103)에 접속되어 있다. 또한, 상기 동일 도전형의 공핍형 트랜지스터(3)의 기판전위가 저전압 공급단자(101)에 접속된다. 상기 동일 도전형의 공핍형 트랜지스터(6)의 기판전위는 저전압 공급단자(103)에 접속되어 있다.
본 발명의 동작에 관해 도 5를 참조하여 설명한다. 도 5는 각 공핍형 MOS 트랜지스터(3, 6)의 드레인-소스간 전압과 드레인 전류를 나타낸다. 공핍형 MOS 트랜지스터(3, 6)의 사이즈가 적당히 설정되면, 공핍형 MOS 트랜지스터(3, 6)에 흐 르는 드레인 전류는 ED형 기준전압회로(20, 21)에 의해 결정된다.
이 때, 공핍형 MOS 트랜지스터(3, 6)에서 마스크 이동 등의 원인에 의해 드레인-소스간 전압과 드레인 전류와의 관계식에 차이가 생기는 것으로 한다.
이 때, 공핍형 MOS 트랜지스터(3)와 공핍형 MOS 트랜지스터(6)의 드레인-소스간 전압에는 차이가 생긴다. 그러나 공핍형 MOS 트랜지스터(3)의 게이트 전압은 고전압 공급단자(102)의 전압에서 공핍형 MOS 트랜지스터(6)의 드레인-소스간 전압을 뺀 것이 된다. 공핍형 MOS 트랜지스터(6)의 게이트 전압은 고전압 공급단자(100)의 전압에서 공핍형 MOS 트랜지스터(3)의 드레인-소스간 전압을 뺀 것이 된다. 고전압 공급단자(100, 102)의 전압이 서로 같으면, 드레인-소스간 전압이 높은 공핍형 MOS 트랜지스터(3)의 게이트 전압은 드레인-소스간 전압이 낮은 공핍형 MOS 트랜지스터(6)의 드레인-소스간 전압과 고전압 공급단자(102)의 전압과의 차가 된다. 따라서, 게이트 전압이 상승하여 드레인-소스간 전압과 드레인 전류와의 관계식이 도면의 화살표로 나타낸 것과 같이 변화한다. 공핍형 MOS 트랜지스터(6)의 경우에도, 드레인-소스간 전압이 낮은 공핍형 MOS 트랜지스터(6)의 게이트 전압은 드레인-소스간 전압이 높은 공핍형 MOS 트랜지스터(3)의 드레인-소스간 전압과 고전압 공급단자(100)의 전압과의 차가 된다. 따라서, 게이트 전압이 하강하여 드레인-소스간 전압과 드레인 전류와의 관계식이 도면의 화살표로 나타낸 것과 같이 변화한다.
도 6은 본 발명에 따른 공핍형 트랜지스터(3, 6)의 드레인-소스간 전압과 드레인 전류와의 관계식을 나타낸다. 도면에 나타낸 바와 같이, 각각의 드레인-소스 간 전압과 드레인 전류와의 관계식은 각 드레인-소스간 전압이 동 전위가 되도록 변화한다. 이 때문에, ED형 기준전압회로(20, 21)의 고전압 공급단자(112, 113)에 공급되는 전압은 동 전위가 되어, 기준전압 출력단자(110, 111)에 출력되는 전압은 서로 같아진다.
한편, 3개의 ED형 기준전압회로를 갖는 기준전압회로의 경우에도, 제1 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 게이트 단자는 제2 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 소스단자에 접속된다. 제2 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 게이트 단자는 제3 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 소스단자에 접속된다. 또, 제3 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 게이트는 제1 ED형 기준전압회로의 공핍형 MOS 트랜지스터 소스에 접속되어 있다. 이 경우에도, 각각의 ED형 기준전압회로에 인가되는 전압의 차이가 감소되어, 각각의 출력전압의 차가 작아질 수 있다. 마찬가지로 다수의 ED형 기준전압회로를 갖는 기준전압회로의 경우에도 적용할 수 있다.
도 7은 본 발명의 기준전압회로의 다른 실시예를 나타낸다. 이하, 본 발명의 실시예를 도 7을 참조하여 설명한다. 동일 도전형의 공핍형 MOS 트랜지스터(1)의 소스와 인핸스먼트형 MOS 트랜지스터(2)의 드레인이 서로 직렬로 접속된다. 상기 공핍형 MOS 트랜지스터(1)의 게이트와 소스가 서로 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(2)의 게이트와 드레인이 서로 접속된다. 공핍형 MOS 트랜지스터(1)의 드레인은 직렬로 공핍형 MOS 트랜지스터(3)의 소스에 접속된다.
상기 인핸스먼트형 트랜지스터(2)의 소스는 직렬로 인핸스먼트형 트랜지스터(11)의 드레인에 접속된다. 상기 인핸스먼트형 트랜지스터(11)의 게이트는 상기 인핸스먼트형 트랜지스터(2)의 소스에 접속된다. 동일 전압을 출력하기 위해 동일한 구성이 이용된다. 즉, 동일 도전형의 공핍형 MOS 트랜지스터(4)의 소스와 인핸스먼트형 MOS 트랜지스터(5)의 드레인이 서로 직렬로 접속된다. 상기 공핍형 MOS 트랜지스터(4)의 게이트와 소스가 서로 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(5)의 게이트와 드레인이 서로 접속된다. 공핍형 MOS 트랜지스터(4)의 드레인은 직렬로 공핍형 MOS 트랜지스터(6)의 소스에 접속되어 있다.
상기 인핸스먼트형 트랜지스터(5)의 소스는 직렬로 인핸스먼트형 트랜지스터(12)의 드레인에 접속된다. 상기 인핸스먼트형 트랜지스터(12)의 게이트가 상기 인핸스먼트형 트랜지스터(5)의 소스에 접속되어 있다. 또한 상기 공핍형 MOS 트랜지스터(3)의 게이트가 ED형 기준전압회로의 고전압 공급단자(113)에 접속된다. 상기 공핍형 MOS 트랜지스터(6)의 게이트는 ED형 기준전압회로의 고전압 공급단자(112)에 접속되어 있다.
또한, 상기 공핍형 MOS 트랜지스터(3)의 드레인이 고전압 공급단자(100)에 접속된다. 상기 공핍형 MOS 트랜지스터(6)의 드레인은 ED형 기준전압회로의 고전압 공급단자(102)에 접속된다. 또한 상기 인핸스먼트형 트랜지스터(11)의 소스가 저전압 공급단자(101)에 접속된다. 상기 인핸스먼트형 트랜지스터(12)의 소스는 저전압 공급단자(103)에 접속되어 있다.
또한, 상기 동일 도전형의 공핍형 트랜지스터(3)의 기판전위가 저전압 공급 단자(101)에 접속된다. 상기 동일 도전형의 공핍형 트랜지스터(6)의 기판전위는 저전압 공급단자(103)에 접속되어 있다.
이러한 구성이 이용되면, 인핸스먼트형 트랜지스터와 공핍형 트랜지스터에 관한 임계치에 관계없이 출력전압이 변경되어, 정밀도가 높은 2개의 기준전압을 발생하는 기준전압회로가 구성될 수 있다. 이 설명에 의하면, 직렬로 접속한 인핸스먼트형 트랜지스터의 수는 단 2개이다. 그러나, 3개 이상이 인핸스먼트형 트랜지스터가 서로 직렬 접속되어도 마찬가지로 회로가 구성될 수 있다.
도 8은 본 발명의 고전압을 기준으로 한 기준전압회로의 다른 실시예를 나타낸다. 이하, 본 발명의 실시예를 도 8을 참조하여 설명한다.
동일 도전형의 공핍형 MOS 트랜지스터(1)의 드레인과 다른 도전형의 공핍형 트랜지스터(15)의 드레인이 서로 접속된다. 인핸스먼트형 MOS 트랜지스터(2)의 소스와 다른 도전형의 공핍형 트랜지스터(15)의 소스가 ED형 기준전압회로(20)의 출력전압단자(110)에 직렬로 접속된다. 상기 공핍형 MOS 트랜지스터(1)의 게이트와 소스가 서로 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(2)의 게이트와 드레인이 서로 접속되어 있다. 동일 전압을 출력하기 위해 동일한 구성이 이용된다. 즉, 동일 도전형의 공핍형 MOS 트랜지스터(4)의 드레인과 다른 도전형의 공핍형 트랜지스터(16)의 드레인이 서로 접속된다. 인핸스먼트형 MOS 트랜지스터(5)의 소스와 다른 도전형의 공핍형 트랜지스터(16)의 소스가 ED형 기준전압회로(21)의 출력전압단자(111)에 직렬 접속된다. 상기 공핍형 MOS 트랜지스터(4)의 게이트와 소스가 서로 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(5)의 게이트와 소스가 서로 접속되어 있다. 또한 상기 다른 도전형의 공핍형 MOS 트랜지스터(15)의 게이트는 ED형 기준전압회로(21)의 출력전압단자(111)에 접속된다. 상기 다른 도전형의 공핍형 MOS 트랜지스터(16)의 게이트가 ED형 기준전압회로(20)의 출력전압단자(110)에 접속되어 있다. 또한 상기 인핸스먼트형 MOS 트랜지스터(2)의 드레인이 고전압 공급단자(100)에 접속된다. 상기 인핸스먼트형 MOS 트랜지스터(5)의 드레인은 ED형 기준전압회로의 고전압 공급단자(102)에 접속되어 있다. 상기 동일 도전형의 공핍형 트랜지스터(1)의 소스는 저전압 공급단자(101)에 접속된다. 상기 동일 도전형의 공핍형 트랜지스터(4)의 소스는 저전압 공급단자(103)에 접속된다.
또한, 상기 다른 도전형의 공핍형 트랜지스터(15)의 기판전위가 고전압 공급단자(101)에 접속된다. 상기 다른 도전형의 공핍형 트랜지스터(16)의 기판전위는 고전압 공급단자(102)에 접속된다. 이러한 구성이 이용되면, 도 9에 나타낸 것과 같이, 고전압을 기준으로 하는 정밀도가 높은 2개의 기준전압을 발생하는 기준전압회로가 구성될 수 있다.
본원 발명에 따른 전자기기에 의하면, 상기와 같이 설명한 기준전압회로를 갖는다. 따라서, 정밀도가 높은 기준전압의 출력이 가능해져, 이 전자기기의 성능이 보다 향상될 수 있다.
본 발명에 의하면, 특히, 2개의 ED형 기준전압회로의 공핍형 MOS 트랜지스터의 드레인에 직렬로 각각 공핍형 MOS 트랜지스터의 소스가 접속된다. 또한, 직렬로 접속된 상기 공핍형 MOS 트랜지스터의 게이트를 서로의 소스에 접속한다. 이와 같이 함으로써, 각각의 ED형 기준전압회로에 인가되는 전압의 차이가 감소하여, 각각의 출력전압의 차가 작아진다.

Claims (9)

  1. 동일한 전압을 출력하는 2개의 ED형 기준전압회로를 갖는 기준전압회로로서,
    전원단자와 GND 단자 사이에 직렬로 접속된 제1 공핍형 MOS 트랜지스터 및 제1 ED형 기준전압회로와,
    상기 전원단자와 상기 GND 단자 사이에 직렬로 접속된 제2 공핍형 MOS 트랜지스터 및 제2 ED형 기준전압회로를 갖고,
    상기 ED형 기준전압회로는 각각, 직렬로 접속된 공핍형 MOS 트랜지스터와 인핸스먼트형 MOS 트랜지스터를 갖고,
    상기 제1 공핍형 MOS 트랜지스터의 게이트 전극은 상기 제2 공핍형 MOS 트랜지스터의 소스 전극에 접속하며,
    상기 제2 공핍형 MOS 트랜지스터의 게이트 전극은 상기 제1 공핍형 MOS 트랜지스터의 소스 전극에 접속한 것을 특징으로 하는 기준전압회로.
  2. 제1항에 있어서, 상기 제1 및 제2 공핍형 MOS 트랜지스터는 기판을 GND 단자에 접지한 n채널형인 것을 특징으로 하는 기준전압회로.
  3. 제1항 또는 제2항에 있어서,
    상기 ED형 기준전압회로 각각의 상기 공핍형 MOS 트랜지스터의 게이트 전극 및 소스 전극과, 상기 인핸스먼트형 MOS 트랜지스터의 게이트 전극 및 드레인 전극은 공통이며,
    상기 ED형 기준전압회로 각각의 상기 공핍형 MOS 트랜지스터와 상기 인핸스먼트형 MOS 트랜지스터의 접속점을 출력단자로 하는, 기준전압회로.
  4. 제1항 또는 제2항에 있어서,
    상기 ED형 기준전압회로는 각각, 직렬로 접속된 공핍형 MOS 트랜지스터와 제1 및 제2 인핸스먼트형 MOS 트랜지스터를 갖고,
    상기 ED형 기준전압회로 각각의 상기 공핍형 MOS 트랜지스터의 게이트 전극 및 소스 전극과, 상기 제1 인핸스먼트형 MOS 트랜지스터의 게이트 전극 및 드레인 전극은 공통이며,
    상기 제2 인핸스먼트형 MOS 트랜지스터의 게이트 전극 및 드레인 전극은 공통이고,
    상기 ED형 기준전압회로 각각의 상기 공핍형 MOS 트랜지스터와 상기 제1 인핸스먼트형 MOS 트랜지스터의 접속점을 출력단자로 하는, 기준전압회로.
  5. 동일한 전압을 출력하는 2개의 ED형 기준전압회로를 갖는 기준전압회로로서,
    전원단자에 게이트 전극 및 드레인 전극이 공통으로 접속된 인핸스먼트형 MOS 트랜지스터와, GND 단자에 게이트 전극 및 소스 전극이 공통으로 접속된 공핍형 MOS 트랜지스터로 이루어지고, 상기 인핸스먼트형 MOS 트랜지스터의 소스 전극을 출력단자로 하는 제1 및 제2 ED형 기준전압회로와,
    상기 제1 ED형 기준전압회로의 상기 인핸스먼트형 MOS 트랜지스터와 상기 공핍형 MOS 트랜지스터 사이에 직렬로 접속된 제1 공핍형 MOS 트랜지스터와,
    상기 제2 ED형 기준전압회로의 상기 인핸스먼트형 MOS 트랜지스터와 상기 공핍형 MOS 트랜지스터 사이에 직렬로 접속된 제2 공핍형 MOS 트랜지스터를 갖고,
    상기 제1 및 제2 공핍형 MOS 트랜지스터의 기판은 전원단자에 접속되어 있으며,
    상기 제1 공핍형 MOS 트랜지스터의 게이트 단자는 상기 제2 ED형 기준전압회로의 출력단자에 접속하고, 상기 제2 공핍형 MOS 트랜지스터의 게이트 단자는 상기 제1 ED형 기준전압회로의 출력단자에 접속한 것을 특징으로 하는 기준전압회로.
  6. 동일한 전압을 출력하는 복수의 ED형 기준전압회로를 갖는 기준전압회로로서,
    전원단자와 GND 단자 사이에 직렬로 접속된 공핍형 MOS 트랜지스터 및 ED형 기준전압회로를 M개 구비하고,
    상기 ED형 기준전압회로는 각각, 직렬로 접속된 공핍형 MOS 트랜지스터와 인핸스먼트형 MOS 트랜지스터를 갖고,
    상기 M개의 공핍형 MOS 트랜지스터는 기판을 GND 단자에 접지한 n 채널형이며,
    상기 M개의 공핍형 MOS 트랜지스터의 제m번째의 공핍형 MOS 트랜지스터의 게이트 전극을 상기 M개의 공핍형 MOS 트랜지스터의 제m+1번째 공핍형 MOS 트랜지스터의 소스 전극에 접속하고,
    상기 M개의 공핍형 MOS 트랜지스터의 제M번째의 공핍형 MOS 트랜지스터의 게이트 전극을 상기 M개의 공핍형 MOS 트랜지스터의 제1번째 공핍형 MOS 트랜지스터의 소스 전극에 접속한 것을 특징으로 하는 기준전압회로. (M은 3 이상의 정수, m은 1
    Figure 112008090458907-pat00010
    m
    Figure 112008090458907-pat00011
    M인 정수)
  7. 제1항, 제2항, 제5항 또는 제6항 중 어느 한 항에 기재된 기준전압회로를 갖는 것을 특징으로 하는 전자기기.
  8. 제3항에 기재된 기준전압회로를 갖는 것을 특징으로 하는 전자기기.
  9. 제4항에 기재된 기준전압회로를 갖는 것을 특징으로 하는 전자기기.
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