JP5767847B2 - 基準電流生成回路及びこれを用いた電源装置 - Google Patents

Description

本発明は、基準電流生成回路及びこれを用いた電源装置に関するものである。

図８は、電源装置の一従来例を示す回路図である。本従来例の電源装置２００は、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と所定の参照電圧Ｖｒｅｆとが一致するように、出力トランジスタ２０４を制御することにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成して負荷（不図示）に供給する。

なお、本明細書中に開示されている種々の技術的特徴に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００８−２１７２０３号公報 特開平５−３１５８５２号公報

しかしながら、上記従来例の電源装置２００には、出力トランジスタ２０４のリーク電流抑制と低消費電流化とのトレードオフや、内部電源電圧生成ブロック２０１の小型化と低消費電流化とのトレードオフなど、解決すべき種々の課題があった。

＜出力トランジスタ２０４のリーク電流抑制と低消費電流化とのトレードオフ＞
近年、電源装置２００の分野では、ＬＤＯ［low drop-out］レギュレータＩＣとスイッチングレギュレータＩＣのいずれにおいても、出力トランジスタ２０４の素子サイズが大型化される傾向にある。出力トランジスタ２０４の素子サイズが大型化されると、出力トランジスタ２０４で発生するリーク電流Ｉｌｅａｋの増大が懸念される。

電源装置２００に負荷が接続されていない場合、出力トランジスタ２０４のリーク電流Ｉｌｅａｋが流れる経路は、帰還抵抗２０５及び２０６を介して接地端に流れ込む経路しか存在しない。帰還抵抗値Ｒｆｂ（帰還抵抗２０５及び２０６の合成抵抗値）は、電源装置２００の低消費電流化を実現するために大きな値に設定されていることが多い。そのため、出力トランジスタ２０４のリーク電流Ｉｌｅａｋが帰還抵抗２０５及び２０６に流れ込むと、出力電圧Ｖｏｕｔが本来の目標値よりも高くなるおそれがあった。例えば、リーク電流Ｉｌｅａｋが１μＡであり、帰還抵抗値Ｒｆｂが５ＭΩであった場合、リーク電流Ｉｌｅａｋと帰還抵抗値Ｒｆｂとの積として出力電圧Ｖｏｕｔが５Ｖも上昇してしまう。

特に、出力トランジスタ２０４のリーク電流Ｉｌｅａｋは、チップ温度Ｔｊが高くなるに従って増大する。そのため、使用時に高温状態となり得る電源装置２００（例えば車載用電源ＩＣ）においては、上記の課題が顕在化するおそれがあった。

なお、上記の課題は、帰還抵抗値Ｒｆｂを小さな値に設定すれば解決できる。しかしながら、帰還抵抗値Ｒｆｂを小さな値に設定すると、電源装置２００の低消費電流化を実現することができなくなるので、この解決策を採用することは現実的ではなかった。また、出力トランジスタ２０４の素子サイズを小さくしたり、電源装置２００が高温状態にならないように配慮したりすることによって、出力トランジスタ２０４のリーク電流Ｉｌｅａｋを抑制することも考えられる。しかしながら、このような解決策を採用すると、別のトレードオフ（出力トランジスタ２０４のオン抵抗増大など）が生じることも多く、その採用は困難であった。

＜内部電源電圧生成ブロック２０１の小型化と低消費電流化のトレードオフ＞
図９は、内部電源電圧生成ブロック２０１に含まれている基準電流生成回路の一従来例を示す回路図である。本従来例の基準電流生成回路３００では、基準電流Ｉｒｅｆを生成する際の消費電流をできるだけ低減するために、抵抗Ｒｘの抵抗値を大きく設定してカレントミラーの入力側に流れるバイアス電流Ｉｘ（トランジスタＭ１０のドレイン電流）を小さく絞る構成が採用されていた。そのため、本従来例の基準電流生成回路３００では、抵抗Ｒｘの抵抗値の増大がそのままチップ面積の増大に繋がっていた。例えば、抵抗Ｒｘに流れるバイアス電流Ｉｘを０．１μＡまで絞るためには、抵抗Ｒｘの抵抗値を数十〜数百ＭΩ（アルミパッド１０個分以上）に設定しなければならず、内部電源電圧生成ブロック２０１の小型化を阻害する要因となっていた。

また、本従来例の基準電流生成回路３００では、電源電圧ＶＣＣが高いほどバイアス電流Ｉｘが大きくなる。そのため、高い電源電圧ＶＣＣの入力に対応しつつ、基準電流生成回路３００の消費電流を小さく抑えるためには、抵抗Ｒｘの抵抗値をより大きく設定しなければならず、チップ面積のさらなる増大が必要であった。

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴は、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することを目的とする。

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴は、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することを目的とする。

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴に係る電源装置は、出力トランジスタと、前記出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、デプレッション型トランジスタを用いて前記出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、を有する構成（第１−１の構成）とされている。

なお、上記第１−１の構成から成る電源装置において、前記リーク電流吸収回路は、前記出力電圧の印加端と接地端との間に、少なくとも一つのリーク電流吸収経路を有する構成（第１−２の構成）にするとよい。

また、上記第１−２の構成から成る電源装置において、前記リーク電流吸収経路は、前記出力電圧の印加端と接地端との間に、ゲートとソースが接続された少なくとも一つのデプレッション型トランジスタと、ゲートとドレインが接続されたエンハンスメント型トランジスタと、を直列接続して成る構成（第１−３の構成）にするとよい。

また、上記第１−１〜１−３いずれかの構成から成る電源装置において、前記電源回路は、前記出力電圧を分圧して帰還電圧を生成する帰還抵抗を有し、前記帰還電圧が所定の参照電圧と一致するように、前記出力トランジスタの駆動制御を行う構成（第１−４の構成）にするとよい。

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴に係る基準電流生成回路は、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧／電流変換部とを有する構成（第２−１の構成）とされている。

なお、上記第２−１の構成から成る基準電流生成回路において、前記基準電圧生成部はゲートとソースが接続されたデプレッション型の第１ＮＭＯＳＦＥＴと、ゲートとドレインが接続されたエンハンスメント型の第２ＮＭＯＳＦＥＴと、を含み、前記第１ＮＭＯＳＦＥＴのソースと前記第２ＮＭＯＳＦＥＴのドレインとの接続ノードから前記基準電圧を出力する構成（第２−２の構成）にするとよい。

また、上記第２−２の構成から成る基準電流生成回路において、前記基準電圧生成部は電源電圧の印加端と前記第１ＮＭＯＳＦＥＴのドレインとの間に、ゲートとソースが接続されたデプレッション型の第３ＮＭＯＳＦＥＴを少なくとも一つ含む構成（第２−３の構成）にするとよい。

また、上記第２−３の構成から成る基準電流生成回路において、前記基準電圧生成部は前記第２ＮＭＯＳＦＥＴのソースと接地端との間に、ゲートとドレインが接続された第４ＮＭＯＳＦＥＴを含む構成（第２−４の構成）にするとよい。

また、上記第２−４の構成から成る基準電流生成回路において、前記電圧／電流変換部は、ゲートが前記基準電圧の印加端に接続された第５ＮＭＯＳＦＥＴと、前記第５ＮＭＯＳＦＥＴのソースと接地端との間に接続された抵抗と、を含み、前記抵抗に流れる電流を前記基準電流として出力する構成（第２−５の構成）にするとよい。

また、上記第２−５の構成から成る基準電流生成回路において、前記第４ＮＭＯＳＦＥＴと前記第５ＮＭＯＳＦＥＴは、半導体基板上でペア性が取れるようにレイアウトされている構成（第２−６の構成）にするとよい。

また、上記第２−２〜２−６いずれかの構成から成る基準電流生成回路において、前記基準電圧生成部は、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第１ＰＭＯＳＦＥＴを含む構成（第２−７の構成）にするとよい。

また、上記第２−７の構成から成る基準電流生成回路において、前記電圧／電流変換部は、ゲートが前記第１ＮＭＯＳＥＦＴのドレインに接続されて、ソースが前記第５ＮＭＯＳＦＥＴのドレインに接続された第６ＮＭＯＳＦＥＴを含む構成（第２−８の構成）にするとよい。

また、第２の技術的特徴に係る電源装置は、電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、を有するものであって、前記内部電源電圧生成ブロックは、上記第２−１〜２−８いずれかの構成から成る基準電流生成回路と、前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路とを含む構成（第２−９の構成）とされている。

なお、上記第２−９の構成から成る電源装置において、前記参照電圧生成ブロックは、デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、を含む構成（第２−１０の構成）にするとよい。

また、上記第２−１０の構成から成る電源装置において、前記プリチャージ回路は、前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたＰＭＯＳＦＥＴと、ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記ＰＭＯＳＦＥＴのソースに接続されて、ソースが前記参照電圧生成回路に接続されたＮＭＯＳＦＥＴとを含む構成（第２−１１の構成）にするとよい。

また、上記第２−１１の構成から成る電源装置において、前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力する構成（第２−１２の構成）にするとよい。

また、上記第２−１１または２−１２の構成から成る電源装置において、前記基準電流生成回路は、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力する構成（第２−１３の構成）にするとよい。

また、上記第２−１１〜２−１３いずれかの構成から成る電源装置において、前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されている構成（第２−１４の構成）にするとよい。

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴によれば、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することが可能となる。

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴によれば、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することが可能となる。

電源装置の一構成例を示すブロック図 リーク電流吸収回路１１３の一構成例を示す回路図 チップ温度Ｔｊとドレイン電流Ｉｄｄとの関係を示す図 リーク電流吸収回路１１３の一変形例を示す回路図 内部電源電圧生成ブロック１０１と参照電圧生成ブロック１０２の一構成例を示す回路図 電源電圧ＶＣＣと電流Ｉ１及び電圧Ｖ１との関係を示す図 電源電圧ＶＣＣと電圧Ｖ３との関係を示す図 電源装置の一従来例を示す回路図 基準電流生成回路の一従来例を示す回路図

＜ブロック図＞
図１は、電源装置の一構成例を示すブロック図である。本構成例の電源装置は、直流電圧源（バッテリ）Ｅ１から供給される電源電圧ＶＣＣを降圧して出力電圧Ｖｏｕｔを生成するＬＤＯレギュレータＩＣ１００として提供される。

ＬＤＯレギュレータＩＣ１００は、内部電源電圧生成ブロック１０１と、参照電圧生成ブロック１０２と、エラーアンプ１０３と、ドライバ１０４と、出力トランジスタ１０５と、抵抗１０６〜１０８と、温度保護回路１０９と、過電流保護回路１１０と、ダイオード１１１及び１１２と、リーク電流吸収回路１１３と、を集積化したシリコンモノリシック集積回路である。

また、ＬＤＯレギュレータＩＣ１００は、外部との電気的な接続を確立するために、８本の外部端子を有する。１ピン（ＶＯＵＴ）は電圧出力端子である。２ピン〜４ピン（Ｎ．Ｃ．）は未接続端子である。５ピン（ＧＮＤ）はグラウンド端子である。６ピン及び７ピン（Ｎ．Ｃ．）は未接続端子である。８ピン（ＶＣＣ）は電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子（２ピン〜４ピン、６ピン、及び、７ピン）を排除して３端子ＩＣを構成しても構わない。

内部電源電圧生成ブロック（プリレギュレータブロック）１０１は、電源電圧ＶＣＣの供給を受けて内部電源電圧Ｖｒｅｇを生成する。なお、内部電源電圧生成ブロック１０１の構成や動作については、後ほど詳細に説明する。

参照電圧生成ブロック１０２は、内部電源電圧Ｖｒｅｇの供給を受けて参照電圧Ｖｒｅｆを生成する。なお、参照電圧生成ブロック１０２の構成や動作については、後ほど詳細に説明する。

エラーアンプ１０３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と、反転入力端（−）に入力される参照電圧Ｖｒｅｆとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。

ドライバ１０４は、誤差電圧Ｖｅｒｒが小さくなるように出力トランジスタ１０５のゲート信号Ｇ１を生成する。

出力トランジスタは、電源電圧ＶＣＣの印加端（８ピン（ＶＣＣ））と出力電圧Ｖｏｕｔの印加端（１ピン（ＶＯＵＴ））との間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタである。出力トランジスタ１０５のソースは、８ピン（ＶＣＣ）に接続されている。出力トランジスタ１０５のドレインは、１ピン（ＶＯＵＴ）に接続されている。出力トランジスタ１０５のゲートは、ドライバ１０４の出力端（ゲート信号Ｇ１の印加端）に接続されている。出力トランジスタ１０５の導通度は、ゲート信号Ｇ１の電圧値に応じて制御される。出力トランジスタ１０５としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ［P channel type Double-Diffused Metal Oxide Semiconductor Field Effect Transistor］）を用いればよい。

抵抗１０６及び１０７は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列接続されており、互いの接続ノードは帰還電圧Ｖｆｂの出力端としてエラーアンプ１０３の非反転入力端（＋）に接続されている。すなわち、抵抗１０６及び１０７は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧回路として機能する。

抵抗１０８は、電源電圧ＶＣＣの印加端と出力トランジスタ１０５のゲートとの間に接続されている。抵抗１０８は、ドライバ１０４が非動作状態となったときに、ゲート信号Ｇ１をハイレベル（電源電圧ＶＣＣ）に引き上げて、出力トランジスタ１０５をオフさせるためのプルアップ抵抗として機能する。なお、抵抗１０８に代えて能動素子（トランジスタ）を用いてもよい。また、抵抗１０８はドライバ１０４に内蔵することもできる。

なお、上記したエラーアンプ１０３、ドライバ１０４、出力トランジスタ１０５、及び抵抗１０６〜１０８は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが所定の参照電圧Ｖｒｅｆと一致するように出力トランジスタ１０５の駆動制御を行うことにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成する電源ブロックに相当する。

温度保護回路１０９は、チップ温度Ｔｊが閾値温度を上回ると、出力トランジスタ１０５を強制的にオフさせる。その後、チップ温度Ｔｊが閾値温度を下回ると、温度保護回路１０９は、外部からのリセット信号などを要することなく、出力トランジスタ１０５の強制オフを自動的に解除させる。

過電流保護回路１１０は、出力トランジスタ１０５に流れる出力電流が過電流状態となったときに、出力トランジスタ１０５を強制的にオフさせる。

ダイオード１１１は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続された静電破壊保護素子である。

ダイオード１１２は、出力トランジスタ１０５に寄生するボディダイオードである。ダイオード１１２は、電源電圧ＶＣＣの印加端と出力電圧Ｖｏｕｔの印加端との間に接続された静電破壊保護素子として機能する。

リーク電流吸収回路１１３は、デプレッション型トランジスタを用いて出力トランジスタ１０５のリーク電流を吸収する。なお、リーク電流吸収回路１１３の構成や動作については、後ほど詳細に説明する。

８ピン（ＶＣＣ）に５０Ｖを超えるサージが印加される場合には、８ピン（ＶＣＣ）と接地端との間にパワーツェナダイオードＤ１の挿入を行うことが望ましい。８ピン（ＶＣＣ）が接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードＤ１に代えてショットキーダイオードの挿入を行うことが望ましい。また、８ピン（ＶＣＣ）と接地端との間には、入力平滑用のキャパシタＣ１を挿入することが望ましい。

１ピン（ＶＯＵＴ）に大きなインダクタンス成分を含む負荷Ｚ１が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、１ピン（ＶＯＵＴ）と接地端との間に保護用のダイオードＤ２を挿入することが望ましい。また、１ピン（ＶＯＵＴ）と接地端との間には、出力平滑用のキャパシタＣ２を挿入することが望ましい。

＜ＩＣ概要＞
ＬＤＯレギュレータＩＣ１００は、５０Ｖ高耐圧、出力電圧精度±２％、出力電流２００ｍＡ、消費電流６μＡの超低暗電流レギュレータである。ＬＤＯレギュレータＩＣ１００は、バッテリ直結システム（ボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システム）の低消費電流化（低暗電流化）に最適である。ＬＤＯレギュレータＩＣ１００は、出力電圧Ｖｏｕｔの位相補償コンデンサにセラミックコンデンサを使用することが可能である。ＬＤＯレギュレータＩＣ１００は、過負荷状態などによるＩＣの熱破壊を防止する温度保護回路１０９と、出力短絡などによるＩＣ破壊を防止する過電流保護回路１１０を内蔵している。

＜リーク電流吸収回路＞
図２は、リーク電流吸収回路１１３の一構成例を示す回路図である。本構成例のリーク電流吸収回路１１３は、Ｎチャネル型ＭＯＳ電界効果トランジスタＭｄ１及びＭ１を含んでいる。トランジスタＭｄ１はデプレッション型であり、トランジスタＭ１はエンハンスメント型である。

トランジスタＭｄ１のドレインは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＭｄ１のゲート及びソースは、トランジスタＭ１のゲート及びドレインと接続されている。トランジスタＭ１のソースは、接地端に接続されている。トランジスタＭｄ１及びＭ１は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されたリーク電流吸収経路として機能する。

このように、リーク電流吸収回路１１３は、デプレッション型のトランジスタＭｄ１を出力電圧Ｖｏｕｔの印加端子に接続し、高温時に増大するトランジスタＭｄ１のリーク電流Ｉｂを利用して、出力パワートランジスタ１０５のリーク電流Ｉａを吸収する。

図３は、ＬＤＯレギュレータＩＣ１００のチップ温度Ｔｊ（℃）とトランジスタＭｄ１のドレイン電流Ｉｄｄ（リーク電流Ｉｂを含む）との関係を示す図である。

チップ温度Ｔｊが低いときには、トランジスタＭｄ１のリーク電流Ｉｂがほとんど発生しないので、トランジスタＭｄ１のドレイン電流Ｉｄｄは、非常に小さい値（０．１μＡ程度）にバイアスされた状態となる。従って、リーク電流吸収回路１１３がＬＤＯレギュレータＩＣ１００の通常動作に支障を及ぼすことはない。一方、チップ温度Ｔｊが上昇すると、トランジスタＭｄ１にリーク電流Ｉｂが生じて、トランジスタＭｄ１のドレイン電流Ｉｄｄが増大する。同様に、チップ温度Ｔｊが上昇すると、出力トランジスタＭ１で発生するリーク電流Ｉａも増大する。

トランジスタＭｄ１は、出力電圧Ｖｏｕｔの印加端に接続されているので、ＬＤＯレギュレータＩＣ１００の高温時において、出力トランジスタ１０５で発生するリーク電流Ｉａは、帰還抵抗１０６及び１０７に流れ込むことなく、トランジスタＭｄ１及びＭ１を介する電流経路で接地端に流される。従って、帰還抵抗１０６及び１０７の抵抗値を下げることなく、出力トランジスタ１０５のリーク電流Ｉａに起因する出力電圧Ｖｏｕｔの意図しない上昇を防止することができるので、出力トランジスタ１０５のリーク電流抑制と低消費電流化とのトレードオフを解消することが可能となる。

また、出力トランジスタ１０５の素子サイズを小さくしたり、ＬＤＯレギュレータＩＣ１００が高温状態にならないように配慮したりする必要もないので、上記以外のトレードオフ（出力トランジスタ２０４のオン抵抗増大など）を招くおそれもない。

図４は、リーク電流吸収回路１１３の一変形例を示す回路図である。本変形例では、出力電圧Ｖｏｕｔの印加端とエンハンスメント型トランジスタＭ１のドレインとの間に、ゲートとソースが互いに接続された複数のデプレッション型トランジスタＭｄ１〜Ｍｄ３が直列に接続されている。このような構成を採用することにより、トランジスタＭｄ１〜Ｍｄ３に各々印加される電圧を分散して回路全体としての耐圧を高めることが可能となる。

また、本変形例では、デプレッション型トランジスタとエンハンスメント型トランジスタを組み合わせたリーク電流吸収経路が複数用意されている。具体的に述べると、本変形例のリーク電流吸収回路１１３は、トランジスタＭ１及びＭｄ１〜Ｍｄ３を用いてリーク電流Ｉｂ１を生成する第１のリーク電流吸収経路と、トランジスタＭ２及びＭｄ４〜Ｍｄ６を用いてリーク電流Ｉｂ２を生成する第２のリーク電流吸収経路と、を含む。このような構成を採用することにより、リーク電流吸収回路１１３のリーク電流吸収量（＝Ｉｂ１＋Ｉｂ２）を出力トランジスタ１０５のリーク電流Ｉａに合わせ込むことが可能となる。

＜内部電源電圧生成ブロック及び基準電圧生成ブロック＞
図５は、内部電源電圧生成ブロック１０１と基準電圧生成ブロック１０２の一構成例を示す回路図である。

内部電源電圧生成ブロック１０１は、基準電流生成回路Ｘ１０と、内部電源電圧生成回路Ｘ２０と、を含む。基準電流生成回路Ｘ１０は、電源電圧ＶＣＣの供給を受けて基準電流Ｉ２ａ及びＩ２ｂを生成する。内部電源電圧生成回路Ｘ２０は、電源電圧ＶＣＣの供給を受けて内部電源電圧Ｖｒｅｇを生成する。

参照電圧生成ブロック１０２は、参照電圧生成回路Ｙ１０と、プリチャージ回路Ｙ２０と、を含む。参照電圧生成回路Ｙ１０は、内部電源電圧Ｖｒｅｇの供給を受けて参照電圧Ｖｒｅｆを生成する。プリチャージ回路Ｙ２０は、内部電源電圧Ｖｒｅｇの供給を受けてＬＤＯレギュレータＩＣ１００の起動時に参照電圧Ｖｒｅｆのプリチャージを行う。

基準電流生成回路Ｘ１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、抵抗Ｒ１ａ及びＲ１ｂと、を含む。トランジスタＮ１及びＮ３ａ〜Ｎ３ｅはいずれもデプレッション型であり、トランジスタＮ２、Ｎ４、Ｎ５ａ、Ｎ５ｂ、Ｎ６、及び、Ｐ１はいずれもエンハンスメント型である。

トランジスタＮ１のドレインは、トランジスタＮ３ａ〜Ｎ３ｅを介して電源電圧ＶＣＣの印加端に接続されている。トランジスタＮ１のゲート及びソースは、トランジスタＮ２のゲート及びドレインと接続されている。トランジスタＮ２のソースは、トランジスタＮ４のゲート及びドレインと接続されている。トランジスタＮ４のソースは、接地端に接続されている。

トランジスタＮ３ａのドレインは、電源電圧ＶＣＣの印加端に接続されている。トランジスタＮ３ａのゲート及びソースは、トランジスタＮ３ｂのドレインに接続されている。トランジスタＮ３ｂのゲート及びソースは、トランジスタＮ３ｃのドレインに接続されている。トランジスタＮ３ｃのゲート及びソースは、トランジスタＮ３ｄのドレインに接続されている。トランジスタＮ３ｄのゲート及びソースは、トランジスタＮ３ｅのドレインに接続されている。トランジスタＮ３ｅのゲート及びソースは、トランジスタＮ１のドレインに接続されている。

トランジスタＮ５ａのドレインは、トランジスタＮ６のソースに接続されている。トランジスタＮ５ａのソースは、抵抗Ｒ１ａを介して接地端に接続されている。トランジスタＮ５ａのゲートは、基準電圧Ｖ１の印加端（トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノード）に接続されている。トランジスタＮ６のゲートは、トランジスタＮ１のドレインに接続されている。トランジスタＮ５ｂのソースは、抵抗Ｒ１ｂを介して接地端に接続されている。トランジスタＮ５ｂのゲートは、基準電圧Ｖ１の印加端に接続されている。トランジスタＰ１のソースは、トランジスタＮ１のドレインに接続されている。トランジスタＰ１のドレインは、接地端に接続されている。トランジスタＰ１のゲートは基準電圧Ｖ１の印加端に接続されている。

内部電源電圧生成回路Ｘ２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２及びＰ３と、ツェナダイオードＺＤ１と、を含む。トランジスタＮ７、Ｐ２、及び、Ｐ３はいずれもエンハンスメント型である。

トランジスタＰ２及びＰ３のソース、並びに、トランジスタＮ７のドレインは、いずれも電源電圧ＶＣＣの印加端に接続されている。トランジスタＰ２のドレインは、トランジスタＮ６のドレインに接続されている。トランジスタＰ２及びＰ３のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ３のドレイン及びトランジスタＮ７のゲートは、いずれもツェナダイオードＺＤ１のカソードに接続されている。ツェナダイオードＺＤ１のアノードは、接地端に接続されている。トランジスタＮ７のソースは、内部電源電圧Ｖｒｅｇの印加端に接続されている。

参照電圧生成回路Ｙ１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ８及びＮ９とバッファＢＵＦを含む。トランジスタＮ８はデプレッション型であり、トランジスタＮ９はエンハンスメント型である。トランジスタＮ８のドレインは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＮ８のゲート及びソースは、トランジスタＮ９のゲート及びドレインと接続されている。トランジスタＮ９のソースは、接地端に接続されている。バッファＢＵＦの非反転入力端（＋）は、電圧Ｖｃの印加端（トランジスタＮ８のソースとトランジスタＮ９のドレインとの接続ノード）に接続されている。バッファＢＵＦの反転入力端（−）は、バッファＢＵＦの出力端に接続されている。バッファＢＵＦの出力端は、参照電圧Ｖｒｅｆの印加端に接続されている。

プリチャージ回路Ｙ２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１０と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、を含む。トランジスタＮ１０及びＰ４〜Ｐ６は、いずれもエンハンスメント型である。トランジスタＰ４及びＰ５のソース、並びに、トランジスタＮ１０のドレインは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＮ５ｂのドレインに接続されている。トランジスタＰ４及びＰ５のゲートは、トランジスタＰ４のドレインに接続されている。トランジスタＰ５のドレイン及びトランジスタＮ１０のゲートは、いずれもトランジスタＰ６のソースに接続されている。トランジスタＰ６のドレインは、接地端に接続されている。トランジスタＰ６のゲートは、電圧Ｖ２ａの印加端（トランジスタＮ５ａのソースと抵抗Ｒ１ａとの接続ノード）に接続されている。トランジスタＮ１０のソースは、電圧ＶＣの印加端に接続されている。

＜基準電流生成回路＞
基準電流生成回路Ｘ１０において、トランジスタＮ１〜Ｎ４及びＰ１は、デプレッション型のトランジスタＮ１を用いて基準電圧Ｖ１を生成する基準電圧生成部Ｘ１１（いわゆるデプレッション型基準電圧源）に相当する。また、トランジスタＮ５ａ、Ｎ５ｂ及びＮ６、並びに、抵抗Ｒ１ａ及びＲ１ｂは、基準電圧Ｖ１から基準電流Ｉ２ａ及びＩ２ｂを生成する電圧／電流変換部Ｘ１２に相当する。

基準電圧生成部Ｘ１１で消費される電流Ｉ１は、電源電圧ＶＣＣに依存することなく非常に小さい電流値（０．１μＡ程度）にバイアスされている（図６の上段を参照）。従って、基準電圧生成部Ｘ１１は、電源電圧ＶＣＣが高くなっても、電流Ｉ１の増大を招くことなく、トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノードから一定の基準電圧Ｖ１を出力し続けることができる（図６の下段を参照）。

そこで、基準電流生成回路Ｘ１０は、基準電圧生成部Ｘ１１の上記特性を利用し、基準電圧Ｖ１を電圧／電流変換することによって、基準電流Ｉ２ａ及びＩ２ｂを生成する構成とされている。このような構成を採用すれば、図９の従来構成と異なり、抵抗値を大きく設定することなく、基準電流生成回路Ｘ１０の消費電流を低減することができるので、基準電流生成回路Ｘ１０の回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。例えば、従来構成と同程度の消費電流値を実現するのであれば、基準電流生成回路Ｘ１０の回路規模を従来構成の約１／３まで縮小することが可能となる。

また、基準電圧生成部Ｘ１１は、電源電圧ＶＣＣの印加端とトランジスタＮ１のドレインとの間に、ゲートとソースが接続された複数のデプレッション型トランジスタＮ３ａ〜Ｎ３ｅを含む。このような構成とすることにより、トランジスタＮ１及びＮ３ａ〜Ｎ３ｅに各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。特に、低暗電流化と高耐圧化の両方が要求される車載デバイス用電源として、ＬＤＯレギュレータＩＣ１００を用いる場合には、上記の構成が非常に有効であると言える。

また、基準電圧生成部Ｘ１１は、トランジスタＮ２のソースと接地端との間に、ゲートとドレインが接続されたトランジスタＮ４を含んでいる。このような構成とすることにより、基準電圧Ｖ１をトランジスタＮ４のゲート・ソース間電圧Ｖｇｓ（Ｎ４）だけ嵩上げすることができる。

また、電圧／電流変換部Ｘ１２は、ゲートが基準電圧Ｖ１の印加端に接続されたトランジスタＮ５ａ及びＮ５ｂと、トランジスタＮ５ａ及びＮ５ｂのソースと接地端との間に各々接続された抵抗Ｒ１ａ及び Ｒ１ｂと、を含み、抵抗Ｒ１ａ及びＲ１ｂに流れる電流を基準電流Ｉ２ａ及びＩ２ｂとして出力する。このような構成とすることにより、抵抗Ｒ１ａには、基準電圧Ｖ１をトランジスタＮ５ａのゲート・ソース間電圧Ｖｇｓ（Ｎ５ａ）だけ引き下げた電圧Ｖ２ａ（＝Ｖ１−Ｖｇｓ（Ｎ５ａ））が印加され、抵抗Ｒ１ｂには、基準電圧Ｖ１をトランジスタＮ５ｂのゲート・ソース間電圧Ｖｇｓ（Ｎ５ｂ）だけ引き下げた電圧Ｖ２ｂ（＝Ｖ１−Ｖｇｓ（Ｎ５ｂ））が印加される。

ここで、トランジスタＮ４とトランジスタＮ５ａ及びＮ５ｂとは、半導体基板上でペア性が取れるようにレイアウトされている。このような構成とすることにより、トランジスタＮ４のゲート・ソース間電圧Ｖｇｓ（Ｎ４）と、トランジスタＮ５ａ及びＮ５ｂのゲート・ソース間Ｖｇｓ（Ｎ５ａ）及びＶｇｓ（Ｎ５ｂ）とを同一値として、抵抗Ｒ１ａ及びＲ１ｂに各々印加される電圧Ｖ２ａ及びＶ２ｂをトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ（Ｎ２）（すなわちデプレッション型基準電圧源（Ｎ１及びＮ２）のみで設定される電圧値）とほぼ一致させることが可能となる。

基本的に、基準電圧生成部Ｘ１１で生成される基準電圧Ｖ１は、その温度特性がフラットである。また、トランジスタＮ４及びＮ５のペア性を確保することによって、トランジスタＮ４及びＮ５のばらつきは、相対的にキャンセルされている。従って、基準電圧Ｖ１を電圧／電流変換することにより、温度特性のフラットな基準電流Ｉ２ａ及びＩ２ｂを生成することが可能となる。

ところで、デプレッション型トランジスタは、その構造上素子耐圧が低いので、電圧変動の大きい場所や高電圧の印加される場所には本来使用しにくい素子である。そこで、基準電圧生成部Ｘ１１は、ソースがトランジスタＮ１のドレインに接続されて、ドレインが接地端に接続されて、ゲートが基準電圧Ｖ１の印加端に接続されたトランジスタＰ１を有する構成とされている。なお、トランジスタＰ１としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴを用いればよい。

このような構成とすることにより、トランジスタＮ１のドレイン端子電圧Ｖ３（ないしは、Ｂ／Ｌ［Buried Layer］のコンタクト端子電圧）は、図７で示したように、最大でも基準電圧Ｖ１からトランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）の分だけ高い電圧（＝Ｖ１＋Ｖｇｓ（Ｐ１））までしか上がらない。従って、トランジスタＰ１を挿入することにより、トランジスタＮ１のドレイン端子電圧Ｖ３（ないしは、Ｂ／Ｌのコンタクト端子電圧）を素子耐圧以下にクランプすることが可能となる。

また、先にも述べた通り、電源電圧ＶＣＣの印加端とトランジスタＮ１のドレインとの間には、複数のデプレッション型トランジスタＮ３ａ〜Ｎ３ｅが直列接続されている。そこで、トランジスタＰ１のソースは、電源電圧ＶＣＣの印加端ではなく、トランジスタＮ３ｅのソースとトランジスタＮ１のドレインとの接続ノードに接続されている。このような構成とすることにより、トランジスタＰ１に流れる電流を制限することが可能となる。

また、電圧／電流変換部Ｘ１２は、ゲートがトランジスタＮ１のドレインに接続され、ソースがトランジスタＮ５ａのドレインに接続されたトランジスタＮ６を含む。なお、トランジスタＮ６としては、高耐圧（例えば６０Ｖ耐圧）のＮＤＭＯＳＦＥＴを用いればよい。このような構成とすることにより、トランジスタＮ５ａのドレイン端子電圧Ｖ４は、電源電圧ＶＣＣに依らず、トランジスタＮ１のドレイン端子電圧Ｖ３からトランジスタＮ６のゲート・ソース間電圧Ｖｇｓ（Ｎ６）だけ低い電圧（＝Ｖ３−Ｖｇｓ（Ｎ６））にプリレギュレートされる。

＜内部電源電圧生成回路＞
内部電源電圧生成回路Ｘ２０において、トランジスタＰ２及びＰ３は、電源電圧ＶＣＣの供給を受けて基準電流Ｉ２ａに応じたミラー電流Ｉ３を生成するカレントミラーを形成する。ミラー電流Ｉ３は、ツェナダイオードＺＤ１を介して接地端に流し込まれる。ツェナダイオードＺＤ１のカソード電圧Ｖ５は、トランジスタＮ７のゲートに供給される。従って、トランジスタＮ７のソースには、ツェナダイオードＺＤ１のカソード電圧Ｖ５からトランジスタＮ７のゲート・ソース間電圧Ｖｇｓ（Ｎ７）だけ低い内部電源電圧Ｖｒｅｇ（＝Ｖ５−Ｖｇｓ（Ｎ７））が現れる。なお、トランジスタＰ２及びＰ３、並びに、トランジスタＮ７としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ及びＮＤＭＯＳＦＥＴを用いればよい。

＜参照電圧生成回路＞
参照電圧生成回路Ｙ１０において、トランジスタＮ８及びＮ９は、デプレッション型のトランジスタＮ８を用いて電圧ＶＣ（＝参照電圧Ｖｒｅｆ）を生成する参照電圧生成部Ｙ１１（いわゆるデプレッション型基準電圧源）に相当する。バッファＢＵＦは、電圧ＶＣを参照電圧Ｖｒｅｆとして出力する。

参照電圧生成部Ｙ１１で消費される電流Ｉ４は、内部電源電圧Ｖｒｅｇに依存することなく非常に小さい電流値（０．１μＡ程度）にバイアスされており、低消費電流化には好適である。しかしながら、電流Ｉ４が小さいということは、ＬＤＯレギュレータＩＣ１００の動作時において、参照電圧生成部Ｙ１１が非常に高いインピーダンス成分となることを意味している。言い換えれば、ＬＤＯレギュレータＩＣ１００の起動時において、参照電圧生成部Ｙ１１に十分な電流Ｉ４が流れ始めるまでの時間（参照電圧Ｖｒｅｆの起動時間）が長いということを意味する。特に、ＬＤＯレギュレータＩＣ１００が低温状態下で使用される場合には、電流Ｉ４がさらに小さくなるので、参照電圧Ｖｒｅｆの起動には、より長時間を要することになる。

＜プリチャージ回路＞
そこで、参照電圧生成ブロック１０２は、内部電源電圧Ｖｒｅｇの供給を受けてＬＤＯレギュレータＩＣ１００の起動時に参照電圧Ｖｒｅｆのプリチャージ（起動補助）を行うプリチャージ回路Ｙ２０を含む。

プリチャージ回路Ｙ２０において、トランジスタＰ４及びＰ５は、内部電源電圧Ｖｒｅｇの供給を受けて基準電流Ｉ２ｂに応じたミラー電流Ｉ５を生成するカレントミラーを形成する。ミラー電流Ｉ５は、トランジスタＰ６を介して接地端に流し込まれる。トランジスタＰ６のソースには、トランジスタＰ６のゲートに印加されるバイアス電圧Ｖ２ａからトランジスタＰ６のゲート・ソース間電圧Ｖｇｓ（Ｐ６）だけ高い電圧ＶＡ（＝Ｖ２ａ＋Ｖｇｓ（Ｐ６））が現れる。電圧ＶＡは、トランジスタＮ１０のゲートに供給される。従って、トランジスタＮ１０のソースには、電圧ＶＡよりもトランジスタＮ１０のゲート・ソース間電圧Ｖｇｓ（Ｎ１０）だけ低い電圧ＶＢ（＝ＶＡ−Ｖｇｓ（Ｎ１０）＝Ｖ２ａ＋Ｖｇｓ（Ｐ６）−Ｖｇｓ（Ｎ１０））が現れる。従って、トランジスタＰ６及びＮ１０のゲート・ソース間電圧Ｖｇｓ（Ｐ６）及びＶｇｓ（Ｎ１０）を揃えると共に、半導体基板上におけるトランジスタＰ６及びＮ１０のペア性を確保しておけば、電圧ＶＢはバイアス電圧Ｖ２ａとほぼ一致する。すなわち、トランジスタＰ６及びＮ１０は、いわゆる一石バッファとして、バイアス電圧Ｖ２ａを参照電圧生成回路Ｙ１０に伝達する。なお、トランジスタＰ６及びＮ１０としては、電界効果トランジスタに代えてバイポーラトランジスタを用いても構わない。

ＬＤＯレギュレータＩＣ１００の起動時には、参照電圧生成回路Ｙ１０よりも先に、プリチャージ回路Ｙ２０のカレントミラー（Ｐ４及びＰ５）が動作を開始し、それに次いで一石バッファ（Ｐ６及びＮ１０）が動作を開始する。トランジスタＰ６のゲートには、ＬＤＯレギュレータＩＣ１００に含まれる回路ブロックのうちで最も早く起動する内部電源電圧生成ブロック１０１からバイアス電圧Ｖ２ａが印加される。先にも述べたように、このバイアス電圧Ｖ２ａは、一石バッファ（Ｐ６及びＮ１０）を介して参照電圧生成回路Ｙ１０（より具体的には電圧ＶＣの印加端）に伝達される。

バッファＢＵＦの入力段は、Ｎチャネル型電界効果トランジスタで形成されている。この場合、バイアス電圧Ｖ２ａは、電圧ＶＣ（延いては参照電圧Ｖｒｅｆ）の最終的な目標値よりも低く設定しておくとよい。このような設定を行うことにより、参照電圧生成回路Ｙ１０の起動中（Ｖ２ａ＞ＶＣ）には、バイアス電圧Ｖ２ａを用いて参照電圧Ｖｒｅｆのプリチャージ（起動補助）が行われる一方、参照電圧生成回路Ｙ１０の起動完了後（Ｖ２ａ＜ＶＣ）には、バイアス電圧Ｖ２ａよりも電圧ＶＣが優先となり、バッファＢＵＦは電圧ＶＣを参照電圧Ｖｒｅｆとして出力するようになる。従って、ＬＤＯレギュレータＩＣ１００の起動時にのみ、プリチャージ回路Ｙ２０を用いて参照電圧Ｖｒｅｆのプリチャージ（起動補助）を適切に行うことが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴（出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消するための技術）については、車載用ＬＤＯレギュレータＩＣのみならず、出力トランジスタを用いる電源装置全般（民生用スイッチングレギュレータＩＣなど）にも適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴（基準電流生成回路の小型化と低消費電流化とのトレードオフを解消するための技術）については、車載用ＬＤＯレギュレータＩＣに搭載される基準電流生成回路のみならず、他の用途に供される基準電流生成回路全般に適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、車載用ＬＤＯレギュレータＩＣの付加価値を高めるための技術として利用することが可能である。

１００ 電源装置（ＬＤＯレギュレータＩＣ）
１０１ 内部電源電圧生成ブロック
１０２ 参照電圧生成ブロック
１０３ エラーアンプ
１０４ ドライバ
１０５ Ｐチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
１０６〜１０８ 抵抗
１０９ 温度保護回路
１１０ 過電流保護回路
１１１ ダイオード
Ｅ１ 直流電圧源（バッテリ）
Ｃ１、Ｃ２ キャパシタ
Ｄ１ ツェナダイオード（またはショットキーバリアダイオード）
Ｄ２ ダイオード
Ｚ１ 負荷
Ｘ１０ 基準電流生成回路
Ｘ１１ 基準電圧生成部
Ｘ１２ 電圧／電流変換部
Ｘ２０ 内部電源電圧生成回路
Ｙ１０ 参照電圧生成回路
Ｙ１１ 参照電圧生成部
Ｙ２０ プリチャージ回路
Ｍｄ１〜Ｍｄ６ Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｄ）
Ｍ１、Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｎ１、Ｎ３ａ〜Ｎ３ｅ、Ｎ８ Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｄ）
Ｎ２、Ｎ４〜Ｎ７、Ｎ９、Ｎ１０ Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｐ１〜Ｐ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｒ１ａ、Ｒ１ｂ 抵抗
ＺＤ１ ツェナダイオード
ＢＵＦ バッファ

Claims (16)

1. デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、
   前記基準電圧から基準電流を生成する電圧／電流変換部と、
   を有し、
   前記基準電圧生成部は、
   ゲートとソースが接続されたデプレッション型の第１ＮＭＯＳＦＥＴと、
   ゲートとドレインが接続されたエンハンスメント型の第２ＮＭＯＳＦＥＴと、
   を含み、
   前記第１ＮＭＯＳＦＥＴのソースと前記第２ＮＭＯＳＦＥＴのドレインとの接続ノードから前記基準電圧を出力するものであり、さらに、
   ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第１ＰＭＯＳＦＥＴを含む、
   ことを特徴とする基準電流生成回路。
2. 前記基準電圧生成部は、
   電源電圧の印加端と前記第１ＮＭＯＳＦＥＴのドレインとの間に、
   ゲートとソースが接続されたデプレッション型の第３ＮＭＯＳＦＥＴを少なくとも一つ含むことを特徴とする請求項１に記載の基準電流生成回路。
3. 前記基準電圧生成部は、
   前記第２ＮＭＯＳＦＥＴのソースと接地端との間に、
   ゲートとドレインが接続された第４ＮＭＯＳＦＥＴを含むことを特徴とする請求項２に記載の基準電流生成回路。
4. 前記電圧／電流変換部は、
   ゲートが前記基準電圧の印加端に接続された第５ＮＭＯＳＦＥＴと、
   前記第５ＮＭＯＳＦＥＴのソースと接地端との間に接続された抵抗と、
   を含み、
   前記抵抗に流れる電流を前記基準電流として出力することを特徴とする請求項３に記載の基準電流生成回路。
5. 前記第４ＮＭＯＳＦＥＴと前記第５ＮＭＯＳＦＥＴは、半導体基板上でペア性が取れるようにレイアウトされていることを特徴とする請求項４に記載の基準電流生成回路。
6. 前記電圧／電流変換部は、
   ゲートが前記第１ＮＭＯＳＥＦＴのドレインに接続されて、ソースが前記第５ＮＭＯＳＦＥＴのドレインに接続された第６ＮＭＯＳＦＥＴを含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の基準電流生成回路。
7. 電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、
   前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、
   出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、
   を有する電源装置であって、
   前記内部電源電圧生成ブロックは、
   請求項１〜請求項６のいずれか一項に記載の基準電流生成回路と、
   前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路と、
   を含むことを特徴とする電源装置。
8. 前記参照電圧生成ブロックは、
   デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、
   前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、
   を含むことを特徴とする請求項７に記載の電源装置。
9. 電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、
   前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、
   出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、
   を有する電源装置であって、
   前記内部電源電圧生成ブロックは、
   所定の基準電流を生成する基準電流生成回路と、
   前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路と、
   を含み、
   前記基準電流生成回路は、
   デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、
   前記基準電圧から前記基準電流を生成する電圧／電流変換部と、
   を有し、
   前記参照電圧生成ブロックは、
   デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、
   前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、
   を含むことを特徴とする電源装置。
10. 前記プリチャージ回路は、
    前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、
    ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたＰＭＯＳＦＥＴと、
    ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記ＰＭＯＳＦＥＴのソースに接続されて、ソースが前記参照電圧生成回路に接続されたＮＭＯＳＦＥＴと、
    を含むことを特徴とする請求項８または請求項９に記載の電源装置。
11. 前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力することを特徴とする請求項１０に記載の電源装置。
12. 前記電圧／電流変換部は、
    ゲートが前記基準電圧の印加端に接続された第５ＮＭＯＳＦＥＴと、
    前記第５ＮＭＯＳＦＥＴのソースと接地端との間に接続された抵抗と、
    を含み、
    前記抵抗に流れる電流を前記基準電流として出力するとともに、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力することを特徴とする請求項１０または請求項１１に記載の電源装置。
13. 前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されていることを特徴とする請求項１０〜請求項１２のいずれか一項に記載の電源装置。
14. ゲートとソースが接続されたデプレッション型の第１ＮＭＯＳＦＥＴと、
    ゲートとドレインが接続されたエンハンスメント型の第２ＮＭＯＳＦＥＴと、
    を含み、
    前記第１ＮＭＯＳＦＥＴのソースと前記第２ＮＭＯＳＦＥＴのドレインとの接続ノードから前記基準電圧を出力するものであり、さらに、
    ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第１ＰＭＯＳＦＥＴを含む、
    ことを特徴とする基準電圧生成回路。
15. 電源電圧の印加端と前記第１ＮＭＯＳＦＥＴのドレインとの間に、
    ゲートとソースが接続されたデプレッション型の第３ＮＭＯＳＦＥＴを少なくとも一つ含むことを特徴とする請求項１４に記載の基準電圧生成回路。
16. 前記第２ＮＭＯＳＦＥＴのソースと接地端との間に、
    ゲートとドレインが接続された第４ＮＭＯＳＦＥＴを含むことを特徴とする請求項１５に記載の基準電圧生成回路。

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