JP5581868B2 - 半導体回路及びそれを用いた定電圧回路 - Google Patents

Description

本発明は、半導体回路及びそれを用いた定電圧回路に関する。

図７は、通常の定電圧回路である。
入力端子11には基準電圧発生回路16の電源端子、差動増幅回路15の電源端子、ドライバトランジスタM12のソースが接続され、基準電圧発生回路16の出力端子が差動増幅回路15の反転入力端子に接続されている。差動増幅回路16の出力端子がドライバトランジスタM12のゲートに接続され、ドライバトランジスタM12のドレインが13に接続されている。出力端子13には抵抗R11,R12が直列に接続され、抵抗R12は基準電圧発生回路16の電源端子、差動増幅回路15の電源端子、及びGNDノード12に接続され、抵抗R11,R12の中点は差動増幅回路15の非反転入力端子に接続されている。

動作メカニズムは通常のシリーズレギュレータと同様であるため、説明を省略する。

関連する技術として特許文献１，２が挙げられる。
特許文献１に記載の発明は、出力電圧の変動をコンパレータで検出し、変動の大きさに応じて、トランジスタのゲート電圧を制御している。これによって、出力電圧のオーバーシュートを低減している。

特許文献２に記載の発明は、入力電圧が大きく変動した場合にコンデンサの電荷は保存されるため、トランジスタのゲート電圧が上昇し、トランジスタがオンし、誤差増幅器の消費電流が増大する。これによって、入力電圧が変動した場合の出力電圧のオーバーシュートを低減している。

図８（ａ）は、図７に示した定電圧回路の入力端子11の電圧−時間特性を示す図であり、図８（ｂ）は、図７に示した定電圧回路のノード13の電圧−時間特性を示す図である。
基準電圧14、差動増幅回路15、出力ドライバのドレインが直接入力ノード11に接続されているので、入力電圧が急峻に変動した場合には出力電圧は大きく変化する。

ところで、図８（ａ）、（ｂ）において、入力電圧が5Vから25Vに急峻に変動する場合、出力電圧はオーバーシュートし、出力端子13に接続されたマイコンなどの定格電圧を超え破壊することがあった。また入力電圧が25Vから5Vに急峻に変動する場合、出力電圧はアンダーシュートし、出力端子13に接続されたマイコンなどの最低動作電圧以下となりマイコンが動作を停止したり、誤動作したりすることがあった。

すなわち、特許文献１に記載の技術では、IC(Integrated Circuit：集積回路)の入力電圧が急峻に変動することが原因で出力電圧が変動する場合は、出力電圧をモニタして変動量に応じたフィードバック制御をしていた。これは出力電圧をモニタする回路が必要でその分余分な消費電流を必要とした。また出力電圧が変動してからフィードバック制御が働くまでの時間が必要なため出力電圧変動を抑制する効果は小さかった。

また、本発明に係る半導体回路及びそれを用いた定電圧回路の他の実施の形態は、ICの入力電圧を定電流回路とコンデンサで常時モニタし、入力電圧の大きな変動があった場合に、一時的にICの消費電流を大きくし、制御回路の応答特性を良くする方法があった(特許文献２参照)。この方法で効果を得るためには数pFのコンデンサが必要で、このようなコンデンサは面積が大きくチップコストの増大の原因となった。また一時的とはいえ大きな消費電流が必要であったので電池で駆動されるアプリケーションでは電池寿命の短縮の原因となった。

そこで、本発明の目的は、ICの入力電圧が急峻に変動した際にも出力電圧のアンダーシュートとオーバーシュートが小さく、低消費電流の半導体回路及びそれを用いた定電圧回路を提供することにある。

上記課題を解決するため、請求項１記載の発明は、デプレッション型ＮＭＯＳ(Negative Metal Oxide Semiconductor)トランジスタのドレインが入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのゲートが前記入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのソースが定電圧回路に接続された半導体回路であって、前記デプレッション型ＮＭＯＳトランジスタのドレインと前記入力端子との間に抵抗素子を挿入したことを特徴とする。

本発明によれば、ICの入力電圧が急峻に変動した際にも出力電圧のアンダーシュートとオーバーシュートが小さく、低消費電流の半導体回路及びそれを用いた定電圧回路の提供を実現することができる。

本発明に係る半導体回路の一実施例を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 通常の定電圧回路である。 （ａ）は、図７に示した定電圧回路の入力端子11の電圧−時間特性を示す図であり、（ｂ）は、図７に示した定電圧回路のノード13の電圧−時間特性を示す図である。 （ａ）は、図１に示した半導体回路における入力端子11−時間特性曲線であり、（ｂ）は、図１に示した半導体回路におけるノード14−時間特性曲線であり、（ｃ）は、図１に示した半導体回路におけるノード13−時間特性曲線である。 （ａ）は、図５に示した半導体回路における入力端子11−時間特性曲線であり、（ｂ）は、図５に示した半導体回路におけるノード14−時間特性曲線であり、（ｃ）は、図５に示した半導体回路におけるノード13−時間特性曲線である。 （ａ）は、図１で入力端子11の電圧が急峻に低下しノード14の電圧が入力端子11の電圧よりも大きくなっているときのNMOSトランジスタの端子21の説明図であり、（ｂ）は、（ａ）に示したNMOSトランジスタのドレイン電流Id−ドレイン/ソース間電圧(端子V14−V11間電圧)特性曲線である。 （ａ）は、図３で入力端子11の電圧が急峻に低下しノード14の電圧が入力端子11の電圧よりも大きくなっているときのNMOSトランジスタの端子21の説明図であり、（ｂ）は（ａ）に示したNMOSトランジスタM21のドレイン電流Id−ドレイン/ソース間電圧(端子V14−V11間電圧)特性曲線である。 IC内部の定電圧回路以外の回路へ一定電圧を供給する内部定電圧回路に本発明を適用した変形例である。 IC内部の定電圧回路以外の回路へ一定電圧を供給する内部定電圧回路に本発明を適用した変形例である。

本発明に係る半導体回路及びそれを用いた定電圧回路の一実施の形態は、定電圧回路と入力端子の間にデプレッション型NMOSトランジスタを接続するだけなので消費電流が増加しない。またデプレッション型NMOSトランジスタのソース電圧の変動が入力電圧の変動よりも小さくなるので、フィードバック制御のように効果が現れるまでの時間を必要としない。

また、本発明に係る半導体回路及びそれを用いた定電圧回路の他の実施の形態は、定電圧回路のドライバトランジスタと入力端子の間にデプレッション型NMOSトランジスタを接続しているだけなので消費電流が増加しない。またデプレッション型NMOSトランジスタのソース電圧の変動が入力電圧の変動よりも小さくなるので、フィードバック制御のように効果が現れるまでの時間を必要としない。

また、本発明に係る半導体回路及びそれを用いた定電圧回路はコンデンサが必要でないため、チップ面積が小さくて済む。また一時的な消費電流の増大もない。

図１は、本発明に係る半導体回路の一実施例を示す回路図である。
デプレッション型のNMOSトランジスタ(以下、トランジスタと表記する。)M21のドレイン及びゲートを図示しないICの入力端子11に接続し、ソースを定電圧回路1に接続している。トランジスタM21はデプレッション型トランジスタなので、入力ノード11の電圧が正の電圧の場合にはオンしており、ノード14は入力端子11からわずかに低下した電圧になる。

したがって、定電圧回路１は通常の定電圧回路と同様に動作が可能で、出力ノード13には定電圧化された電圧が出力される(図９（ａ）〜（ｃ）で入力端子11の電圧がフラットな部分である。)。

ここで、図９（ａ）は、図１に示した半導体回路における入力端子11−時間特性曲線であり、図９（ｂ）は、図１に示した半導体回路におけるノード14−時間特性曲線であり、図９（ｃ）は、図１に示した半導体回路におけるノード13−時間特性曲線である。

入力端子11の電圧が急峻に低下した場合、ノード14の寄生容量などに充電された電荷は、トランジスタM21を経て入力端子11に放電される。このときノード14の電圧が入力端子11の電圧よりも大きい間、トランジスタM21は一定電流を流す、定電流回路(図１１（ａ）、（ｂ）)として機能する。

ここで、図１１（ａ）は、図１で入力端子11の電圧が急峻に低下しノード14の電圧が入力端子11の電圧よりも大きくなっているときのNMOSトランジスタの端子21の説明図であり、図１１（ｂ）は、図１１（ａ）に示したNMOSトランジスタのドレイン電流Id−ドレイン/ソース間電圧(端子V14−V11間電圧)特性曲線である。
このため入力端子11の電圧が急峻に低下してもノード14の電圧の変化は緩和され(図９（ａ）〜（ｃ）参照)、定電圧回路の出力電圧の変動は小さくなる(図９)。またノード14の電圧の変化を緩和するためにノード14とグラウンド間にコンデンサを接続することが有効である。

図２は、本発明に係る半導体回路の他の実施例を示す回路図である。
図２ではデプレッション型のNMOSトランジスタM21ドレイン及びゲートをICの入力端子11に接続し、ソースに定電圧回路の出力ドライバだけを接続している。
このような場合も、入力端子11の電圧が急峻に低下すると、ノード14の電荷はNMOSトランジスタM21を経て入力端子11に放電されるので、実施例１と同様にノード14の電圧の変化は緩和される。
図２の場合、ドライバトランジスタM12のドレイン電圧の変化が緩和されるだけであるが、定電圧回路の出力電圧の変動を小さくする効果がある。出力電圧の変動を小さくする効果という面では実施例１の方が有効であるが、実施例２の定電圧回路は実施例１の定電圧回路に比べて低電圧動作が可能である。

図３は、本発明に係る半導体回路の他の実施例を示す回路図である。
デプレッション型のNMOSトランジスタM21のドレインと入力端子11との間に抵抗を挿入している点以外は図１に示し半導体回路と同様である。
入力端子11の電圧が急峻に低下した場合、ノード14の電荷はNMOSトランジスタM21と抵抗R21とを経て入力端子11に放電される。このときノード14の電圧が入力端子11の電圧よりも大きい間は図１２（ａ）、（ｂ）のようにNMOSトランジスタM21は一定電流を流す。

ここで、図１２（ａ）は、図３で入力端子11の電圧が急峻に低下しノード14の電圧が入力端子11の電圧よりも大きくなっているときのNMOSトランジスタの端子21の説明図であり、図１２（ｂ）は図１２（ａ）に示したNMOSトランジスタM21のドレイン電流Id−ドレイン/ソース間電圧(端子V14−V11間電圧)特性曲線である。

さらに電流が流れることによって抵抗R21で電圧が発生するため、NMOSトランジスタM21のしきい値が上昇する負帰還がかかるため、電流は小さな値に制限される。このため入力端子11の電圧が急峻に低下した場合のノード14の電圧の変化は第一の実施例よりも緩和される(図９（ａ）〜（ｃ）参照。)。

図４は、本発明に係る半導体回路の他の実施例を示す回路図である。
デプレッション型NMOSトランジスタM21のドレインと入力端子11との間に抵抗を挿入した点以外は図２の半導体回路と同様である。また効果は図３に示した実施例と同様である。

図５は、本発明に係る半導体回路の他の実施例を示す回路図である。
図５ではデプレッション型のNMOSトランジスタM21のドレインをICの入力端子11に接続し、ゲートは抵抗22を経てICの入力端子11に接続し、さらにゲートとGNDノード12との間にはコンデンサC21が接続されている。
入力端子11の電圧が急峻に上昇しても、NMOSトランジスタM21のゲート電圧は抵抗R22とコンデンサC21との時定数でしか上昇しないので、ノード14の電圧の変化は入力ノード11の変化よりも緩和される(図１０（ａ）〜（ｃ）)。

ここで、図１０（ａ）は、図５に示した半導体回路における入力端子11−時間特性曲線であり、図１０（ｂ）は、図５に示した半導体回路におけるノード14−時間特性曲線であり、図１０（ｃ）は、図５に示した半導体回路におけるノード13−時間特性曲線である。

また入力端子11の電圧が急峻に低下すると、ノード14の電荷はNMOSトランジスタM21を経て入力端子11に放電されるので、実施例１と同様にノード14の電圧の変化は緩和される。

図６は、本発明に係る半導体回路の他の実施例を示す回路図である。
図６に示した実施例と図４に示した実施例との相違点は、NMOSトランジスタのゲートとGNDノードとの間にコンデンサを設けた点である。
このような構成においても同様の効果が得られる。
＜変形例＞

図１３、１４は、IC内部の定電圧回路以外の回路へ一定電圧を供給する内部定電圧回路に本発明を適用した変形例である。
図１３、１４に示した変形例と図１、２に示した実施例との相違点は、内部定電圧回路にNch(Nチャンネル)ドライバトランジスタが用いられる点である。それ以外は実施例1,2と同様である。

以上において、上記各実施例は、ICの外部端子に出力電圧が出力される定電圧回路だけではなく、IC内部の定電圧回路以外の回路へ一定電圧を供給する内部定電圧回路に適用することもできる。ICの外部端子に出力電圧が出力される定電圧回路では出力端子にコンデンサを接続することによって出力電圧変動を小さくすることができるが、IC内部の定電圧回路以外の回路へ一定電圧を供給する内部定電圧回路の場合、出力電圧変動を抑制するためのコンデンサをIC内部に内蔵することが困難である。
そのような場合にも本半導体回路は有効に作用する。

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

＜作用効果＞
本発明に係る半導体回路においては、デプレッション型のNMOSトランジスタのドレインが入力端子に接続され、デプレッション型のNMOSトランジスタのゲートが入力端子に接続され、デプレッション型NMOSトランジスタのソースが定電圧回路に接続され、ICに入力される電圧が急峻に低下しても定電圧回路に入力される電圧の変化はそれよりも緩和されるので、消費電流を増加させること無く定電圧回路の出力電圧のアンダーシュートを小さくすることができる。

本発明に係る半導体回路においては、デプレッション型のNMOSトランジスタのドレインが入力端子に接続され、デプレッション型のNMOSトランジスタのゲートが入力端子に接続され、デプレッション型のNMOSトランジスタのソースが定電圧回路のドライバトランジスタに接続されているので、ICに入力される電圧が急峻に低下してもドライバトランジスタに印加される電圧の変化はそれよりも緩和され、消費電流を増加させること無く定電圧回路の出力電圧のアンダーシュートを小さくすることができ、さらに低入力電圧での動作が可能である。

本発明に係る半導体回路においては、デプレッション型のNMOSトランジスタのドレインと入力電圧端の間に抵抗素子を挿入しているので、ICに入力される電圧が急峻に低下した際に、定電圧回路の入力電圧の変化が緩和される効果を大きくすることができ、消費電流の増加も無い。

本発明に係る半導体回路においては、デプレッション型のNMOSトランジスタのゲートが抵抗を介して入力端子に接続され、さらにゲートがコンデンサを介してグラウンドに接続されているので、ICに入力される電圧が急峻に低下したときだけでなく、急峻に上昇したときにも定電圧回路に入力される電圧の変化を緩和することができ、消費電流の増加も無い。

本発明は、高耐圧ボルテージレギュレータに利用できる。

１１ 入力端子（入力ノード）
１２ ＧＮＤノード
１３ 出力端子
１４ ノード
１５ 差動増幅回路
１６ 基準電圧発生回路
Ｃ１ コンデンサ
Ｍ１２ ドライバトランジスタ
Ｍ２１ ＮｃｈＭＯＳトランジスタ
Ｒ１１、Ｒ１２ 抵抗

特開２００８−３１０６１６号公報 特許２７０６７２１号公報

Claims (5)

1. デプレッション型ＮＭＯＳトランジスタのドレインが入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのゲートが前記入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのソースが定電圧回路に接続された半導体回路であって、
   前記デプレッション型ＮＭＯＳトランジスタのドレインと前記入力端子との間に抵抗素子を挿入したことを特徴とする半導体回路。
2. デプレッション型ＮＭＯＳトランジスタのドレインが入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのゲートが前記入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのソースが定電圧回路に接続された半導体回路であって、
   前記デプレッション型ＮＭＯＳトランジスタのゲートが抵抗を介して入力端子に接続され、さらに前記ゲートがコンデンサを介してグラウンドに接続されたことを特徴とする半導体回路。
3. デプレッション型ＮＭＯＳトランジスタのドレインが入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのゲートが前記入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのソースが定電圧回路のドライバトランジスタに接続された半導体回路であって、
   前記デプレッション型ＮＭＯＳトランジスタのドレインと前記入力端子との間に抵抗素子を挿入したことを特徴とする半導体回路。
4. デプレッション型ＮＭＯＳトランジスタのドレインが入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのゲートが前記入力端子に接続され、前記デプレッション型ＮＭＯＳトランジスタのソースが定電圧回路のドライバトランジスタに接続された半導体回路であって、
   前記デプレッション型ＮＭＯＳトランジスタのゲートが抵抗を介して入力端子に接続され、さらに前記ゲートがコンデンサを介してグラウンドに接続されたことを特徴とする半導体回路。
5. 請求項１から４の何れか一項記載の半導体回路を用いた定電圧回路であって、ＩＣに内蔵され、そのＩＣの定電圧回路以外の機能部分に供給するための電圧を出力し、出力ドライバがＮＭＯＳトランジスタであることを特徴とする定電圧回路。

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