JP5756434B2 - レギュレータ回路およびレギュレータ回路の制御方法 - Google Patents
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Description
本発明は、レギュレータ回路およびレギュレータ回路の制御方法に関する。
従来、入力電圧を所定の出力電圧に変換するレギュレータ回路として、例えば、リニアアンプを備えた図１１に示すような一般によく知られているレギュレータ回路や、さらに、温度環境の変化の影響を抑制するようにしたレギュレータ回路なども提案されている（例えば、特許文献１参照）。
ところで、近年、電子機器等においてはコスト削減が求められている。コスト削減を図る方法として電子機器等に搭載されているＬＳＩなどにおいて、デジタル信号処理を行うデジタルブロックのＣＨＩＰサイズの削減を図る方法がある。このＣＨＩＰサイズの削減を図るために、デジタルブロックに微細プロセスを適用した場合、耐圧の低い微細プロセス回路は内部レギュレータ回路で駆動する必要がある。
ここで、例えば携帯電話機などの電子機器が待ち受け状態となった場合には、携帯電話機の通話機能などは待機状態としても問題ないが、外部装置とのインタフェース機能は動作させておく必要がある。すなわち外部装置からの動作命令を受け付けることのできる状態としておく必要がある。
携帯電話機などのデジタルブロックとしてのデジタルインタフェース回路の電力源としてレギュレータ回路を用いた場合、前述のようにデジタルインタフェース回路は常時オン状態としておく必要があるため、デジタルインタフェース回路の電力源であるレギュレータ回路も常時オン状態としておく必要がある。
携帯電話機などのデジタルブロックとしてのデジタルインタフェース回路の電力源としてレギュレータ回路を用いた場合、前述のようにデジタルインタフェース回路は常時オン状態としておく必要があるため、デジタルインタフェース回路の電力源であるレギュレータ回路も常時オン状態としておく必要がある。
そのためレギュレータ回路には、消費電力が低いことが要求され、特に携帯電話機などの場合には、連続使用の観点から限りなく消費電力が零に近いことが望まれる。
前記図１１に示すレギュレータ回路の場合、トランジスタ対で構成されるリニアアンプにバイアス電圧を供給する必要がある。つまり、携帯電話機が待受状態となった場合も、レギュレータ回路に対しては、通話が可能な通常の動作状態と同様に引き続きバイアス電圧を供給する必要があり、レギュレータ回路は、待受状態においてもバイアス電流を必要とすることになる。すなわち電流消費が行われることになる。
前記図１１に示すレギュレータ回路の場合、トランジスタ対で構成されるリニアアンプにバイアス電圧を供給する必要がある。つまり、携帯電話機が待受状態となった場合も、レギュレータ回路に対しては、通話が可能な通常の動作状態と同様に引き続きバイアス電圧を供給する必要があり、レギュレータ回路は、待受状態においてもバイアス電流を必要とすることになる。すなわち電流消費が行われることになる。
また、レギュレータ回路として、例えば、図１２に示すような構成のレギュレータ回路も考えられる。このレギュレータ回路は、エンハンストメント型のＰチャネルＭＯＳトランジスタからなるパワーダウン制御用のパワーダウン用トランジスタＰ１とディプレッション型のＮチャネルＭＯＳトランジスタからなる駆動用トランジスタＮ１とが電源ＶＤＤ−ノードｎｏｄｅ１間に直列に接続されてなり、ノードｎｏｄｅ１の電圧が負荷駆動電圧ＶＤＤＲとして後述の負荷Ｑ２１に印加される。
さらに、ノードｎｏｄｅ１とグランドＧＮＤとの間に、負荷（例えばデジタルブロックなど）Ｑ１と安定化容量Ｃ１と電圧上昇防止抵抗Ｒ１とが並列に接続される。そして、パワーダウン用トランジスタＰ１のゲートには負荷Ｑ１への電力供給のオンオフを制御するための制御信号が入力される。なお、駆動用トランジスタＮ１のゲートはグランドＧＮＤに接続される。
このような構成を有するレギュレータ回路において、電圧上昇防止抵抗Ｒ１を設けない場合、駆動用トランジスタＮ１は、ディプレッション型のＭＯＳトランジスタからなるため、負荷Ｑ１が停止した場合、負荷Ｑ１側が高インピーダンスとなり且つ駆動用トランジスタＮ１側が低インピーダンスとなるため、負荷Ｑ１にかかる負荷駆動電圧ＶＤＤＲが上昇し、負荷Ｑ１の耐圧を超える可能性がある。
電圧上昇防止抵抗Ｒ１は、この負荷駆動電圧ＶＤＤＲの上昇を回避し負荷Ｑ１を保護する目的で設けている。つまり、駆動用トランジスタＮ１の出力である負荷駆動電圧を維持するために必要な電流を流し続けることにより、負荷駆動電圧ＶＤＤＲの上昇を抑制している。
そのため、負荷Ｑ１としての携帯電話機が待受状態となった場合であっても、電圧上昇防止抵抗Ｒ１に電流（バイアス電流）を流す必要がある。すなわち電流消費が行われることになる。
そのため、負荷Ｑ１としての携帯電話機が待受状態となった場合であっても、電圧上昇防止抵抗Ｒ１に電流（バイアス電流）を流す必要がある。すなわち電流消費が行われることになる。
このように、待受状態における電流消費は消費電力の増加につながるため、待機状態における消費電力をより低減する方法が望まれていた。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、消費電力をより低減することの可能なレギュレータ回路およびレギュレータ回路の制御方法を提供することを目的としている。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、消費電力をより低減することの可能なレギュレータ回路およびレギュレータ回路の制御方法を提供することを目的としている。
上記目的を達成するために、本発明の請求項１にかかるレギュレータ回路は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、を有し、当該第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型ＭＯＳトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第１接続制御トランジスタと、前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第２接続制御トランジスタと、を備えることを特徴としている。
請求項２にかかる発明は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記安定化容量の両端に接続されるシンクトランジスタと、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴としている。
請求項３にかかる発明は、請求項１または請求項２に記載の発明において、前記低消費モードレギュレータは、前記電源と前記第１ヒステリシスインバータとの間に設けられ、前記第１ヒステリシスインバータへの供給電圧を調整する供給電圧調整回路を備えることを特徴としている。
請求項３にかかる発明は、請求項１または請求項２に記載の発明において、前記低消費モードレギュレータは、前記電源と前記第１ヒステリシスインバータとの間に設けられ、前記第１ヒステリシスインバータへの供給電圧を調整する供給電圧調整回路を備えることを特徴としている。
請求項４にかかる発明は、請求項３記載の発明において、前記供給電圧調整回路は、前記電源と前記第１ヒステリシスインバータとの間に接続されるディプレッション型ＭＯＳトランジスタと、当該ディプレッション型ＭＯＳトランジスタを制御し、温度環境の変化に伴う前記ディプレッション型ＭＯＳトランジスタの特性変動を補正する温度特性補正回路と、を備えることを特徴としている。
請求項５にかかる発明は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されることを特徴としている。
また、請求項６にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、を有し、前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型ＭＯＳトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第１接続制御トランジスタと、前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第２接続制御トランジスタと、を備え、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
請求項７にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記安定化容量の両端に接続されるシンクトランジスタと、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替え、前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴としている。
請求項８にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
また、請求項６にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、を有し、前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型ＭＯＳトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第１接続制御トランジスタと、前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第２接続制御トランジスタと、を備え、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
請求項７にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記安定化容量の両端に接続されるシンクトランジスタと、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替え、前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴としている。
請求項８にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
本発明によれば、負荷駆動電圧を監視する第１ヒステリシスインバータと、電源と安定化容量との間に介挿され前記負荷駆動電圧に応じて制御されるソーストランジスタとを備えるレギュレータを構成することにより、消費電流を抑制した低消費モードレギュレータを実現することができる。そのため、負荷が、消費電流が少ない低消費モード状態にあるときなどには、メインレギュレータに替えて低消費モードレギュレータを用いることにより、低消費モード時における、レギュレータ回路の消費電流すなわち消費電力を低減することができ、結果的に電源の連続使用時間を延長することができる。
以下、本発明のレギュレータ回路１の一例を、図面を参照して説明する。
図１は、本発明におけるレギュレータ回路１の一例を示す回路図である。
図１に示すように、レギュレータ回路１は、メインレギュレータ２と、低消費モードレギュレータ３と、を含んで構成され、レギュレータ回路１では、メインレギュレータ２と低消費モードレギュレータ３とを、選択的に、電源ＶＤＤ−グランドＧＮＤ間に接続するようになっている。
図１は、本発明におけるレギュレータ回路１の一例を示す回路図である。
図１に示すように、レギュレータ回路１は、メインレギュレータ２と、低消費モードレギュレータ３と、を含んで構成され、レギュレータ回路１では、メインレギュレータ２と低消費モードレギュレータ３とを、選択的に、電源ＶＤＤ−グランドＧＮＤ間に接続するようになっている。
メインレギュレータ２は、前述の図１２に示す、ディプレッション型のＮチャネルＭＯＳトランジスタを駆動用トランジスタとして用いたディプレッションＭＯＳレギュレータ回路と同一構成を有する。
すなわち、メインレギュレータ２は、図１に示すように、エンハンストメント型のＰチャネルＭＯＳトランジスタからなる、パワーダウン用トランジスタＰ２１と、ディプレッション型のＮチャネルＭＯＳトランジスタからなる負荷駆動用の駆動用トランジスタＮ２１と、電圧上昇防止抵抗Ｒ２１と、エンハンストメント型のＮチャネルＭＯＳトランジスタからなるパワーダウン用トランジスタＮ２２と、が電源ＶＤＤとグランドＧＮＤとの間にこの順に直列に接続されてなる。
すなわち、メインレギュレータ２は、図１に示すように、エンハンストメント型のＰチャネルＭＯＳトランジスタからなる、パワーダウン用トランジスタＰ２１と、ディプレッション型のＮチャネルＭＯＳトランジスタからなる負荷駆動用の駆動用トランジスタＮ２１と、電圧上昇防止抵抗Ｒ２１と、エンハンストメント型のＮチャネルＭＯＳトランジスタからなるパワーダウン用トランジスタＮ２２と、が電源ＶＤＤとグランドＧＮＤとの間にこの順に直列に接続されてなる。
駆動用トランジスタＮ２１のゲートはグランドＧＮＤに接続される。
また、パワーダウン用トランジスタＰ２１のゲートにはパワーダウン制御信号ＰＤ０が入力される。パワーダウン用トランジスタＮ２２のゲートにはパワーダウン制御信号ＰＤＮ０が入力される。
さらに、駆動用トランジスタＮ２１および電圧上昇防止抵抗Ｒ２１の接続点であるノードｎｏｄｅ１とグランドＧＮＤとの間に安定化容量Ｃ２１が接続され、この安定化容量Ｃ２１と並列に負荷Ｑ２１が接続されるようになっている。
また、パワーダウン用トランジスタＰ２１のゲートにはパワーダウン制御信号ＰＤ０が入力される。パワーダウン用トランジスタＮ２２のゲートにはパワーダウン制御信号ＰＤＮ０が入力される。
さらに、駆動用トランジスタＮ２１および電圧上昇防止抵抗Ｒ２１の接続点であるノードｎｏｄｅ１とグランドＧＮＤとの間に安定化容量Ｃ２１が接続され、この安定化容量Ｃ２１と並列に負荷Ｑ２１が接続されるようになっている。
すなわち、メインレギュレータ２は、パワーダウン用トランジスタＰ２１およびＮ２２がオン状態のときに、ノードｎｏｄｅ１の電圧である、負荷Ｑ２１に印加される負荷駆動電圧ＶＤＤＲが所定電圧となるように、駆動用トランジスタＮ２１を介して電源電圧を供給するとともに、電圧上昇防止抵抗Ｒ２１にバイアス電流を流すことにより、負荷Ｑ２１が停止した場合にこれに伴い生じる負荷駆動電圧ＶＤＤＲの上昇を抑制するようになっている。
次に低消費モードレギュレータ３の構成を説明する。
まず、低消費モードレギュレータ３の基本構成を説明する。図２は、低消費モードレギュレータ３の基本構成を示す回路図である。なお、図２は、メインレギュレータ２を、電源ＶＤＤ−グランドＧＮＤ間から切り離した状態を表す。
低消費モードレギュレータ３は、電源ＶＤＤおよびグランドＧＮＤ間に接続される、エンハンストメント型のＰチャネルＭＯＳトランジスタからなるソース（Ｓｏｕｒｃｅ）ＭＯＳトランジスタＰ３１と、ソースＭＯＳトランジスタＰ３１のドレイン端子が接続されるノードｎｏｄｅ２に入力側が接続される第１ヒステリシスインバータＩＮＶ３１と、第１ヒステリシスインバータＩＮＶ３１の出力を入力とする第２ヒステリシスインバータＩＮＶ３２と、を備え、第２ヒステリシスインバータＩＮＶ３２の出力が、監視信号ＤＥＴとしてソースＭＯＳトランジスタＰ３１のゲートに入力される。
まず、低消費モードレギュレータ３の基本構成を説明する。図２は、低消費モードレギュレータ３の基本構成を示す回路図である。なお、図２は、メインレギュレータ２を、電源ＶＤＤ−グランドＧＮＤ間から切り離した状態を表す。
低消費モードレギュレータ３は、電源ＶＤＤおよびグランドＧＮＤ間に接続される、エンハンストメント型のＰチャネルＭＯＳトランジスタからなるソース（Ｓｏｕｒｃｅ）ＭＯＳトランジスタＰ３１と、ソースＭＯＳトランジスタＰ３１のドレイン端子が接続されるノードｎｏｄｅ２に入力側が接続される第１ヒステリシスインバータＩＮＶ３１と、第１ヒステリシスインバータＩＮＶ３１の出力を入力とする第２ヒステリシスインバータＩＮＶ３２と、を備え、第２ヒステリシスインバータＩＮＶ３２の出力が、監視信号ＤＥＴとしてソースＭＯＳトランジスタＰ３１のゲートに入力される。
そして、ノードｎｏｄｅ２とグランドＧＮＤとの間に安定化容量Ｃ２１および負荷Ｑ２１が並列に接続されるようになっている。
第１ヒステリシスインバータＩＮＶ３１および第２ヒステリシスインバータＩＮＶ３２は、ノードｎｏｄｅ２の電圧、すなわち負荷駆動電圧ＶＤＤＲの電圧変動を監視する監視回路であって、第１ヒステリシスインバータＩＮＶ３１は負荷駆動電圧ＶＤＤＲが予め設定した第１閾値を下回るとき、ＨＩＧＨレベル側に遷移し、負荷駆動電圧ＶＤＤＲが前記第１閾値よりも大きい第２閾値を上回るときＬＯＷレベル側に遷移する信号を出力する。前記第１閾値は、負荷Ｑ２１が動作可能な程度の電圧相当値に設定される。第２閾値は、負荷Ｑ２１の耐圧を超えない値に設定される。
第１ヒステリシスインバータＩＮＶ３１および第２ヒステリシスインバータＩＮＶ３２は、ノードｎｏｄｅ２の電圧、すなわち負荷駆動電圧ＶＤＤＲの電圧変動を監視する監視回路であって、第１ヒステリシスインバータＩＮＶ３１は負荷駆動電圧ＶＤＤＲが予め設定した第１閾値を下回るとき、ＨＩＧＨレベル側に遷移し、負荷駆動電圧ＶＤＤＲが前記第１閾値よりも大きい第２閾値を上回るときＬＯＷレベル側に遷移する信号を出力する。前記第１閾値は、負荷Ｑ２１が動作可能な程度の電圧相当値に設定される。第２閾値は、負荷Ｑ２１の耐圧を超えない値に設定される。
第２ヒステリシスインバータＩＮＶ３２は、前段の第１ヒステリシスインバータＩＮＶ３１がフルスイングしないケースがあるため、貫通電流と監視信号ＤＥＴのチャタリングを防止するための回路である。
これにより、図３に示すように、負荷駆動電圧ＶＤＤＲ（図３（ａ））が低下し、時点ｔ１１で負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第１閾値を下回ると、第１ヒステリシスインバータＩＮＶ３１の出力がＨＩＧＨレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＬＯＷレベルとなる（図３（ｂ））。そのため、ソースＭＯＳトランジスタＰ３１がオン状態となり、安定化容量Ｃ２１が充電されて負荷駆動電圧ＶＤＤＲが上昇する。
これにより、図３に示すように、負荷駆動電圧ＶＤＤＲ（図３（ａ））が低下し、時点ｔ１１で負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第１閾値を下回ると、第１ヒステリシスインバータＩＮＶ３１の出力がＨＩＧＨレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＬＯＷレベルとなる（図３（ｂ））。そのため、ソースＭＯＳトランジスタＰ３１がオン状態となり、安定化容量Ｃ２１が充電されて負荷駆動電圧ＶＤＤＲが上昇する。
そして、時点ｔ１２で負荷駆動電圧ＶＤＤＲが、第１ヒステリシスインバータＩＮＶ３１の第２閾値を上回ると（図３（ａ））、第１ヒステリシスインバータＩＮＶ３１の出力はＬＯＷレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＨＩＧＨレベルに切り替わり、ソースＭＯＳトランジスタＰ３１がオフ状態となり、安定化容量Ｃ２１の充電を停止する（図３（ｂ））。
以後、この動作を繰り返すことによって、結果的に、負荷駆動電圧ＶＤＤＲが略一定電圧を維持するように調整されるようになっている。なお、負荷駆動電圧ＶＤＤＲの変動幅は、負荷Ｑ２１の許容電圧の範囲内であればよい。
以後、この動作を繰り返すことによって、結果的に、負荷駆動電圧ＶＤＤＲが略一定電圧を維持するように調整されるようになっている。なお、負荷駆動電圧ＶＤＤＲの変動幅は、負荷Ｑ２１の許容電圧の範囲内であればよい。
次に、図１に示す本実施形態における低消費モードレギュレータ３の構成を説明する。
図１に示すように、本実施形態における低消費モードレギュレータ３は、ソースＭＯＳトランジスタＰ３１と、出力抵抗Ｒ３１およびＲ３２と、エンハンストメント型のＮチャネルＭＯＳトランジスタからなるシンク（ＳＩＮＫ）ＭＯＳトランジスタＮ３１と、が電源ＶＤＤ−グランドＧＮＤ間に接続されてなる。
図１に示すように、本実施形態における低消費モードレギュレータ３は、ソースＭＯＳトランジスタＰ３１と、出力抵抗Ｒ３１およびＲ３２と、エンハンストメント型のＮチャネルＭＯＳトランジスタからなるシンク（ＳＩＮＫ）ＭＯＳトランジスタＮ３１と、が電源ＶＤＤ−グランドＧＮＤ間に接続されてなる。
そして、出力抵抗Ｒ３２およびシンクＭＯＳトランジスタＮ３１の接続点であるノードｎｏｄｅ２と、グランドＧＮＤとの間に、直列に接続された電圧上昇防止抵抗Ｒ２１およびパワーダウン用トランジスタＮ２２と、安定化容量Ｃ２１と、負荷Ｑ２１とが並列に接続されるようになっている。
出力抵抗Ｒ３１およびＲ３２は、安定化容量Ｃ２１とともに一次のローパスフィルタを構成し、ソースＭＯＳトランジスタＰ３１のソース電流を平滑化し、急な変動を抑制する。
出力抵抗Ｒ３１およびＲ３２は、安定化容量Ｃ２１とともに一次のローパスフィルタを構成し、ソースＭＯＳトランジスタＰ３１のソース電流を平滑化し、急な変動を抑制する。
また、低消費モードレギュレータ３は、エンハンストメント型のＰチャネル型トランジスタからなるパワーダウン用トランジスタＰ３２と前述の第１ヒステリシスインバータＩＮＶ３１とが、電源ＶＤＤ−グランドＧＮＤ間にこの順に直列に接続されるとともに、パワーダウン用トランジスタＰ３２と第１ヒステリシスインバータＩＮＶ３１との間に、電源電圧の変化や温度環境の変化などに伴う第１ヒステリシスインバータＩＮＶ３１の特性変動抑制用のディプレッション型のＮチャネルＭＯＳトランジスタからなる監視回路用レギュレータＮ３２が介挿されている。
第１ヒステリシスインバータＩＮＶ３１の入力側は出力抵抗Ｒ３１およびＲ３２の接続点に接続され、第１ヒステリシスインバータＩＮＶ３１の出力側は、電源ＶＤＤ−グランドＧＮＤ間に接続された前述の第２ヒステリシスインバータＩＮＶ３２の入力側に接続される。この第２ヒステリシスインバータＩＮＶ３２の出力は監視信号ＤＥＴとしてスイッチ制御回路ＣＴ３１に入力されるとともに、ソースＭＯＳトランジスタＰ３１のゲートに入力される。
第１ヒステリシスインバータＩＮＶ３１および第２ヒステリシスインバータＩＮＶ３２の接続点とグランドＧＮＤとの間には、エンハンストメント型のＮチャネルＭＯＳトランジスタからなるパワーダウン用トランジスタＮ３３が接続されている。
そして、シンクＭＯＳトランジスタＮ３１のゲートにはスイッチ制御回路ＣＴ３１からの制御信号ＳＩＮＫが入力される。
そして、シンクＭＯＳトランジスタＮ３１のゲートにはスイッチ制御回路ＣＴ３１からの制御信号ＳＩＮＫが入力される。
監視回路用レギュレータＮ３２のゲートには、バイアス／温特補正回路ＣＴ３２からのレギュレータ制御信号が入力される。
パワーダウン用トランジスタＰ３２およびＮ３３のゲートには、パワーダウン制御信号ＰＤ１が入力される。
スイッチ制御回路ＣＴ３１は、シンクＭＯＳトランジスタＮ３１を制御する回路である。スイッチ制御回路ＣＴ３１は、第２ヒステリシスインバータＩＮＶ３２からの監視信号ＤＥＴとパワーダウン制御信号ＰＤＮ１とを入力し、これらに基づき、シンクＭＯＳトランジスタＮ３１のゲートに入力される制御信号ＳＩＮＫを出力する。
パワーダウン用トランジスタＰ３２およびＮ３３のゲートには、パワーダウン制御信号ＰＤ１が入力される。
スイッチ制御回路ＣＴ３１は、シンクＭＯＳトランジスタＮ３１を制御する回路である。スイッチ制御回路ＣＴ３１は、第２ヒステリシスインバータＩＮＶ３２からの監視信号ＤＥＴとパワーダウン制御信号ＰＤＮ１とを入力し、これらに基づき、シンクＭＯＳトランジスタＮ３１のゲートに入力される制御信号ＳＩＮＫを出力する。
図４は、このスイッチ制御回路ＣＴ３１の一例を示す構成図である。
スイッチ制御回路ＣＴ３１は、Ｄ型フリップフロップ１０１を含んで構成され、監視信号ＤＥＴを、遅延回路１０２で遅延した遅延信号ＤＥＴＤが、ＮＡＮＤ回路１０３の一方の入力端子に入力されるとともに、遅延信号ＤＥＴＤが遅延回路１０４で再度遅延され且つ反転されてＮＡＮＤ回路１０３の他方の入力端子に入力される。すなわちＮＡＮＤ回路１０３と遅延回路１０４とで、監視信号ＤＥＴの立ち上がりエッジを検出する立ち上がりエッジ検出部を構成している。
スイッチ制御回路ＣＴ３１は、Ｄ型フリップフロップ１０１を含んで構成され、監視信号ＤＥＴを、遅延回路１０２で遅延した遅延信号ＤＥＴＤが、ＮＡＮＤ回路１０３の一方の入力端子に入力されるとともに、遅延信号ＤＥＴＤが遅延回路１０４で再度遅延され且つ反転されてＮＡＮＤ回路１０３の他方の入力端子に入力される。すなわちＮＡＮＤ回路１０３と遅延回路１０４とで、監視信号ＤＥＴの立ち上がりエッジを検出する立ち上がりエッジ検出部を構成している。
ＮＡＮＤ回路１０３は、遅延回路１０２の出力と遅延回路１０４の反転出力との否定論理積をとりその信号を出力する。ＮＡＮＤ回路１０３の出力信号は、ＮＡＮＤ回路１０５の一方の入力端子に入力され、ＮＡＮＤ回路１０５の他方の入力端子には、パワーダウン制御信号ＰＤＮ１が入力される。ＮＡＮＤ回路１０５は、ＮＡＮＤ回路１０３の出力とパワーダウン制御信号ＰＤＮ１との否定論理積をとり、その出力はリセット信号Ｒとしてリセット端子Ｒに入力される。
Ｄ型フリップフロップ１０１のＤ入力端子は電源ＶＤＤに接続され、ＣＬＫ入力端子Ｃには、監視信号ＤＥＴが入力される。また、Ｄ型フリップフロップ１０１の出力端子Ｑは、シンクＭＯＳトランジスタＮ３１のゲートに接続され、Ｄ型フリップフロップ１０１の出力信号が制御信号ＳＩＮＫとして供給される。
このスイッチ制御回路ＣＴ３１の動作を、図５のタイミングチャートを伴って説明する。なお、図５において、（ａ）は負荷駆動電圧ＶＤＤＲ、（ｂ）は第２ヒステリシスインバータＩＮＶ３２の出力である監視信号ＤＥＴ、（ｃ）は遅延回路１０２の出力である遅延信号ＤＥＴＤ、（ｄ）はＡＮＤ回路１０５の出力であるリセット信号Ｒ、（ｅ）はＤ型フリップフロップ１０１の出力端子Ｑから出力される制御信号ＳＩＮＫである。なお、低消費モードレギュレータ３を、電源ＶＤＤ−グランドＧＮＤ間に接続する場合、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＬＯＷレベル、ＰＤＮ１はＨＩＧＨレベルに制御する。
このスイッチ制御回路ＣＴ３１の動作を、図５のタイミングチャートを伴って説明する。なお、図５において、（ａ）は負荷駆動電圧ＶＤＤＲ、（ｂ）は第２ヒステリシスインバータＩＮＶ３２の出力である監視信号ＤＥＴ、（ｃ）は遅延回路１０２の出力である遅延信号ＤＥＴＤ、（ｄ）はＡＮＤ回路１０５の出力であるリセット信号Ｒ、（ｅ）はＤ型フリップフロップ１０１の出力端子Ｑから出力される制御信号ＳＩＮＫである。なお、低消費モードレギュレータ３を、電源ＶＤＤ−グランドＧＮＤ間に接続する場合、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＬＯＷレベル、ＰＤＮ１はＨＩＧＨレベルに制御する。
そして、負荷駆動電圧ＶＤＤＲが低下し、監視信号ＤＥＴが時点ｔ２１でＬＯＷレベルとなると、これに伴いソースＭＯＳトランジスタＰ３１がオン状態となる。このとき、監視信号ＤＥＴがＬＯＷレベル、パワーダウン制御信号ＰＤＮ１がＨＩＧＨレベルであり、Ｄ型フリップフロップ１０１の出力（制御信号ＳＩＮＫ）がＬＯＷレベルであるため、シンクＭＯＳトランジスタＮ３１はオフ状態である。そのため、安定化容量Ｃ２１への充電が開始される。
そして、充電に伴い負荷駆動電圧ＶＤＤＲが上昇し、監視信号ＤＥＴが時点ｔ２２でＨＩＧＨレベルに切り替わると、この監視信号ＤＥＴの立ち上がりのタイミングで、ソーストランジスタＰ３１がオフしてからＤ型フリップフロップ１０１の出力（制御信号ＳＩＮＫ）がＨＩＧＨレベルとなり、シンクＭＯＳトランジスタＮ３１はオン状態に切り替わる。
そして、立ち上がりエッジ検出部により、時点ｔ２３で監視信号ＤＥＴの立ち上がりエッジが検出されると、このとき、パワーダウン制御信号ＰＤＮ１はＨＩＧＨレベルであるため、立ち上がりエッジ検出部の出力であるＬＯＷレベルがＮＡＮＤ１０５で反転出力され、ＨＩＧＨレベルのリセット信号ＲとしてＤ型フリップフロップ１０１のリセット端子に入力される。これにより、Ｄ型フリップフロップ１０１の出力（制御信号ＳＩＮＫ）がＬＯＷレベルにリセットされる。その結果、時点ｔ２２から時点ｔ２３の間のみ制御信号ＳＩＮＫがＨＩＧＨレベルとなり、その間のみシンクＭＯＳトランジスタＮ３１がオン状態となり、すなわち、時点ｔ２２からｔ２３の間、安定化容量Ｃ２１の放電が行われる。
この放電を行うことにより、過剰充電分相当が放電されて、負荷駆動電圧ＶＤＤＲは一定電圧を維持するように制御される。
制御信号ＳＩＮＫがＨＩＧＨレベルとなる、時点ｔ２２および時点ｔ２３間のパルス幅、すなわち、遅延回路１０２の遅延時間は、負荷駆動電圧ＶＤＤＲの過剰充電分を除去することの可能な所要時間相当に設定される。この所要時間は例えば予め実験などによって検出しておけばよい。つまり、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第２閾値を上回った時点から、実際にソースＭＯＳトランジスタＰ３１がオフ状態に切り替わるまでには遅延時間が生じるため、その間、負荷駆動電圧ＶＤＤＲは上昇することになり、過剰充電が行われることになる。したがって、この過剰充電分を除去するため、遅延時間相当だけ、シンクＭＯＳトランジスタＮ３１により放電を行うようにしている。
制御信号ＳＩＮＫがＨＩＧＨレベルとなる、時点ｔ２２および時点ｔ２３間のパルス幅、すなわち、遅延回路１０２の遅延時間は、負荷駆動電圧ＶＤＤＲの過剰充電分を除去することの可能な所要時間相当に設定される。この所要時間は例えば予め実験などによって検出しておけばよい。つまり、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第２閾値を上回った時点から、実際にソースＭＯＳトランジスタＰ３１がオフ状態に切り替わるまでには遅延時間が生じるため、その間、負荷駆動電圧ＶＤＤＲは上昇することになり、過剰充電が行われることになる。したがって、この過剰充電分を除去するため、遅延時間相当だけ、シンクＭＯＳトランジスタＮ３１により放電を行うようにしている。
一方、バイアス／温特補正回路ＣＴ３２は、監視回路用レギュレータＮ３２へのバイアス電圧を与えるとともに温度補償を行うための制御回路であって、バイアス／温特補正回路ＣＴ３２と監視回路用レギュレータＮ３２とで、第１ヒステリシスインバータＩＮＶ３１の定電圧供給回路を構成している。
図６は、バイアス／温特補正回路ＣＴ３２の一例を示す回路図である。
バイアス／温特補正回路ＣＴ３２は、電源ＶＤＤおよびグランドＧＮＤ間に、エンハンスメント型ＰチャネルＭＯＳトランジスタ２０１とエンハンスメント型ＮチャネルＭＯＳトランジスタ２０２とが直列に接続されてなり、ＮチャネルＭＯＳトランジスタ２０２はダイオード接続される。ＰチャネルＭＯＳトランジスタ２０１のゲートにはパワーダウン制御信号ＰＤ１が入力され、ＰチャネルＭＯＳトランジスタ２０１は電流消費を抑えるため高抵抗となるようにしている。
図６は、バイアス／温特補正回路ＣＴ３２の一例を示す回路図である。
バイアス／温特補正回路ＣＴ３２は、電源ＶＤＤおよびグランドＧＮＤ間に、エンハンスメント型ＰチャネルＭＯＳトランジスタ２０１とエンハンスメント型ＮチャネルＭＯＳトランジスタ２０２とが直列に接続されてなり、ＮチャネルＭＯＳトランジスタ２０２はダイオード接続される。ＰチャネルＭＯＳトランジスタ２０１のゲートにはパワーダウン制御信号ＰＤ１が入力され、ＰチャネルＭＯＳトランジスタ２０１は電流消費を抑えるため高抵抗となるようにしている。
そして、ＰチャネルＭＯＳトランジスタ２０１とＮチャネルＭＯＳトランジスタ２０２との接続点の電圧が、監視回路用レギュレータＮ３２のゲートに入力される。
ここで、監視回路用レギュレータＮ３２から第１ヒステリシスインバータＩＮＶ３１に供給される定電源電圧ＲＥＧＸは、次式（１）で表すことができる。なお、式（１）中のＶｇｓ１は、ダイオード接続されたＮチャネルＭＯＳトランジスタ２０２のゲートソース間電圧、Ｖｇｓ２は、監視回路用レギュレータＮ３２のゲートソース間電圧である。
ＲＥＧＸ＝Ｖｇｓ１−Ｖｇｓ２（Ｖｇｓ２は負極性） ……（１）
ここで、監視回路用レギュレータＮ３２から第１ヒステリシスインバータＩＮＶ３１に供給される定電源電圧ＲＥＧＸは、次式（１）で表すことができる。なお、式（１）中のＶｇｓ１は、ダイオード接続されたＮチャネルＭＯＳトランジスタ２０２のゲートソース間電圧、Ｖｇｓ２は、監視回路用レギュレータＮ３２のゲートソース間電圧である。
ＲＥＧＸ＝Ｖｇｓ１−Ｖｇｓ２（Ｖｇｓ２は負極性） ……（１）
また、ディプレッション型ＮチャネルＭＯＳトランジスタからなる監視回路用レギュレータＮ３２は、図７に示すように、閾値電圧Ｖｔｈ（ｎ）が０Ｖよりも低い負極性であり、温度が上昇すると監視回路用レギュレータＮ３２のＶｇｓ２は負極性の温度特性を有する。一方、ダイオード接続されたＮチャネルＭＯＳトランジスタ２０２は、閾値電圧Ｖｔｈ（ｎ）が０Ｖよりも大きい正極性であり、温度が上昇するとＮチャネルＭＯＳトランジスタ２０２のＶｇｓ１は負極性の温度特性を有する。
したがって、温度環境が変化した場合、監視回路用レギュレータＮ３２のゲートソース間電圧Ｖｇｓ２の温度変化による変動と、ＮチャネルＭＯＳトランジスタ２０２のゲートソース間電圧Ｖｇｓ１の温度変化による変動とが互いに打ち消すように動作することになる。つまり、温度変化に関係なく、定電源電圧ＲＥＧＸが一定となるように動作することになる。
図８は、バイアス／温特補正回路ＣＴ３２の他の一例を示す回路図である。
図８におけるバイアス／温特補正回路ＣＴ３２は、図６に示すバイアス／温特補正回路ＣＴ３２において、ＰチャネルＭＯＳトランジスタ２０１とダイオード接続されたＮチャネルＭＯＳトランジスタ２０２との間に、エンハンストメント型のＰチャネルＭＯＳトランジスタ２０３が接続され、ＰチャネルＭＯＳトランジスタ２０１と２０３との間の電圧が、監視回路用レギュレータＮ３２のゲートに入力される。また、ＰチャネルＭＯＳトランジスタ２０３のゲートは、ＰチャネルＭＯＳトランジスタ２０１と同様にパワーダウン制御信号ＰＤ１が入力される。ＰチャネルＭＯＳトランジスタ２０３は、温度変化に伴う、閾値電圧Ｖｔｈ調整用のトランジスタである。
図８におけるバイアス／温特補正回路ＣＴ３２は、図６に示すバイアス／温特補正回路ＣＴ３２において、ＰチャネルＭＯＳトランジスタ２０１とダイオード接続されたＮチャネルＭＯＳトランジスタ２０２との間に、エンハンストメント型のＰチャネルＭＯＳトランジスタ２０３が接続され、ＰチャネルＭＯＳトランジスタ２０１と２０３との間の電圧が、監視回路用レギュレータＮ３２のゲートに入力される。また、ＰチャネルＭＯＳトランジスタ２０３のゲートは、ＰチャネルＭＯＳトランジスタ２０１と同様にパワーダウン制御信号ＰＤ１が入力される。ＰチャネルＭＯＳトランジスタ２０３は、温度変化に伴う、閾値電圧Ｖｔｈ調整用のトランジスタである。
ここで、図８のバイアス回路を用いた場合の、第１ヒステリシスインバータＩＮＶ３１に供給される定電源電圧ＲＥＧＸは、次式（２）で表すことができる。なお、（２）式中のＶｄｓ３は、ＰチャネルＭＯＳトランジスタ２０３のドレインソース間電圧である。
ＲＥＧＸ＝Ｖｇｓ１−Ｖｇｓ２＋Ｖｄｓ３ ……（２）
そして、ＰチャネルＭＯＳトランジスタ２０３はＰチャネルＭＯＳトランジスタ２０１と同様に、閾値電圧Ｖｔｈ（ｐ）が０Ｖよりも大きい正極性であり、正極性の温度特性を有する。
ＲＥＧＸ＝Ｖｇｓ１−Ｖｇｓ２＋Ｖｄｓ３ ……（２）
そして、ＰチャネルＭＯＳトランジスタ２０３はＰチャネルＭＯＳトランジスタ２０１と同様に、閾値電圧Ｖｔｈ（ｐ）が０Ｖよりも大きい正極性であり、正極性の温度特性を有する。
したがって、温度環境が変化した場合、監視回路用レギュレータＮ３２のゲートソース間電圧Ｖｇｓ２の温度変化による変動に対し、ＮチャネルＭＯＳトランジスタ２０２のゲートソース間電圧Ｖｇｓ１の温度変化による変動とＰチャネルＭＯＳトランジスタ２０３のドレインソース間電圧Ｖｄｓ３による変動とが、これを打ち消すように動作することになり、すなわち温度補償が行われることになる。
以上の構成を有する結果、低消費モードレギュレータ３は、以下のように動作を行う。 すなわち、負荷駆動電圧ＶＤＤＲが低下し、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第１閾値を下回ると、第１ヒステリシスインバータＩＮＶ３１の出力がＨＩＧＨレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＬＯＷレベルとなる。このとき、スイッチ制御回路ＣＴ３１の出力（制御信号ＳＩＮＫ）がＬＯＷレベルのままである。その結果、ソースＭＯＳトランジスタＰ３１がオン状態、シンクＭＯＳトランジスタＮ３１はオフ状態を維持するため、安定化容量Ｃ２１が充電されて負荷駆動電圧ＶＤＤＲが上昇する。
負荷駆動電圧ＶＤＤＲの上昇に伴い、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第２閾値を上回ると、第１ヒステリシスインバータＩＮＶ３１の出力がＬＯＷレベルとなり、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＨＩＧＨレベルとなる。これによりソースＭＯＳトランジスタＰ３１はオフ状態となって、安定化容量Ｃ２１への充電が停止する。また、ソースＭＯＳトランジスタＰ３１がオフ状態となった後、シンクＭＯＳトランジスタＮ３１が制御信号ＳＩＮＫのパルス幅相当の期間のみオン状態となるため、安定化容量Ｃ２１への過剰充電分が放電されることになる。
そして、ソースＭＯＳトランジスタＰ３１、シンクＭＯＳトランジスタＮ３１がともにオフ状態を維持し、負荷Ｑ２１への負荷駆動電圧ＶＤＤＲは一定に維持される。そして、負荷Ｑ２１が動作し電流消費が行われ負荷駆動電圧ＶＤＤＲが低下すると、上記と同様の動作が行われ、負荷駆動電圧ＶＤＤＲの上昇が図れることになる。
パワーダウン制御信号ＰＤ０、ＰＤＮ０、ＰＤ１、ＰＤＮ１は、上位制御装置５０から入力される。
パワーダウン制御信号ＰＤ０、ＰＤＮ０、ＰＤ１、ＰＤＮ１は、上位制御装置５０から入力される。
上位制御装置５０は、負荷Ｑ２１の動作モードに応じてパワーダウン制御信号を生成する。
動作モードには、例えば、パワーダウンモード、低消費モード、通常モードを含む。パワーダウンモードは、負荷Ｑ２１への通電を遮断するモードである。通常モードは負荷Ｑ２１を通常動作させるモードである。これに対し、低消費モードは負荷Ｑ２１の一部の機能のみを動作させるモードである。例えば、負荷Ｑ２１が、携帯電話機に搭載されている、携帯電話機の各種機能を実現するためのデジタル回路(Digital block)である場合には、通常モードとは、通話機能およびその他携帯電話機に搭載された機能を動作させることの可能な状態をいう。一方、低消費モードは、携帯電話機の機能のうち、外部装置とのインタフェース処理を行うインタフェース回路（Ｉ／Ｆ回路）などのみを作動させ、通話機能などその他の機能は停止させた状態をいう。
動作モードには、例えば、パワーダウンモード、低消費モード、通常モードを含む。パワーダウンモードは、負荷Ｑ２１への通電を遮断するモードである。通常モードは負荷Ｑ２１を通常動作させるモードである。これに対し、低消費モードは負荷Ｑ２１の一部の機能のみを動作させるモードである。例えば、負荷Ｑ２１が、携帯電話機に搭載されている、携帯電話機の各種機能を実現するためのデジタル回路(Digital block)である場合には、通常モードとは、通話機能およびその他携帯電話機に搭載された機能を動作させることの可能な状態をいう。一方、低消費モードは、携帯電話機の機能のうち、外部装置とのインタフェース処理を行うインタフェース回路（Ｉ／Ｆ回路）などのみを作動させ、通話機能などその他の機能は停止させた状態をいう。
上位制御装置５０は、例えば、携帯電話機に対するユーザの待機状態への移行を指示する操作、あるいは、通話が終了した時点から予め設定した所定時間経過した時点で待機状態となったと判断する。また、携帯電話機などの負荷Ｑ２１の電源スイッチがオフに制御された場合など、にはパワーダウンモードと判断し、逆に、電源スイッチがオフ状態からオン状態に制御された場合には、通常モードと判断する。
そして、パワーダウンモードである場合には、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＨＩＧＨレベル、ＰＤＮ１はＬＯＷレベルとする。すなわち、メインレギュレータ２において、パワーダウン用トランジスタＰ２１およびＮ２２をオフに制御し、駆動用トランジスタＮ２１を電源ＶＤＤ−グランドＧＮＤから切り離すとともに、電圧上昇防止抵抗Ｒ２１をグランドＧＮＤから切り離す。これにより、メインレギュレータ２は、電源ＶＤＤ−グランドＧＮＤ間から切り離される。すなわちメインレギュレータ２はオフ状態となる。
また、低消費モードレギュレータ３において、電源ＶＤＤ−グランドＧＮＤ間の全ての電流パスを切断する。すなわち、ソースＭＯＳトランジスタＰ３１、パワーダウン用トランジスタＰ３２、シンクＭＯＳトランジスタＮ３１をオフ状態に制御する。また、パワーダウン用トランジスタＮ３３をオン状態に制御する。これにより、低消費モードレギュレータ３は、電源ＶＤＤ−グランドＧＮＤ間から切り離され、低消費モードレギュレータ３は、オフ状態となる。
つまり、メインレギュレータ２、低消費モードレギュレータ３をともにオフ状態に制御される。
通常モードである場合には、パワーダウン制御信号ＰＤ０はＬＯＷレベル、ＰＤＮ０はＨＩＧＨレベル、ＰＤ１はＨＩＧＨレベル、ＰＤＮ１はＬＯＷレベルとする。すなわち、パワーダウン用トランジスタＰ２１をオン状態、Ｎ２２をオン状態に制御し、メインレギュレータ２を電源ＶＤＤ−グランドＧＮＤ間に接続してオン状態に制御する。
通常モードである場合には、パワーダウン制御信号ＰＤ０はＬＯＷレベル、ＰＤＮ０はＨＩＧＨレベル、ＰＤ１はＨＩＧＨレベル、ＰＤＮ１はＬＯＷレベルとする。すなわち、パワーダウン用トランジスタＰ２１をオン状態、Ｎ２２をオン状態に制御し、メインレギュレータ２を電源ＶＤＤ−グランドＧＮＤ間に接続してオン状態に制御する。
一方、低消費モードレギュレータ３は、全ての電流パスを電源から切り離し、オフ状態に制御する。
一方、待受状態である場合には、レギュレータ回路１を低消費モードで駆動させる必要があるとして、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＬＯＷレベル、ＰＤＮ１はＨＩＧＨレベルとする。すなわち、メインレギュレータ２はオフ状態に制御する。また、パワーダウン用トランジスタＰ３２をオン状態、Ｎ３３をオフ状態に制御し、低消費モードレギュレータ３をオン状態に制御する。
一方、待受状態である場合には、レギュレータ回路１を低消費モードで駆動させる必要があるとして、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＬＯＷレベル、ＰＤＮ１はＨＩＧＨレベルとする。すなわち、メインレギュレータ２はオフ状態に制御する。また、パワーダウン用トランジスタＰ３２をオン状態、Ｎ３３をオフ状態に制御し、低消費モードレギュレータ３をオン状態に制御する。
次に、図１のレギュレータ回路１の動作を説明する。
例えば、図９に示すように、負荷Ｑ２１の動作モードが、パワーダウンモード（Ｍｏｄｅ０）から、例えば負荷Ｑ２１の電源投入が行われて、低消費モードに移行し（Ｍｏｄｅ１）、その後、通常モード（Ｍｏｄｅ２）、低消費モード（Ｍｏｄｅ３）、パワーダウンモード（Ｍｏｄｅ４）に移行する場合を考える。
例えば、図９に示すように、負荷Ｑ２１の動作モードが、パワーダウンモード（Ｍｏｄｅ０）から、例えば負荷Ｑ２１の電源投入が行われて、低消費モードに移行し（Ｍｏｄｅ１）、その後、通常モード（Ｍｏｄｅ２）、低消費モード（Ｍｏｄｅ３）、パワーダウンモード（Ｍｏｄｅ４）に移行する場合を考える。
上位制御装置５０は、パワーダウンモード（Ｍｏｄｅ０）では、パワーダウン制御信号ＰＤ０をＨＩＧＨレベル、ＰＤＮ０をＬＯＷレベル、ＰＤ１をＨＩＧＨレベル、ＰＤＮ１をＬＯＷレベルに設定する。
これにより、パワーダウン用トランジスタＰ２１、Ｎ２２がオフとなり、駆動用トランジスタＮ２１および電圧上昇防止抵抗Ｒ２１は電源ＶＤＤ−グランドＧＮＤ間から切り離される。
これにより、パワーダウン用トランジスタＰ２１、Ｎ２２がオフとなり、駆動用トランジスタＮ２１および電圧上昇防止抵抗Ｒ２１は電源ＶＤＤ−グランドＧＮＤ間から切り離される。
また、パワーダウン用トランジスタＰ３２がオフ状態となり、監視回路用レギュレータＮ３２が電源ＶＤＤから切り離されるとともに、第１ヒステリシスインバータＩＮＶ３１への定電源電圧ＲＥＧＸの供給が遮断される。また、パワーダウン用トランジスタＮ３３がオン状態となるため、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＨＩＧＨレベルとなりソースＭＯＳトランジスタＰ３１がオフ状態となる。また、制御信号ＳＩＮＫがＬＯＷレベルとなりシンクＭＯＳトランジスタＮ３１がオフ状態となって、ソースＭＯＳトランジスタＰ３１、出力抵抗Ｒ３１、Ｒ３２、シンクＭＯＳトランジスタＮ３１を通る電流パスが電源ＶＤＤ−グランドＧＮＤから切り離され、負荷駆動電圧ＶＤＤＲがハイインピーダンス（ＨｉＺ）に制御される。
これにより、負荷Ｑ２１は、レギュレータ回路１の電流パスから切り離されることになる。
図１０は、各モードにおける消費電流を表したものである。
図１０において（ａ）はパワーダウン制御信号ＰＤ０、（ｂ）はパワーダウン制御信号ＰＤＮ０、（ｃ）はパワーダウン制御信号ＰＤ１、（ｄ）はパワーダウン制御信号ＰＤＮ１、（ｅ）はメインレギュレータ２における消費電流ｉｄｄ０、（ｆ）は低消費モードレギュレータ３における消費電流ｉｄｄ１である。
図１０は、各モードにおける消費電流を表したものである。
図１０において（ａ）はパワーダウン制御信号ＰＤ０、（ｂ）はパワーダウン制御信号ＰＤＮ０、（ｃ）はパワーダウン制御信号ＰＤ１、（ｄ）はパワーダウン制御信号ＰＤＮ１、（ｅ）はメインレギュレータ２における消費電流ｉｄｄ０、（ｆ）は低消費モードレギュレータ３における消費電流ｉｄｄ１である。
レギュレータ回路１における消費電流は、図１０の「Ｍｏｄｅ０」に示すように、パワーダウン制御信号ＰＤ０はＨＩＧＨレベル、ＰＤＮ０はＬＯＷレベル、ＰＤ１はＨＩＧＨレベル、ＰＤＮ１はＬＯＷレベルとなり、メインレギュレータ２のパワーダウン用トランジスタＰ２１およびＮ２２がオフ状態、低消費モードレギュレータ３のパワーダウン用トランジスタＰ３２がオフ状態、Ｎ３３がオン状態となるため、メインレギュレータ２における消費電流ｉｄｄ０、低消費モードレギュレータ３における消費電流ｉｄｄ１は共に零となる。
この状態から、低消費モード（Ｍｏｄｅ１）となると、上位制御装置５０は、パワーダウン制御信号ＰＤ０をＨＩＧＨレベル、ＰＤＮ０をＬＯＷレベルとしたまま、ＰＤ１をＬＯＷレベル、ＰＤＮ１をＨＩＧＨレベルに切り替える。
これにより、パワーダウン用トランジスタＰ２１、Ｎ２２はオフ状態を維持し、メインレギュレータ２はオフを維持する。
これにより、パワーダウン用トランジスタＰ２１、Ｎ２２はオフ状態を維持し、メインレギュレータ２はオフを維持する。
一方、低消費モードレギュレータ３では、パワーダウン用トランジスタＰ３２がオン状態に切り替わり、また、バイアス／温特補正回路ＣＴ３２により監視回路用レギュレータＮ３２がオン状態となり、第１ヒステリシスインバータＩＮＶ３１に定電源電圧ＲＥＧＸが供給され、第１ヒステリシスインバータＩＮＶ３１が動作可能状態となる。
このとき、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第２閾値以上であれば、第１ヒステリシスインバータＩＮＶ３１の出力はＬＯＷレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）はＨＩＧＨレベルとなり、ソースＭＯＳトランジスタＰ３１はオフ状態を維持する。
このとき、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第２閾値以上であれば、第１ヒステリシスインバータＩＮＶ３１の出力はＬＯＷレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）はＨＩＧＨレベルとなり、ソースＭＯＳトランジスタＰ３１はオフ状態を維持する。
また、スイッチ制御回路ＣＴ３１の出力（制御信号ＳＩＮＫ）は、Ｄ型フリップフロップ１０１の出力（制御信号ＳＩＮＫ）はＬＯＷレベルとなるため、シンクＭＯＳトランジスタＮ３１はオフ状態を維持する。
このため、安定化容量Ｃ２１への充電は行われず、負荷Ｑ２１は安定化容量Ｃ２１を電源として動作する。
このため、安定化容量Ｃ２１への充電は行われず、負荷Ｑ２１は安定化容量Ｃ２１を電源として動作する。
そして、前記図３に示すように、負荷Ｑ２１での電力消費に伴い、負荷駆動電圧ＶＤＤＲが低下し、第１ヒステリシスインバータＩＮＶ３１の第１閾値を下回ると第１ヒステリシスインバータＩＮＶ３１の出力がＨＩＧＨレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＬＯＷレベルとなる。そのため、ソースＭＯＳトランジスタＰ３１がオンになり、安定化容量Ｃ２１への充電が行われる。
そして、充電に伴い負荷駆動電圧ＶＤＤＲが上昇し、第１ヒステリシスインバータＩＮＶ３１の第２閾値を上回ると、第１ヒステリシスインバータＩＮＶ３１の出力がＬＯＷレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＨＩＧＨレベルに切り替わり、ソースＭＯＳトランジスタＰ３１がオフに切り替わり、安定化容量Ｃ２１への充電が停止する。
さらに、スイッチ制御回路ＣＴ３１では、前記図５に示すように、監視信号ＤＥＴの立ち上がりで、１パルスの制御信号ＳＩＮＫを出力するため、安定化容量Ｃ２１の過剰充電分が放電され、負荷駆動電圧ＶＤＤＲが所定の電圧となるように制御される。
低消費モード中は、この動作を繰り返すことにより、低消費モードレギュレータ３は負荷Ｑ２１に一定の負荷駆動電圧ＶＤＤＲが供給されるように動作することになる。ここで、低消費モード中、前記図５に示すように、負荷駆動電圧ＶＤＤＲは、第１ヒステリシスインバータＮ３１の第１閾値および第２閾値の間で変動することになるが、負荷駆動電圧ＶＤＤＲが動作可能な負荷駆動電圧ＶＤＤＲ以上且つ負荷Ｑ２１の耐圧以下の値で変動するため、負荷Ｑ２１に対して影響を与えることは少なく、また、必要以上の充電が行われることを回避することができる。
低消費モード中は、この動作を繰り返すことにより、低消費モードレギュレータ３は負荷Ｑ２１に一定の負荷駆動電圧ＶＤＤＲが供給されるように動作することになる。ここで、低消費モード中、前記図５に示すように、負荷駆動電圧ＶＤＤＲは、第１ヒステリシスインバータＮ３１の第１閾値および第２閾値の間で変動することになるが、負荷駆動電圧ＶＤＤＲが動作可能な負荷駆動電圧ＶＤＤＲ以上且つ負荷Ｑ２１の耐圧以下の値で変動するため、負荷Ｑ２１に対して影響を与えることは少なく、また、必要以上の充電が行われることを回避することができる。
また、低消費モード（Ｍｏｄｅ１）に移行した時点で、負荷駆動電圧ＶＤＤＲが第１ヒステリシスインバータＩＮＶ３１の第１閾値を下回っていれば、第１ヒステリシスインバータＩＮＶ３１の出力がＨＩＧＨレベル側に遷移し、第２ヒステリシスインバータＩＮＶ３２の出力（監視信号ＤＥＴ）がＬＯＷレベルとなり、ソースＭＯＳトランジスタＰ３１がオン状態となる。このとき、スイッチ制御回路ＣＴ３１の出力（制御信号ＳＩＮＫ）は、上記と同様にＬＯＷレベルとなるため、シンクＭＯＳトランジスタＮ３１はオフ状態を維持する。
このため、電源ＶＤＤ、ソースＭＯＳトランジスタＰ３１、出力抵抗Ｒ３１およびＲ３２、安定化容量Ｃ２１からなる電流パスが形成され、安定化容量Ｃ２１の充電が図られ、負荷駆動電圧ＶＤＤＲが上昇することになる。
ここで、ソースＭＯＳトランジスタＰ３１と直列に、出力抵抗Ｒ３１およびＲ３２を設け、この出力抵抗Ｒ３１およびＲ３２と安定化容量Ｃ２１とで一次のローパスフィルタを構成している。そのため、ソースＭＯＳトランジスタＰ３１をオンに切り替えることにより、ソース電流の急な変動を抑制することができる。
ここで、ソースＭＯＳトランジスタＰ３１と直列に、出力抵抗Ｒ３１およびＲ３２を設け、この出力抵抗Ｒ３１およびＲ３２と安定化容量Ｃ２１とで一次のローパスフィルタを構成している。そのため、ソースＭＯＳトランジスタＰ３１をオンに切り替えることにより、ソース電流の急な変動を抑制することができる。
このときの、レギュレータ回路１および負荷Ｑ２１による消費電流は、図１０の「Ｍｏｄｅ１」に示すように、パワーダウン制御信号ＰＤＮ０がＬＯＷレベル、ＰＤＮ１がＨＩＧＨレベルとなり、メインレギュレータ２のパワーダウン用トランジスタＰ２１、Ｎ２２はオフ状態を維持し、パワーダウン用トランジスタＰ３２がオン状態となるため、メインレギュレータ２はオフ状態となるため消費電流ｉｄｄ０は零となる。一方、低消費モードレギュレータ３はオン状態となり、低消費モードレギュレータ３の各部が動作するが、第１ヒステリシスインバータＩＮＶ３１および第２ヒステリシスインバータＩＮＶ３２を用いて、ソースＭＯＳトランジスタＰ３１を駆動しており、第１および第２ヒステリシスインバータＩＮＶ３１およびＩＮＶ３２の電流消費は、理論上は零である。したがって、低消費モードレギュレータ３における消費電流ｉｄｄ１は、理論上は零となり、電流消費が生じたとしても回路素子のリーク電流程度である。
この状態から、通常モード（Ｍｏｄｅ２）に移行すると、上位制御装置５０では、パワーダウン制御信号ＰＤ０はＬＯＷレベル、ＰＤＮ０はＨＩＧＨレベル、ＰＤ１はＨＩＧＨレベル、ＰＤＮ１はＬＯＷレベルとなり、メインレギュレータ２のパワーダウン用トランジスタＰ２１およびＮ２２がオン状態となるため、メインレギュレータ２は電源ＶＤＤ−グランドＧＮＤ間に接続されてオン状態に切り替わる。
一方、低消費モードレギュレータ３では、パワーダウン用トランジスタＰ３２がオフ状態に切り替わり、Ｎ３３がオン状態に切り替わることから、第１ヒステリシスインバータＩＮＶ３１が動作不可状態に切り替わり、監視信号ＤＥＴがＨＩＧＨレベルとなる。そのため、ソースＭＯＳトランジスタＰ３１はオフ状態に制御され、また、スイッチ制御回路ＣＴ３１において、リセット信号ＲがＨＩＧＨとなることから、制御信号ＳＩＮＫがＬＯＷレベルとなり、シンクＭＯＳトランジスタＮ３１はオフ状態に制御される。
これにより、低消費モードレギュレータ３は、電源ＶＤＤ−グランドＧＮＤ間から切り離され、オフ状態となる。
この状態で、低消費モードから通常モードに切り替わった負荷Ｑ２１は、メインレギュレータ２が出力する負荷駆動電圧ＶＤＤＲおよび安定化容量Ｃ２１を電源として動作する。
この状態で、低消費モードから通常モードに切り替わった負荷Ｑ２１は、メインレギュレータ２が出力する負荷駆動電圧ＶＤＤＲおよび安定化容量Ｃ２１を電源として動作する。
ここで、負荷Ｑ２１では、通常モードにおいて、負荷Ｑ２１の消費電流量が減少したとしても、負荷Ｑ２１と並列に電圧上昇防止抵抗Ｒ２１を設け、この電圧上昇防止抵抗Ｒ２１に電流（シンク電流）を流す構成としているため、負荷駆動電圧ＶＤＤＲが上昇することを抑制することができ、すなわち、負荷Ｑ２１にその耐圧以上の負荷駆動電圧ＶＤＤＲがかかることを回避することができる。
このときの、レギュレータ回路１における消費電流は、図１０の「Ｍｏｄｅ２」に示すように、低消費モードレギュレータ３は、電源ＶＤＤ−グランドＧＮＤから切り離されるため、低消費モードレギュレータ３の消費電流ｉｄｄ１は零となり、一方、メインレギュレータ２における消費電流ｉｄｄ０は負荷駆動電圧ＶＤＤＲに流れる電流（シンク電流）相当となる。
そして、この状態から、再度低消費モード（Ｍｏｄｅ３）となると、上位制御装置５０では、パワーダウン制御信号ＰＤ０をＨＩＧＨレベル、ＰＤＮ０をＬＯＷレベル、ＰＤ１をＬＯＷレベル、ＰＤＮ１をＨＩＧＨレベルに設定する。メインレギュレータ２は、電源ＶＤＤ−グランドＧＮＤ間から切り離されるため、メインレギュレータ２における消費電流ｉｄｄ０は零となる。一方、低消費モードレギュレータ３はオン状態となり、通常モードから低消費モードに切り替わった負荷Ｑ２１は、安定化容量Ｃ２１を電源として動作する。そして、低消費モードレギュレータ３では、第１ヒステリシスインバータＩＮＶ３１により負荷駆動電圧ＶＤＤＲが監視され、負荷駆動電圧ＶＤＤＲが低下した場合には、ソースＭＯＳトランジスタＰ３１をオン状態に切り替えて安定化容量Ｃ２１の充電を図り、負荷駆動電圧ＶＤＤＲを一定電圧に維持するよう動作する。このときの低消費モードレギュレータ３における消費電流ｉｄｄ１は、Ｍｏｄｅ１の場合と同様に、理論上は零である。
そして、この状態から、パワーダウンモード（Ｍｏｄｅ４）となると、上位制御装置５０では、パワーダウン制御信号ＰＤ０，ＰＤＮ０はそのまま、パワーダウン制御信号ＰＤ１をＨＩＧＨレベル、ＰＤＮ１をＬＯＷレベルに切り替え、低消費モードレギュレータ３もオフ状態に制御する。
以上のように、負荷Ｑ２１の動作モードに応じて、メインレギュレータ２および低消費モードレギュレータ３を切り替えて動作させるようにし、負荷Ｑ２１が待受状態である場合には、低消費モードレギュレータ３のみを作動させるようにした。
以上のように、負荷Ｑ２１の動作モードに応じて、メインレギュレータ２および低消費モードレギュレータ３を切り替えて動作させるようにし、負荷Ｑ２１が待受状態である場合には、低消費モードレギュレータ３のみを作動させるようにした。
さらに、低消費モードレギュレータ３では、電流消費を伴わない第１ヒステリシスインバータＩＮＶ３１を用いて負荷駆動電圧ＶＤＤＲを監視する構成とした。同様に他の素子も低消費モードレギュレータ３がオン状態のときには電流消費を伴わない。そのため、負荷駆動電圧ＶＤＤＲの監視を、電流消費を伴うことなく実現することができる。
前述のように、従来のレギュレータ回路では、電圧上昇を防止するために電圧上昇防止抵抗Ｒ２１を追加してシンク電流を流す必要があり、待受状態、通常状態に関係なく、常時シンク電流相当の電流消費が行われていた。これに対し、本実施形態におけるレギュレータ回路１によれば、図１０に示すように、通常状態では、負荷Ｑ２１の消費電流よりも十分少なく無視できる量のシンク電流相当の電流消費が行われるものの、待受状態では、低消費モードで動作しその消費電流は略零である。
前述のように、従来のレギュレータ回路では、電圧上昇を防止するために電圧上昇防止抵抗Ｒ２１を追加してシンク電流を流す必要があり、待受状態、通常状態に関係なく、常時シンク電流相当の電流消費が行われていた。これに対し、本実施形態におけるレギュレータ回路１によれば、図１０に示すように、通常状態では、負荷Ｑ２１の消費電流よりも十分少なく無視できる量のシンク電流相当の電流消費が行われるものの、待受状態では、低消費モードで動作しその消費電流は略零である。
したがって、レギュレータ回路１全体の消費電力の削減を図ることができ、すなわち、携帯電話機のバッテリなど電源ＶＤＤの連続使用時間の延長を図ることができる。
ちなみに、図１に示すレギュレータ回路１における消費電流と、従来のレギュレータ回路における消費電流とを比較したところ、図１に示すレギュレータ回路１を用いることによって、消費電流を１／５程度に低減できることが確認できた。
ちなみに、図１に示すレギュレータ回路１における消費電流と、従来のレギュレータ回路における消費電流とを比較したところ、図１に示すレギュレータ回路１を用いることによって、消費電流を１／５程度に低減できることが確認できた。
また、低消費モードレギュレータ３は、図１に示すように、バイアス電圧やバイアス電流、また複雑な構成を必要とせず、簡易な構成で実現することができる。そのため、メインレギュレータ２の他に低消費モードレギュレータ３を設けたとしても大幅なＣＨＩＰサイズの増加を伴うことなく、実現することができる。
また、メインレギュレータ２を、パワーダウン用トランジスタＰ２１とディプレッション型のＮチャネルＭＯＳトランジスタからなる駆動用トランジスタＮ２１と電圧上昇防止抵抗Ｒ２１と安定化容量Ｃ２１という簡易な構成で実現しているため、このような簡易な構成のメインレギュレータ２において、低消費モードレギュレータ３をさらに追加した場合であっても、ＣＨＩＰサイズの大幅な増加を伴うことなく、低消費電力化を図ることができ効果的である。
また、メインレギュレータ２を、パワーダウン用トランジスタＰ２１とディプレッション型のＮチャネルＭＯＳトランジスタからなる駆動用トランジスタＮ２１と電圧上昇防止抵抗Ｒ２１と安定化容量Ｃ２１という簡易な構成で実現しているため、このような簡易な構成のメインレギュレータ２において、低消費モードレギュレータ３をさらに追加した場合であっても、ＣＨＩＰサイズの大幅な増加を伴うことなく、低消費電力化を図ることができ効果的である。
また、監視回路用レギュレータＮ３２を設けることにより、第１ヒステリシスインバータＩＮＶ３１の電源電圧変動を抑制するとともに、バイアス／温特補正回路ＣＴ３２により、監視回路用レギュレータＮ３２の温度環境の変化に伴う特性変動を抑制する構成としたため、第１ヒステリシスインバータＩＮＶ３１の電源電圧変動をより高精度に抑制することができ、すなわち、信頼性のより高い監視信号ＤＥＴを得ることができる。
なお、上記実施形態においては、メインレギュレータ２として、図１に示すように、ディプレッション型のＮチャネルＭＯＳトランジスタを駆動用トランジスタとして用いたディプレッションＭＯＳレギュレータ回路を適用した場合について説明したが、これに限るものではない。例えば、前記図１１に示すような、リニアアンプ構成のレギュレータなど、他の構成のレギュレータをメインレギュレータ２として適用することも可能である。
このように他のレギュレータを用いた場合であっても、負荷の動作モードに応じて、メインレギュレータ２と低消費モードレギュレータ３とを切り替えることによって、低消費モード時の消費電流を低減することができる。
前述のように、負荷Ｑ２１の動作モードに応じて、メインレギュレータ２と低消費モードレギュレータ３とを切り替えることによってレギュレータ回路１全体の消費電力の低減を図ることができるため、例えば、携帯電話機における、通常状態と待受状態など、通常モードと、通常よりも少ない消費電流で動作する低消費モードと、で動作するようになっている負荷Ｑ２１を駆動対象とする、レギュレータとして用いれば効果的である。
前述のように、負荷Ｑ２１の動作モードに応じて、メインレギュレータ２と低消費モードレギュレータ３とを切り替えることによってレギュレータ回路１全体の消費電力の低減を図ることができるため、例えば、携帯電話機における、通常状態と待受状態など、通常モードと、通常よりも少ない消費電流で動作する低消費モードと、で動作するようになっている負荷Ｑ２１を駆動対象とする、レギュレータとして用いれば効果的である。
また、上記実施形態においては、低消費モードレギュレータ３を図１に示す構成としているが、必ずしも全ての構成を備える必要はなく、図２に示す基本構成を備えていればよい。
また、上記実施形態では、第２ヒステリシスインバータＩＮＶ３２を設けた場合について説明したが、必ずしも設けなくともよい。
また、上記実施形態では、第２ヒステリシスインバータＩＮＶ３２を設けた場合について説明したが、必ずしも設けなくともよい。
また、上記実施形態では、パワーダウンモード（Ｍｏｄｅ０、Ｍｏｄｅ４）では、負荷駆動電圧ＶＤＤＲをハイインピーダンス（ＨｉＺ）に制御する場合について説明したが、これに限るものではなく、グランド電圧に制御するようにしてもよい。すなわち、パワーダウンモード（Ｍｏｄｅ０、Ｍｏｄｅ４）時には、スイッチ制御回路ＣＴ３１では、ＨＩＧＨレベルの制御信号ＳＩＮＫを出力する構成とする。
これにより、パワーダウンモード（Ｍｏｄｅ０、Ｍｏｄｅ４）時には、シンクＭＯＳトランジスタＮ３１がオン状態となるため、負荷駆動電圧ＶＤＤＲは、グランド電圧に制御される。
なお、この場合、スイッチ制御回路ＣＴ３１は、低消費モードレギュレータ３を駆動させない通常モード（Ｍｏｄｅ２）では、ＬＯＷレベルの制御信号ＳＩＮＫを出力する構成とする。
なお、この場合、スイッチ制御回路ＣＴ３１は、低消費モードレギュレータ３を駆動させない通常モード（Ｍｏｄｅ２）では、ＬＯＷレベルの制御信号ＳＩＮＫを出力する構成とする。
ここで、ソースＭＯＳトランジスタＰ３１がソーストランジスタに対応し、駆動用トランジスタＮ２１がディプレッション型駆動トランジスタに対応し、パワーダウン用トランジスタＰ２１が第１接続制御トランジスタに対応し、パターダウン用トランジスタＮ２２が第２接続制御トランジスタに対応している。
また、シンクＭＯＳトランジスタＮ３１がシンクトランジスタに対応し、監視回路用トランジスタＮ３２およびバイアス／温特補正回路ＣＴ３２が供給電圧調整回路に対応し、監視回路用トランジスタＮ３２がディプレッション型ＭＯＳトランジスタに対応し、バイアス／温特補正回路ＣＴ３２が温度特性補正回路に対応している。
また、シンクＭＯＳトランジスタＮ３１がシンクトランジスタに対応し、監視回路用トランジスタＮ３２およびバイアス／温特補正回路ＣＴ３２が供給電圧調整回路に対応し、監視回路用トランジスタＮ３２がディプレッション型ＭＯＳトランジスタに対応し、バイアス／温特補正回路ＣＴ３２が温度特性補正回路に対応している。
１ レギュレータ回路
２ メインレギュレータ
３ 低消費モードレギュレータ
ＩＮＶ３１、ＩＮＶ３２ 第１および第２ヒステリシスインバータ
ＣＴ３１ スイッチ制御回路
ＣＴ３２ バイアス／温特補正回路
２ メインレギュレータ
３ 低消費モードレギュレータ
ＩＮＶ３１、ＩＮＶ３２ 第１および第２ヒステリシスインバータ
ＣＴ３１ スイッチ制御回路
ＣＴ３２ バイアス／温特補正回路
Claims (8)
- 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、を有し、
当該第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、
前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型ＭＯＳトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、
前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第１接続制御トランジスタと、
前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第２接続制御トランジスタと、を備えることを特徴とするレギュレータ回路。 - 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、
前記安定化容量の両端に接続されるシンクトランジスタと、を有し、
前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、
前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴とするレギュレータ回路。 - 前記低消費モードレギュレータは、
前記電源と前記第１ヒステリシスインバータとの間に設けられ、前記第１ヒステリシスインバータへの供給電圧を調整する供給電圧調整回路を備えることを特徴とする請求項１または請求項２に記載のレギュレータ回路。 - 前記供給電圧調整回路は、
前記電源と前記第１ヒステリシスインバータとの間に接続されるディプレッション型ＭＯＳトランジスタと、
当該ディプレッション型ＭＯＳトランジスタを制御し、温度環境の変化に伴う前記ディプレッション型ＭＯＳトランジスタの特性変動を補正する温度特性補正回路と、を備えることを特徴とする請求項３記載のレギュレータ回路。 - 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、
前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、
前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されることを特徴とするレギュレータ回路。 - 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、を有し、
前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型ＭＯＳトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、
前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第１接続制御トランジスタと、
前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第２接続制御トランジスタと、を備え、
前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴とするレギュレータ回路の制御方法。 - 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、
前記安定化容量の両端に接続されるシンクトランジスタと、を有し、
前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替え、
前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴とするレギュレータ回路の制御方法。 - 負荷と並列に接続される安定化容量と、
前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
前記低消費モードレギュレータは、
前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
前記安定化容量の充電電圧を負荷駆動電圧として監視する第１ヒステリシスインバータと、
当該第１ヒステリシスインバータの出力を入力とする第２ヒステリシスインバータと、
前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、
前記第２ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴とするレギュレータ回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2014006780A JP2014006780A (ja) | 2014-01-16 |
| JP5756434B2 true JP5756434B2 (ja) | 2015-07-29 |
Family
ID=50104421
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012142943A Expired - Fee Related JP5756434B2 (ja) | 2012-06-26 | 2012-06-26 | レギュレータ回路およびレギュレータ回路の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5756434B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109474054B (zh) * | 2018-12-24 | 2022-09-30 | 董旭毅 | 电源管理系统 |
| JP2021144411A (ja) | 2020-03-11 | 2021-09-24 | キオクシア株式会社 | 半導体装置及びメモリシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411516B2 (ja) * | 1999-01-13 | 2003-06-03 | シャープ株式会社 | 直流安定化電源 |
| JP2002312043A (ja) * | 2001-04-10 | 2002-10-25 | Ricoh Co Ltd | ボルテージレギュレータ |
| JP5581868B2 (ja) * | 2010-07-15 | 2014-09-03 | 株式会社リコー | 半導体回路及びそれを用いた定電圧回路 |
-
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| Publication number | Publication date |
|---|---|
| JP2014006780A (ja) | 2014-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140109 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141106 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150512 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150529 |
|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |