JP5756434B2 - レギュレータ回路およびレギュレータ回路の制御方法 - Google Patents

レギュレータ回路およびレギュレータ回路の制御方法 Download PDF

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Description

本発明は、レギュレータ回路およびレギュレータ回路の制御方法に関する。
従来、入力電圧を所定の出力電圧に変換するレギュレータ回路として、例えば、リニアアンプを備えた図11に示すような一般によく知られているレギュレータ回路や、さらに、温度環境の変化の影響を抑制するようにしたレギュレータ回路なども提案されている(例えば、特許文献1参照)。
特開2008−217203号公報
ところで、近年、電子機器等においてはコスト削減が求められている。コスト削減を図る方法として電子機器等に搭載されているLSIなどにおいて、デジタル信号処理を行うデジタルブロックのCHIPサイズの削減を図る方法がある。このCHIPサイズの削減を図るために、デジタルブロックに微細プロセスを適用した場合、耐圧の低い微細プロセス回路は内部レギュレータ回路で駆動する必要がある。
ここで、例えば携帯電話機などの電子機器が待ち受け状態となった場合には、携帯電話機の通話機能などは待機状態としても問題ないが、外部装置とのインタフェース機能は動作させておく必要がある。すなわち外部装置からの動作命令を受け付けることのできる状態としておく必要がある。
携帯電話機などのデジタルブロックとしてのデジタルインタフェース回路の電力源としてレギュレータ回路を用いた場合、前述のようにデジタルインタフェース回路は常時オン状態としておく必要があるため、デジタルインタフェース回路の電力源であるレギュレータ回路も常時オン状態としておく必要がある。
そのためレギュレータ回路には、消費電力が低いことが要求され、特に携帯電話機などの場合には、連続使用の観点から限りなく消費電力が零に近いことが望まれる。
前記図11に示すレギュレータ回路の場合、トランジスタ対で構成されるリニアアンプにバイアス電圧を供給する必要がある。つまり、携帯電話機が待受状態となった場合も、レギュレータ回路に対しては、通話が可能な通常の動作状態と同様に引き続きバイアス電圧を供給する必要があり、レギュレータ回路は、待受状態においてもバイアス電流を必要とすることになる。すなわち電流消費が行われることになる。
また、レギュレータ回路として、例えば、図12に示すような構成のレギュレータ回路も考えられる。このレギュレータ回路は、エンハンストメント型のPチャネルMOSトランジスタからなるパワーダウン制御用のパワーダウン用トランジスタP1とディプレッション型のNチャネルMOSトランジスタからなる駆動用トランジスタN1とが電源VDD−ノードnode1間に直列に接続されてなり、ノードnode1の電圧が負荷駆動電圧VDDRとして後述の負荷Q21に印加される。
さらに、ノードnode1とグランドGNDとの間に、負荷(例えばデジタルブロックなど)Q1と安定化容量C1と電圧上昇防止抵抗R1とが並列に接続される。そして、パワーダウン用トランジスタP1のゲートには負荷Q1への電力供給のオンオフを制御するための制御信号が入力される。なお、駆動用トランジスタN1のゲートはグランドGNDに接続される。
このような構成を有するレギュレータ回路において、電圧上昇防止抵抗R1を設けない場合、駆動用トランジスタN1は、ディプレッション型のMOSトランジスタからなるため、負荷Q1が停止した場合、負荷Q1側が高インピーダンスとなり且つ駆動用トランジスタN1側が低インピーダンスとなるため、負荷Q1にかかる負荷駆動電圧VDDRが上昇し、負荷Q1の耐圧を超える可能性がある。
電圧上昇防止抵抗R1は、この負荷駆動電圧VDDRの上昇を回避し負荷Q1を保護する目的で設けている。つまり、駆動用トランジスタN1の出力である負荷駆動電圧を維持するために必要な電流を流し続けることにより、負荷駆動電圧VDDRの上昇を抑制している。
そのため、負荷Q1としての携帯電話機が待受状態となった場合であっても、電圧上昇防止抵抗R1に電流(バイアス電流)を流す必要がある。すなわち電流消費が行われることになる。
このように、待受状態における電流消費は消費電力の増加につながるため、待機状態における消費電力をより低減する方法が望まれていた。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、消費電力をより低減することの可能なレギュレータ回路およびレギュレータ回路の制御方法を提供することを目的としている。
上記目的を達成するために、本発明の請求項1にかかるレギュレータ回路は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、を有し、当該第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型MOSトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第1接続制御トランジスタと、前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第2接続制御トランジスタと、を備えることを特徴としている。
請求項にかかる発明は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、前記安定化容量の両端に接続されるシンクトランジスタと、を有し、前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され、前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴としている。
請求項にかかる発明は、請求項1または請求項に記載の発明において、前記低消費モードレギュレータは、前記電源と前記第1ヒステリシスインバータとの間に設けられ、前記第1ヒステリシスインバータへの供給電圧を調整する供給電圧調整回路を備えることを特徴としている。
請求項にかかる発明は、請求項記載の発明において、前記供給電圧調整回路は、前記電源と前記第1ヒステリシスインバータとの間に接続されるディプレッション型MOSトランジスタと、当該ディプレッション型MOSトランジスタを制御し、温度環境の変化に伴う前記ディプレッション型MOSトランジスタの特性変動を補正する温度特性補正回路と、を備えることを特徴としている。
請求項にかかる発明は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されることを特徴としている。
また、請求項にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、を有し、前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型MOSトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第1接続制御トランジスタと、前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第2接続制御トランジスタと、を備え、前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
請求項7にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、前記安定化容量の両端に接続されるシンクトランジスタと、を有し、前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替え、前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴としている。
請求項8にかかるレギュレータ回路の制御方法は、負荷と並列に接続される安定化容量と、前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、前記低消費モードレギュレータは、前記電源と前記安定化容量との間に介挿されるソーストランジスタと、前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴としている。
本発明によれば、負荷駆動電圧を監視する第1ヒステリシスインバータと、電源と安定化容量との間に介挿され前記負荷駆動電圧に応じて制御されるソーストランジスタとを備えるレギュレータを構成することにより、消費電流を抑制した低消費モードレギュレータを実現することができる。そのため、負荷が、消費電流が少ない低消費モード状態にあるときなどには、メインレギュレータに替えて低消費モードレギュレータを用いることにより、低消費モード時における、レギュレータ回路の消費電流すなわち消費電力を低減することができ、結果的に電源の連続使用時間を延長することができる。
本発明におけるレギュレータ回路の一例を示す構成図である。 低消費モードレギュレータの基本回路の一例を示す構成図である。 図2に示す低消費モードレギュレータの動作説明に供する説明図である。 スイッチ制御回路の一例を示す構成図である。 スイッチ制御回路の動作説明に供する説明図である。 バイアス/温特補正回路の一例を示す構成図である。 バイアス/温特補正回路の動作説明に供する説明図である。 バイアス/温特補正回路のその他の例を示す構成図である。 本発明の動作説明に供するモード遷移図の一例である。 モード毎の消費電流を説明する説明図である。 リニアアンプ構成レギュレータの一例である。 ディプレッション型MOSトランジスタを用いたレギュレータの一例である。
以下、本発明のレギュレータ回路1の一例を、図面を参照して説明する。
図1は、本発明におけるレギュレータ回路1の一例を示す回路図である。
図1に示すように、レギュレータ回路1は、メインレギュレータ2と、低消費モードレギュレータ3と、を含んで構成され、レギュレータ回路1では、メインレギュレータ2と低消費モードレギュレータ3とを、選択的に、電源VDD−グランドGND間に接続するようになっている。
メインレギュレータ2は、前述の図12に示す、ディプレッション型のNチャネルMOSトランジスタを駆動用トランジスタとして用いたディプレッションMOSレギュレータ回路と同一構成を有する。
すなわち、メインレギュレータ2は、図1に示すように、エンハンストメント型のPチャネルMOSトランジスタからなる、パワーダウン用トランジスタP21と、ディプレッション型のNチャネルMOSトランジスタからなる負荷駆動用の駆動用トランジスタN21と、電圧上昇防止抵抗R21と、エンハンストメント型のNチャネルMOSトランジスタからなるパワーダウン用トランジスタN22と、が電源VDDとグランドGNDとの間にこの順に直列に接続されてなる。
駆動用トランジスタN21のゲートはグランドGNDに接続される。
また、パワーダウン用トランジスタP21のゲートにはパワーダウン制御信号PD0が入力される。パワーダウン用トランジスタN22のゲートにはパワーダウン制御信号PDN0が入力される。
さらに、駆動用トランジスタN21および電圧上昇防止抵抗R21の接続点であるノードnode1とグランドGNDとの間に安定化容量C21が接続され、この安定化容量C21と並列に負荷Q21が接続されるようになっている。
すなわち、メインレギュレータ2は、パワーダウン用トランジスタP21およびN22がオン状態のときに、ノードnode1の電圧である、負荷Q21に印加される負荷駆動電圧VDDRが所定電圧となるように、駆動用トランジスタN21を介して電源電圧を供給するとともに、電圧上昇防止抵抗R21にバイアス電流を流すことにより、負荷Q21が停止した場合にこれに伴い生じる負荷駆動電圧VDDRの上昇を抑制するようになっている。
次に低消費モードレギュレータ3の構成を説明する。
まず、低消費モードレギュレータ3の基本構成を説明する。図2は、低消費モードレギュレータ3の基本構成を示す回路図である。なお、図2は、メインレギュレータ2を、電源VDD−グランドGND間から切り離した状態を表す。
低消費モードレギュレータ3は、電源VDDおよびグランドGND間に接続される、エンハンストメント型のPチャネルMOSトランジスタからなるソース(Source)MOSトランジスタP31と、ソースMOSトランジスタP31のドレイン端子が接続されるノードnode2に入力側が接続される第1ヒステリシスインバータINV31と、第1ヒステリシスインバータINV31の出力を入力とする第2ヒステリシスインバータINV32と、を備え、第2ヒステリシスインバータINV32の出力が、監視信号DETとしてソースMOSトランジスタP31のゲートに入力される。
そして、ノードnode2とグランドGNDとの間に安定化容量C21および負荷Q21が並列に接続されるようになっている。
第1ヒステリシスインバータINV31および第2ヒステリシスインバータINV32は、ノードnode2の電圧、すなわち負荷駆動電圧VDDRの電圧変動を監視する監視回路であって、第1ヒステリシスインバータINV31は負荷駆動電圧VDDRが予め設定した第1閾値を下回るとき、HIGHレベル側に遷移し、負荷駆動電圧VDDRが前記第1閾値よりも大きい第2閾値を上回るときLOWレベル側に遷移する信号を出力する。前記第1閾値は、負荷Q21が動作可能な程度の電圧相当値に設定される。第2閾値は、負荷Q21の耐圧を超えない値に設定される。
第2ヒステリシスインバータINV32は、前段の第1ヒステリシスインバータINV31がフルスイングしないケースがあるため、貫通電流と監視信号DETのチャタリングを防止するための回路である。
これにより、図3に示すように、負荷駆動電圧VDDR(図3(a))が低下し、時点t11で負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第1閾値を下回ると、第1ヒステリシスインバータINV31の出力がHIGHレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がLOWレベルとなる(図3(b))。そのため、ソースMOSトランジスタP31がオン状態となり、安定化容量C21が充電されて負荷駆動電圧VDDRが上昇する。
そして、時点t12で負荷駆動電圧VDDRが、第1ヒステリシスインバータINV31の第2閾値を上回ると(図3(a))、第1ヒステリシスインバータINV31の出力はLOWレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がHIGHレベルに切り替わり、ソースMOSトランジスタP31がオフ状態となり、安定化容量C21の充電を停止する(図3(b))。
以後、この動作を繰り返すことによって、結果的に、負荷駆動電圧VDDRが略一定電圧を維持するように調整されるようになっている。なお、負荷駆動電圧VDDRの変動幅は、負荷Q21の許容電圧の範囲内であればよい。
次に、図1に示す本実施形態における低消費モードレギュレータ3の構成を説明する。
図1に示すように、本実施形態における低消費モードレギュレータ3は、ソースMOSトランジスタP31と、出力抵抗R31およびR32と、エンハンストメント型のNチャネルMOSトランジスタからなるシンク(SINK)MOSトランジスタN31と、が電源VDD−グランドGND間に接続されてなる。
そして、出力抵抗R32およびシンクMOSトランジスタN31の接続点であるノードnode2と、グランドGNDとの間に、直列に接続された電圧上昇防止抵抗R21およびパワーダウン用トランジスタN22と、安定化容量C21と、負荷Q21とが並列に接続されるようになっている。
出力抵抗R31およびR32は、安定化容量C21とともに一次のローパスフィルタを構成し、ソースMOSトランジスタP31のソース電流を平滑化し、急な変動を抑制する。
また、低消費モードレギュレータ3は、エンハンストメント型のPチャネル型トランジスタからなるパワーダウン用トランジスタP32と前述の第1ヒステリシスインバータINV31とが、電源VDD−グランドGND間にこの順に直列に接続されるとともに、パワーダウン用トランジスタP32と第1ヒステリシスインバータINV31との間に、電源電圧の変化や温度環境の変化などに伴う第1ヒステリシスインバータINV31の特性変動抑制用のディプレッション型のNチャネルMOSトランジスタからなる監視回路用レギュレータN32が介挿されている。
第1ヒステリシスインバータINV31の入力側は出力抵抗R31およびR32の接続点に接続され、第1ヒステリシスインバータINV31の出力側は、電源VDD−グランドGND間に接続された前述の第2ヒステリシスインバータINV32の入力側に接続される。この第2ヒステリシスインバータINV32の出力は監視信号DETとしてスイッチ制御回路CT31に入力されるとともに、ソースMOSトランジスタP31のゲートに入力される。
第1ヒステリシスインバータINV31および第2ヒステリシスインバータINV32の接続点とグランドGNDとの間には、エンハンストメント型のNチャネルMOSトランジスタからなるパワーダウン用トランジスタN33が接続されている。
そして、シンクMOSトランジスタN31のゲートにはスイッチ制御回路CT31からの制御信号SINKが入力される。
監視回路用レギュレータN32のゲートには、バイアス/温特補正回路CT32からのレギュレータ制御信号が入力される。
パワーダウン用トランジスタP32およびN33のゲートには、パワーダウン制御信号PD1が入力される。
スイッチ制御回路CT31は、シンクMOSトランジスタN31を制御する回路である。スイッチ制御回路CT31は、第2ヒステリシスインバータINV32からの監視信号DETとパワーダウン制御信号PDN1とを入力し、これらに基づき、シンクMOSトランジスタN31のゲートに入力される制御信号SINKを出力する。
図4は、このスイッチ制御回路CT31の一例を示す構成図である。
スイッチ制御回路CT31は、D型フリップフロップ101を含んで構成され、監視信号DETを、遅延回路102で遅延した遅延信号DETDが、NAND回路103の一方の入力端子に入力されるとともに、遅延信号DETDが遅延回路104で再度遅延され且つ反転されてNAND回路103の他方の入力端子に入力される。すなわちNAND回路103と遅延回路104とで、監視信号DETの立ち上がりエッジを検出する立ち上がりエッジ検出部を構成している。
NAND回路103は、遅延回路102の出力と遅延回路104の反転出力との否定論理積をとりその信号を出力する。NAND回路103の出力信号は、NAND回路105の一方の入力端子に入力され、NAND回路105の他方の入力端子には、パワーダウン制御信号PDN1が入力される。NAND回路105は、NAND回路103の出力とパワーダウン制御信号PDN1との否定論理積をとり、その出力はリセット信号Rとしてリセット端子Rに入力される。
D型フリップフロップ101のD入力端子は電源VDDに接続され、CLK入力端子Cには、監視信号DETが入力される。また、D型フリップフロップ101の出力端子Qは、シンクMOSトランジスタN31のゲートに接続され、D型フリップフロップ101の出力信号が制御信号SINKとして供給される。
このスイッチ制御回路CT31の動作を、図5のタイミングチャートを伴って説明する。なお、図5において、(a)は負荷駆動電圧VDDR、(b)は第2ヒステリシスインバータINV32の出力である監視信号DET、(c)は遅延回路102の出力である遅延信号DETD、(d)はAND回路105の出力であるリセット信号R、(e)はD型フリップフロップ101の出力端子Qから出力される制御信号SINKである。なお、低消費モードレギュレータ3を、電源VDD−グランドGND間に接続する場合、パワーダウン制御信号PD0はHIGHレベル、PDN0はLOWレベル、PD1はLOWレベル、PDN1はHIGHレベルに制御する。
そして、負荷駆動電圧VDDRが低下し、監視信号DETが時点t21でLOWレベルとなると、これに伴いソースMOSトランジスタP31がオン状態となる。このとき、監視信号DETがLOWレベル、パワーダウン制御信号PDN1がHIGHレベルであり、D型フリップフロップ101の出力(制御信号SINK)がLOWレベルであるため、シンクMOSトランジスタN31はオフ状態である。そのため、安定化容量C21への充電が開始される。
そして、充電に伴い負荷駆動電圧VDDRが上昇し、監視信号DETが時点t22でHIGHレベルに切り替わると、この監視信号DETの立ち上がりのタイミングで、ソーストランジスタP31がオフしてからD型フリップフロップ101の出力(制御信号SINK)がHIGHレベルとなり、シンクMOSトランジスタN31はオン状態に切り替わる。
そして、立ち上がりエッジ検出部により、時点t23で監視信号DETの立ち上がりエッジが検出されると、このとき、パワーダウン制御信号PDN1はHIGHレベルであるため、立ち上がりエッジ検出部の出力であるLOWレベルがNAND105で反転出力され、HIGHレベルのリセット信号RとしてD型フリップフロップ101のリセット端子に入力される。これにより、D型フリップフロップ101の出力(制御信号SINK)がLOWレベルにリセットされる。その結果、時点t22から時点t23の間のみ制御信号SINKがHIGHレベルとなり、その間のみシンクMOSトランジスタN31がオン状態となり、すなわち、時点t22からt23の間、安定化容量C21の放電が行われる。
この放電を行うことにより、過剰充電分相当が放電されて、負荷駆動電圧VDDRは一定電圧を維持するように制御される。
制御信号SINKがHIGHレベルとなる、時点t22および時点t23間のパルス幅、すなわち、遅延回路102の遅延時間は、負荷駆動電圧VDDRの過剰充電分を除去することの可能な所要時間相当に設定される。この所要時間は例えば予め実験などによって検出しておけばよい。つまり、負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第2閾値を上回った時点から、実際にソースMOSトランジスタP31がオフ状態に切り替わるまでには遅延時間が生じるため、その間、負荷駆動電圧VDDRは上昇することになり、過剰充電が行われることになる。したがって、この過剰充電分を除去するため、遅延時間相当だけ、シンクMOSトランジスタN31により放電を行うようにしている。
一方、バイアス/温特補正回路CT32は、監視回路用レギュレータN32へのバイアス電圧を与えるとともに温度補償を行うための制御回路であって、バイアス/温特補正回路CT32と監視回路用レギュレータN32とで、第1ヒステリシスインバータINV31の定電圧供給回路を構成している。
図6は、バイアス/温特補正回路CT32の一例を示す回路図である。
バイアス/温特補正回路CT32は、電源VDDおよびグランドGND間に、エンハンスメント型PチャネルMOSトランジスタ201とエンハンスメント型NチャネルMOSトランジスタ202とが直列に接続されてなり、NチャネルMOSトランジスタ202はダイオード接続される。PチャネルMOSトランジスタ201のゲートにはパワーダウン制御信号PD1が入力され、PチャネルMOSトランジスタ201は電流消費を抑えるため高抵抗となるようにしている。
そして、PチャネルMOSトランジスタ201とNチャネルMOSトランジスタ202との接続点の電圧が、監視回路用レギュレータN32のゲートに入力される。
ここで、監視回路用レギュレータN32から第1ヒステリシスインバータINV31に供給される定電源電圧REGXは、次式(1)で表すことができる。なお、式(1)中のVgs1は、ダイオード接続されたNチャネルMOSトランジスタ202のゲートソース間電圧、Vgs2は、監視回路用レギュレータN32のゲートソース間電圧である。
REGX=Vgs1−Vgs2(Vgs2は負極性) ……(1)
また、ディプレッション型NチャネルMOSトランジスタからなる監視回路用レギュレータN32は、図7に示すように、閾値電圧Vth(n)が0Vよりも低い負極性であり、温度が上昇すると監視回路用レギュレータN32のVgs2は負極性の温度特性を有する。一方、ダイオード接続されたNチャネルMOSトランジスタ202は、閾値電圧Vth(n)が0Vよりも大きい正極性であり、温度が上昇するとNチャネルMOSトランジスタ202のVgs1は負極性の温度特性を有する。
したがって、温度環境が変化した場合、監視回路用レギュレータN32のゲートソース間電圧Vgs2の温度変化による変動と、NチャネルMOSトランジスタ202のゲートソース間電圧Vgs1の温度変化による変動とが互いに打ち消すように動作することになる。つまり、温度変化に関係なく、定電源電圧REGXが一定となるように動作することになる。
図8は、バイアス/温特補正回路CT32の他の一例を示す回路図である。
図8におけるバイアス/温特補正回路CT32は、図6に示すバイアス/温特補正回路CT32において、PチャネルMOSトランジスタ201とダイオード接続されたNチャネルMOSトランジスタ202との間に、エンハンストメント型のPチャネルMOSトランジスタ203が接続され、PチャネルMOSトランジスタ201と203との間の電圧が、監視回路用レギュレータN32のゲートに入力される。また、PチャネルMOSトランジスタ203のゲートは、PチャネルMOSトランジスタ201と同様にパワーダウン制御信号PD1が入力される。PチャネルMOSトランジスタ203は、温度変化に伴う、閾値電圧Vth調整用のトランジスタである。
ここで、図8のバイアス回路を用いた場合の、第1ヒステリシスインバータINV31に供給される定電源電圧REGXは、次式(2)で表すことができる。なお、(2)式中のVds3は、PチャネルMOSトランジスタ203のドレインソース間電圧である。
REGX=Vgs1−Vgs2+Vds3 ……(2)
そして、PチャネルMOSトランジスタ203はPチャネルMOSトランジスタ201と同様に、閾値電圧Vth(p)が0Vよりも大きい正極性であり、正極性の温度特性を有する。
したがって、温度環境が変化した場合、監視回路用レギュレータN32のゲートソース間電圧Vgs2の温度変化による変動に対し、NチャネルMOSトランジスタ202のゲートソース間電圧Vgs1の温度変化による変動とPチャネルMOSトランジスタ203のドレインソース間電圧Vds3による変動とが、これを打ち消すように動作することになり、すなわち温度補償が行われることになる。
以上の構成を有する結果、低消費モードレギュレータ3は、以下のように動作を行う。 すなわち、負荷駆動電圧VDDRが低下し、負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第1閾値を下回ると、第1ヒステリシスインバータINV31の出力がHIGHレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がLOWレベルとなる。このとき、スイッチ制御回路CT31の出力(制御信号SINK)がLOWレベルのままである。その結果、ソースMOSトランジスタP31がオン状態、シンクMOSトランジスタN31はオフ状態を維持するため、安定化容量C21が充電されて負荷駆動電圧VDDRが上昇する。
負荷駆動電圧VDDRの上昇に伴い、負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第2閾値を上回ると、第1ヒステリシスインバータINV31の出力がLOWレベルとなり、第2ヒステリシスインバータINV32の出力(監視信号DET)がHIGHレベルとなる。これによりソースMOSトランジスタP31はオフ状態となって、安定化容量C21への充電が停止する。また、ソースMOSトランジスタP31がオフ状態となった後、シンクMOSトランジスタN31が制御信号SINKのパルス幅相当の期間のみオン状態となるため、安定化容量C21への過剰充電分が放電されることになる。
そして、ソースMOSトランジスタP31、シンクMOSトランジスタN31がともにオフ状態を維持し、負荷Q21への負荷駆動電圧VDDRは一定に維持される。そして、負荷Q21が動作し電流消費が行われ負荷駆動電圧VDDRが低下すると、上記と同様の動作が行われ、負荷駆動電圧VDDRの上昇が図れることになる。
パワーダウン制御信号PD0、PDN0、PD1、PDN1は、上位制御装置50から入力される。
上位制御装置50は、負荷Q21の動作モードに応じてパワーダウン制御信号を生成する。
動作モードには、例えば、パワーダウンモード、低消費モード、通常モードを含む。パワーダウンモードは、負荷Q21への通電を遮断するモードである。通常モードは負荷Q21を通常動作させるモードである。これに対し、低消費モードは負荷Q21の一部の機能のみを動作させるモードである。例えば、負荷Q21が、携帯電話機に搭載されている、携帯電話機の各種機能を実現するためのデジタル回路(Digital block)である場合には、通常モードとは、通話機能およびその他携帯電話機に搭載された機能を動作させることの可能な状態をいう。一方、低消費モードは、携帯電話機の機能のうち、外部装置とのインタフェース処理を行うインタフェース回路(I/F回路)などのみを作動させ、通話機能などその他の機能は停止させた状態をいう。
上位制御装置50は、例えば、携帯電話機に対するユーザの待機状態への移行を指示する操作、あるいは、通話が終了した時点から予め設定した所定時間経過した時点で待機状態となったと判断する。また、携帯電話機などの負荷Q21の電源スイッチがオフに制御された場合など、にはパワーダウンモードと判断し、逆に、電源スイッチがオフ状態からオン状態に制御された場合には、通常モードと判断する。
そして、パワーダウンモードである場合には、パワーダウン制御信号PD0はHIGHレベル、PDN0はLOWレベル、PD1はHIGHレベル、PDN1はLOWレベルとする。すなわち、メインレギュレータ2において、パワーダウン用トランジスタP21およびN22をオフに制御し、駆動用トランジスタN21を電源VDD−グランドGNDから切り離すとともに、電圧上昇防止抵抗R21をグランドGNDから切り離す。これにより、メインレギュレータ2は、電源VDD−グランドGND間から切り離される。すなわちメインレギュレータ2はオフ状態となる。
また、低消費モードレギュレータ3において、電源VDD−グランドGND間の全ての電流パスを切断する。すなわち、ソースMOSトランジスタP31、パワーダウン用トランジスタP32、シンクMOSトランジスタN31をオフ状態に制御する。また、パワーダウン用トランジスタN33をオン状態に制御する。これにより、低消費モードレギュレータ3は、電源VDD−グランドGND間から切り離され、低消費モードレギュレータ3は、オフ状態となる。
つまり、メインレギュレータ2、低消費モードレギュレータ3をともにオフ状態に制御される。
通常モードである場合には、パワーダウン制御信号PD0はLOWレベル、PDN0はHIGHレベル、PD1はHIGHレベル、PDN1はLOWレベルとする。すなわち、パワーダウン用トランジスタP21をオン状態、N22をオン状態に制御し、メインレギュレータ2を電源VDD−グランドGND間に接続してオン状態に制御する。
一方、低消費モードレギュレータ3は、全ての電流パスを電源から切り離し、オフ状態に制御する。
一方、待受状態である場合には、レギュレータ回路1を低消費モードで駆動させる必要があるとして、パワーダウン制御信号PD0はHIGHレベル、PDN0はLOWレベル、PD1はLOWレベル、PDN1はHIGHレベルとする。すなわち、メインレギュレータ2はオフ状態に制御する。また、パワーダウン用トランジスタP32をオン状態、N33をオフ状態に制御し、低消費モードレギュレータ3をオン状態に制御する。
次に、図1のレギュレータ回路1の動作を説明する。
例えば、図9に示すように、負荷Q21の動作モードが、パワーダウンモード(Mode0)から、例えば負荷Q21の電源投入が行われて、低消費モードに移行し(Mode1)、その後、通常モード(Mode2)、低消費モード(Mode3)、パワーダウンモード(Mode4)に移行する場合を考える。
上位制御装置50は、パワーダウンモード(Mode0)では、パワーダウン制御信号PD0をHIGHレベル、PDN0をLOWレベル、PD1をHIGHレベル、PDN1をLOWレベルに設定する。
これにより、パワーダウン用トランジスタP21、N22がオフとなり、駆動用トランジスタN21および電圧上昇防止抵抗R21は電源VDD−グランドGND間から切り離される。
また、パワーダウン用トランジスタP32がオフ状態となり、監視回路用レギュレータN32が電源VDDから切り離されるとともに、第1ヒステリシスインバータINV31への定電源電圧REGXの供給が遮断される。また、パワーダウン用トランジスタN33がオン状態となるため、第2ヒステリシスインバータINV32の出力(監視信号DET)がHIGHレベルとなりソースMOSトランジスタP31がオフ状態となる。また、制御信号SINKがLOWレベルとなりシンクMOSトランジスタN31がオフ状態となって、ソースMOSトランジスタP31、出力抵抗R31、R32、シンクMOSトランジスタN31を通る電流パスが電源VDD−グランドGNDから切り離され、負荷駆動電圧VDDRがハイインピーダンス(HiZ)に制御される。
これにより、負荷Q21は、レギュレータ回路1の電流パスから切り離されることになる。
図10は、各モードにおける消費電流を表したものである。
図10において(a)はパワーダウン制御信号PD0、(b)はパワーダウン制御信号PDN0、(c)はパワーダウン制御信号PD1、(d)はパワーダウン制御信号PDN1、(e)はメインレギュレータ2における消費電流idd0、(f)は低消費モードレギュレータ3における消費電流idd1である。
レギュレータ回路1における消費電流は、図10の「Mode0」に示すように、パワーダウン制御信号PD0はHIGHレベル、PDN0はLOWレベル、PD1はHIGHレベル、PDN1はLOWレベルとなり、メインレギュレータ2のパワーダウン用トランジスタP21およびN22がオフ状態、低消費モードレギュレータ3のパワーダウン用トランジスタP32がオフ状態、N33がオン状態となるため、メインレギュレータ2における消費電流idd0、低消費モードレギュレータ3における消費電流idd1は共に零となる。
この状態から、低消費モード(Mode1)となると、上位制御装置50は、パワーダウン制御信号PD0をHIGHレベル、PDN0をLOWレベルとしたまま、PD1をLOWレベル、PDN1をHIGHレベルに切り替える。
これにより、パワーダウン用トランジスタP21、N22はオフ状態を維持し、メインレギュレータ2はオフを維持する。
一方、低消費モードレギュレータ3では、パワーダウン用トランジスタP32がオン状態に切り替わり、また、バイアス/温特補正回路CT32により監視回路用レギュレータN32がオン状態となり、第1ヒステリシスインバータINV31に定電源電圧REGXが供給され、第1ヒステリシスインバータINV31が動作可能状態となる。
このとき、負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第2閾値以上であれば、第1ヒステリシスインバータINV31の出力はLOWレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)はHIGHレベルとなり、ソースMOSトランジスタP31はオフ状態を維持する。
また、スイッチ制御回路CT31の出力(制御信号SINK)は、D型フリップフロップ101の出力(制御信号SINK)はLOWレベルとなるため、シンクMOSトランジスタN31はオフ状態を維持する。
このため、安定化容量C21への充電は行われず、負荷Q21は安定化容量C21を電源として動作する。
そして、前記図3に示すように、負荷Q21での電力消費に伴い、負荷駆動電圧VDDRが低下し、第1ヒステリシスインバータINV31の第1閾値を下回ると第1ヒステリシスインバータINV31の出力がHIGHレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がLOWレベルとなる。そのため、ソースMOSトランジスタP31がオンになり、安定化容量C21への充電が行われる。
そして、充電に伴い負荷駆動電圧VDDRが上昇し、第1ヒステリシスインバータINV31の第2閾値を上回ると、第1ヒステリシスインバータINV31の出力がLOWレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がHIGHレベルに切り替わり、ソースMOSトランジスタP31がオフに切り替わり、安定化容量C21への充電が停止する。
さらに、スイッチ制御回路CT31では、前記図5に示すように、監視信号DETの立ち上がりで、1パルスの制御信号SINKを出力するため、安定化容量C21の過剰充電分が放電され、負荷駆動電圧VDDRが所定の電圧となるように制御される。
低消費モード中は、この動作を繰り返すことにより、低消費モードレギュレータ3は負荷Q21に一定の負荷駆動電圧VDDRが供給されるように動作することになる。ここで、低消費モード中、前記図5に示すように、負荷駆動電圧VDDRは、第1ヒステリシスインバータN31の第1閾値および第2閾値の間で変動することになるが、負荷駆動電圧VDDRが動作可能な負荷駆動電圧VDDR以上且つ負荷Q21の耐圧以下の値で変動するため、負荷Q21に対して影響を与えることは少なく、また、必要以上の充電が行われることを回避することができる。
また、低消費モード(Mode1)に移行した時点で、負荷駆動電圧VDDRが第1ヒステリシスインバータINV31の第1閾値を下回っていれば、第1ヒステリシスインバータINV31の出力がHIGHレベル側に遷移し、第2ヒステリシスインバータINV32の出力(監視信号DET)がLOWレベルとなり、ソースMOSトランジスタP31がオン状態となる。このとき、スイッチ制御回路CT31の出力(制御信号SINK)は、上記と同様にLOWレベルとなるため、シンクMOSトランジスタN31はオフ状態を維持する。
このため、電源VDD、ソースMOSトランジスタP31、出力抵抗R31およびR32、安定化容量C21からなる電流パスが形成され、安定化容量C21の充電が図られ、負荷駆動電圧VDDRが上昇することになる。
ここで、ソースMOSトランジスタP31と直列に、出力抵抗R31およびR32を設け、この出力抵抗R31およびR32と安定化容量C21とで一次のローパスフィルタを構成している。そのため、ソースMOSトランジスタP31をオンに切り替えることにより、ソース電流の急な変動を抑制することができる。
このときの、レギュレータ回路1および負荷Q21による消費電流は、図10の「Mode1」に示すように、パワーダウン制御信号PDN0がLOWレベル、PDN1がHIGHレベルとなり、メインレギュレータ2のパワーダウン用トランジスタP21、N22はオフ状態を維持し、パワーダウン用トランジスタP32がオン状態となるため、メインレギュレータ2はオフ状態となるため消費電流idd0は零となる。一方、低消費モードレギュレータ3はオン状態となり、低消費モードレギュレータ3の各部が動作するが、第1ヒステリシスインバータINV31および第2ヒステリシスインバータINV32を用いて、ソースMOSトランジスタP31を駆動しており、第1および第2ヒステリシスインバータINV31およびINV32の電流消費は、理論上は零である。したがって、低消費モードレギュレータ3における消費電流idd1は、理論上は零となり、電流消費が生じたとしても回路素子のリーク電流程度である。
この状態から、通常モード(Mode2)に移行すると、上位制御装置50では、パワーダウン制御信号PD0はLOWレベル、PDN0はHIGHレベル、PD1はHIGHレベル、PDN1はLOWレベルとなり、メインレギュレータ2のパワーダウン用トランジスタP21およびN22がオン状態となるため、メインレギュレータ2は電源VDD−グランドGND間に接続されてオン状態に切り替わる。
一方、低消費モードレギュレータ3では、パワーダウン用トランジスタP32がオフ状態に切り替わり、N33がオン状態に切り替わることから、第1ヒステリシスインバータINV31が動作不可状態に切り替わり、監視信号DETがHIGHレベルとなる。そのため、ソースMOSトランジスタP31はオフ状態に制御され、また、スイッチ制御回路CT31において、リセット信号RがHIGHとなることから、制御信号SINKがLOWレベルとなり、シンクMOSトランジスタN31はオフ状態に制御される。
これにより、低消費モードレギュレータ3は、電源VDD−グランドGND間から切り離され、オフ状態となる。
この状態で、低消費モードから通常モードに切り替わった負荷Q21は、メインレギュレータ2が出力する負荷駆動電圧VDDRおよび安定化容量C21を電源として動作する。
ここで、負荷Q21では、通常モードにおいて、負荷Q21の消費電流量が減少したとしても、負荷Q21と並列に電圧上昇防止抵抗R21を設け、この電圧上昇防止抵抗R21に電流(シンク電流)を流す構成としているため、負荷駆動電圧VDDRが上昇することを抑制することができ、すなわち、負荷Q21にその耐圧以上の負荷駆動電圧VDDRがかかることを回避することができる。
このときの、レギュレータ回路1における消費電流は、図10の「Mode2」に示すように、低消費モードレギュレータ3は、電源VDD−グランドGNDから切り離されるため、低消費モードレギュレータ3の消費電流idd1は零となり、一方、メインレギュレータ2における消費電流idd0は負荷駆動電圧VDDRに流れる電流(シンク電流)相当となる。
そして、この状態から、再度低消費モード(Mode3)となると、上位制御装置50では、パワーダウン制御信号PD0をHIGHレベル、PDN0をLOWレベル、PD1をLOWレベル、PDN1をHIGHレベルに設定する。メインレギュレータ2は、電源VDD−グランドGND間から切り離されるため、メインレギュレータ2における消費電流idd0は零となる。一方、低消費モードレギュレータ3はオン状態となり、通常モードから低消費モードに切り替わった負荷Q21は、安定化容量C21を電源として動作する。そして、低消費モードレギュレータ3では、第1ヒステリシスインバータINV31により負荷駆動電圧VDDRが監視され、負荷駆動電圧VDDRが低下した場合には、ソースMOSトランジスタP31をオン状態に切り替えて安定化容量C21の充電を図り、負荷駆動電圧VDDRを一定電圧に維持するよう動作する。このときの低消費モードレギュレータ3における消費電流idd1は、Mode1の場合と同様に、理論上は零である。
そして、この状態から、パワーダウンモード(Mode4)となると、上位制御装置50では、パワーダウン制御信号PD0,PDN0はそのまま、パワーダウン制御信号PD1をHIGHレベル、PDN1をLOWレベルに切り替え、低消費モードレギュレータ3もオフ状態に制御する。
以上のように、負荷Q21の動作モードに応じて、メインレギュレータ2および低消費モードレギュレータ3を切り替えて動作させるようにし、負荷Q21が待受状態である場合には、低消費モードレギュレータ3のみを作動させるようにした。
さらに、低消費モードレギュレータ3では、電流消費を伴わない第1ヒステリシスインバータINV31を用いて負荷駆動電圧VDDRを監視する構成とした。同様に他の素子も低消費モードレギュレータ3がオン状態のときには電流消費を伴わない。そのため、負荷駆動電圧VDDRの監視を、電流消費を伴うことなく実現することができる。
前述のように、従来のレギュレータ回路では、電圧上昇を防止するために電圧上昇防止抵抗R21を追加してシンク電流を流す必要があり、待受状態、通常状態に関係なく、常時シンク電流相当の電流消費が行われていた。これに対し、本実施形態におけるレギュレータ回路1によれば、図10に示すように、通常状態では、負荷Q21の消費電流よりも十分少なく無視できる量のシンク電流相当の電流消費が行われるものの、待受状態では、低消費モードで動作しその消費電流は略零である。
したがって、レギュレータ回路1全体の消費電力の削減を図ることができ、すなわち、携帯電話機のバッテリなど電源VDDの連続使用時間の延長を図ることができる。
ちなみに、図1に示すレギュレータ回路1における消費電流と、従来のレギュレータ回路における消費電流とを比較したところ、図1に示すレギュレータ回路1を用いることによって、消費電流を1/5程度に低減できることが確認できた。
また、低消費モードレギュレータ3は、図1に示すように、バイアス電圧やバイアス電流、また複雑な構成を必要とせず、簡易な構成で実現することができる。そのため、メインレギュレータ2の他に低消費モードレギュレータ3を設けたとしても大幅なCHIPサイズの増加を伴うことなく、実現することができる。
また、メインレギュレータ2を、パワーダウン用トランジスタP21とディプレッション型のNチャネルMOSトランジスタからなる駆動用トランジスタN21と電圧上昇防止抵抗R21と安定化容量C21という簡易な構成で実現しているため、このような簡易な構成のメインレギュレータ2において、低消費モードレギュレータ3をさらに追加した場合であっても、CHIPサイズの大幅な増加を伴うことなく、低消費電力化を図ることができ効果的である。
また、監視回路用レギュレータN32を設けることにより、第1ヒステリシスインバータINV31の電源電圧変動を抑制するとともに、バイアス/温特補正回路CT32により、監視回路用レギュレータN32の温度環境の変化に伴う特性変動を抑制する構成としたため、第1ヒステリシスインバータINV31の電源電圧変動をより高精度に抑制することができ、すなわち、信頼性のより高い監視信号DETを得ることができる。
なお、上記実施形態においては、メインレギュレータ2として、図1に示すように、ディプレッション型のNチャネルMOSトランジスタを駆動用トランジスタとして用いたディプレッションMOSレギュレータ回路を適用した場合について説明したが、これに限るものではない。例えば、前記図11に示すような、リニアアンプ構成のレギュレータなど、他の構成のレギュレータをメインレギュレータ2として適用することも可能である。
このように他のレギュレータを用いた場合であっても、負荷の動作モードに応じて、メインレギュレータ2と低消費モードレギュレータ3とを切り替えることによって、低消費モード時の消費電流を低減することができる。
前述のように、負荷Q21の動作モードに応じて、メインレギュレータ2と低消費モードレギュレータ3とを切り替えることによってレギュレータ回路1全体の消費電力の低減を図ることができるため、例えば、携帯電話機における、通常状態と待受状態など、通常モードと、通常よりも少ない消費電流で動作する低消費モードと、で動作するようになっている負荷Q21を駆動対象とする、レギュレータとして用いれば効果的である。
また、上記実施形態においては、低消費モードレギュレータ3を図1に示す構成としているが、必ずしも全ての構成を備える必要はなく、図2に示す基本構成を備えていればよい。
また、上記実施形態では、第2ヒステリシスインバータINV32を設けた場合について説明したが、必ずしも設けなくともよい。
また、上記実施形態では、パワーダウンモード(Mode0、Mode4)では、負荷駆動電圧VDDRをハイインピーダンス(HiZ)に制御する場合について説明したが、これに限るものではなく、グランド電圧に制御するようにしてもよい。すなわち、パワーダウンモード(Mode0、Mode4)時には、スイッチ制御回路CT31では、HIGHレベルの制御信号SINKを出力する構成とする。
これにより、パワーダウンモード(Mode0、Mode4)時には、シンクMOSトランジスタN31がオン状態となるため、負荷駆動電圧VDDRは、グランド電圧に制御される。
なお、この場合、スイッチ制御回路CT31は、低消費モードレギュレータ3を駆動させない通常モード(Mode2)では、LOWレベルの制御信号SINKを出力する構成とする。
ここで、ソースMOSトランジスタP31がソーストランジスタに対応し、駆動用トランジスタN21がディプレッション型駆動トランジスタに対応し、パワーダウン用トランジスタP21が第1接続制御トランジスタに対応し、パターダウン用トランジスタN22が第2接続制御トランジスタに対応している。
また、シンクMOSトランジスタN31がシンクトランジスタに対応し、監視回路用トランジスタN32およびバイアス/温特補正回路CT32が供給電圧調整回路に対応し、監視回路用トランジスタN32がディプレッション型MOSトランジスタに対応し、バイアス/温特補正回路CT32が温度特性補正回路に対応している。
1 レギュレータ回路
2 メインレギュレータ
3 低消費モードレギュレータ
INV31、INV32 第1および第2ヒステリシスインバータ
CT31 スイッチ制御回路
CT32 バイアス/温特補正回路

Claims (8)

  1. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、を有し、
    当該第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され
    前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型MOSトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、
    前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第1接続制御トランジスタと、
    前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第2接続制御トランジスタと、を備えることを特徴とするレギュレータ回路。
  2. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、
    前記安定化容量の両端に接続されるシンクトランジスタと、を有し、
    前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力され
    前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴とするレギュレータ回路。
  3. 前記低消費モードレギュレータは、
    前記電源と前記第1ヒステリシスインバータとの間に設けられ、前記第1ヒステリシスインバータへの供給電圧を調整する供給電圧調整回路を備えることを特徴とする請求項1または請求項に記載のレギュレータ回路。
  4. 前記供給電圧調整回路は、
    前記電源と前記第1ヒステリシスインバータとの間に接続されるディプレッション型MOSトランジスタと、
    当該ディプレッション型MOSトランジスタを制御し、温度環境の変化に伴う前記ディプレッション型MOSトランジスタの特性変動を補正する温度特性補正回路と、を備えることを特徴とする請求項記載のレギュレータ回路。
  5. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、
    前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、
    前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されることを特徴とするレギュレータ回路。
  6. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、を有し、
    前記メインレギュレータは、前記電源と前記安定化容量との間に接続され且つディプレッション型MOSトランジスタからなるゲートが接地された、前記負荷を駆動するためのディプレッション型駆動トランジスタと、
    前記電源と前記ディプレッション型駆動トランジスタとの間に接続される第1接続制御トランジスタと、
    前記安定化容量の両端に当該安定化容量と並列に設けられた電圧上昇防止抵抗および当該電圧上昇防止抵抗と直列に接続される第2接続制御トランジスタと、を備え、
    前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
    前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴とするレギュレータ回路の制御方法。
  7. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、
    前記安定化容量の両端に接続されるシンクトランジスタと、を有し、
    前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
    前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替え、
    前記ソーストランジスタがオフ状態に切り替わった時点から、予め設定した所定時間のみ前記シンクトランジスタをオン状態に制御することを特徴とするレギュレータ回路の制御方法。
  8. 負荷と並列に接続される安定化容量と、
    前記安定化容量と電源との間に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、
    前記低消費モードレギュレータは、
    前記電源と前記安定化容量との間に介挿されるソーストランジスタと、
    前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、
    当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、
    前記ソーストランジスタと前記安定化容量との間に、前記ソーストランジスタを流れるソース電流の変動を抑制する出力抵抗と、を有し、
    前記第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されてなり、
    前記負荷の動作モードにおける消費電流に応じて、前記メインレギュレータと前記低消費モードレギュレータとを選択的に切り替えることを特徴とするレギュレータ回路の制御方法。
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