JP4774247B2

JP4774247B2 - 電圧レギュレータ

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Publication number: JP4774247B2
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Authority: JP
Inventors: 明良合川
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Description

本発明は、与えられる電源電圧の変動や出力する負荷電流の変動に関わらず一定の電圧を出力する電圧レギュレータ、特にその省電力モードにおける消費電流の低減に関するものである。

図２は、従来の電圧レギュレータの構成図である。
この電圧レギュレータは、バンドギャップ等によって基準電圧ＲＥＦを生成する基準電圧回路１、この基準電圧ＲＥＦと監視電圧ＶＭを比較してその差に応じた検出電圧ＶＤを出力する演算増幅器（ＯＰ）２、外部から供給される電源電圧ＶＤＤと一定の内部電源電圧ＲＥＧが出力される出力ノードＮとの間に接続されて検出電圧ＶＤによって導通状態が制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３、及び出力ノードＮと接地電圧ＧＮＤの間に接続されて内部電源電圧ＲＥＧを分圧した監視電圧ＶＭを出力する抵抗４，５からなる分圧回路で構成されている。

この電圧レギュレータにおいて、抵抗４，５の抵抗値をそれぞれＲ４，Ｒ５とすると、監視電圧ＶＭは、ＲＥＧ×Ｒ５／（Ｒ４＋Ｒ５）となる。監視電圧ＶＭは演算増幅器２の＋入力端子に与えられ、この演算増幅器２の−入力端子には基準電圧ＲＥＦが与えられている。

ここで電源電圧ＶＤＤや出力ノードＮから流れる負荷電流の変動によって内部電源電圧ＲＥＧが変化し、監視電圧ＶＭが基準電圧ＲＥＦよりも高くなると、演算増幅器２から出力される検出電圧ＶＤが上昇する。これにより、ＰＭＯＳ３のオン抵抗が増加し、出力ノードＮの内部電源電圧ＲＥＧは低下する。逆に監視電圧ＶＭが基準電圧ＲＥＦよりも低くなると、演算増幅器２から出力される検出電圧ＶＤが低下し、ＰＭＯＳ３のオン抵抗が減少する。これにより、出力ノードＮの内部電源電圧ＲＥＧは上昇する。このようなフィードバック動作により、監視電圧ＶＭは基準電圧ＲＥＦに等しくなるように制御される。従って、電源電圧ＶＤＤや出力ノードＮから流れる負荷電流の変動に関わらず、出力ノードＮの内部電源電圧ＲＥＧは、ＲＥＦ×（Ｒ４＋Ｒ５）／Ｒ５の一定電圧に維持される。

特開２００１−２１１６４０号公報

しかしながら、前記電圧レギュレータでは、負荷電流が流れなくても、基準電圧回路１や演算増幅器２で電流を消費する。このため、ＬＳＩ(Large Scale Integration）のスリープモードによって全体の消費電流を抑えようとしても、電圧レギュレータの消費電流のため、徹底した消費電流の低減ができないという課題があった。

本発明は、スリープモード時の電圧レギュレータの消費電流を低減することを目的としている。

本発明の電圧レギュレータは、通常動作モード時に基準電圧を発生し、スリープモード時には動作を停止する基準電圧回路と、前記通常動作モード時に前記基準電圧と監視電圧とを比較してその差を増幅して検出電圧を出力し、前記スリープモード時には動作を停止する増幅回路と、電源電圧が与えられる電源端子と内部電源電圧を出力する出力端子との間に接続され、前記検出電圧によって導通状態が制御される第１のＭＯＳトランジスタと、接地電圧が印加される接地端子と前記出力端子との間に接続され、前記出力端子の電圧を分圧して前記監視電圧として前記増幅回路に与える抵抗分圧回路と、前記スリープモード時に前記内部電源電圧と異なる低電源電圧を生成して前記出力端子に出力し、前記通常動作モード時には動作を停止するサブレギュレータ回路とを備えている。
前記サブレギュレータ回路は、前記電源端子と前記接地端子との間に接続された第１のトランジスタ及び抵抗によって基準電流を流す基準電流回路と、前記第１のトランジスタに対して電流ミラー回路を構成し、前記基準電流に応じた電流を流す第２のトランジスタと、前記第２のトランジスタに流れる前記電流によって閾値電圧を出力する常時オン状態の単数または複数の第２のＭＯＳトランジスタと、前記スリープモード時に前記閾値電圧を前記低電源電圧として出力し、前記通常動作モード時には動作を停止するボルテージ・フォロワ回路と、を有することを特徴としている。
本発明の他の電圧レギュレータは、通常動作モード時に基準電圧を発生し、スリープモード時には動作を停止する基準電圧回路と、前記通常動作モード時に前記基準電圧と監視電圧とを比較してその差の電圧に対応する検出電圧を出力し、前記スリープモード時には動作を停止する比較回路と、電源電圧が与えられる電源端子と内部電源電圧を出力する出力端子との間に接続され、前記検出電圧によって導通状態が制御される第１のＭＯＳトランジスタと、接地電圧が印加される接地端子と前記出力端子との間に接続され、前記出力端子の電圧を分圧して前記監視電圧として前記比較回路に与える抵抗分圧回路と、前記内部電源電圧よりも低い低電源電圧を生成するサブレギュレータ回路と、前記サブレギュレータ回路の出力側と前記出力端子との間に接続され、前記スリープモード時にオン状態となって前記サブレギュレータ回路で生成された前記低電源電圧を前記出力端子に出力し、前記通常動作モード時にはオフ状態となるスイッチ回路とを備えている。
前記サブレギュレータ回路は、前記電源端子と前記接地端子との間に接続された第１のトランジスタ及び抵抗によって基準電流を流す基準電流回路と、前記第１のトランジスタに対して電流ミラー回路を構成し、前記基準電流に応じた電流を流す第２のトランジスタと、前記第２のトランジスタに流れる前記電流によって閾値電圧を出力する常時オン状態の単数または複数の第２のＭＯＳトランジスタと、前記スリープモード時に前記閾値電圧を前記低電源電圧として出力し、前記通常動作モード時には動作を停止するボルテージ・フォロワ回路と、を有することを特徴としている。

本発明の電圧レギュレータは、スリープモード時に動作を停止する基準電圧回路と、増幅回路または比較回路とを備えると共に、スリープモード時に内部電源電圧と異なる低電源電圧を生成して出力端子に出力するサブレギュレータ回路を備えているので、スリープモード時の消費電流を低減することができる。更に、サブレギュレータ回路は、スリープモード時に閾値電圧を低電源電圧として出力し、通常動作モード時には動作を停止するボルテージ・フォロワ回路を有しているので、低電源電圧を安定化することができる。特に、スリープモード時の出力電圧をＭＯＳトランジスタの閾値電圧に応じて生成する構成を採用したので、スリープモード時の出力電圧に基づいて動作する内部ロジック回路等を構成するＭＯＳトランジスタと同じ構造とすることができ、回路設計工数等の負荷を低減しながら、スリープモード時の消費電流を低減した電圧レギュレータを実現することが可能になる。

本発明を実施するための最良の形態として、以下、本発明の実施例を説明する。

図１は、本発明の実施例１を示す電圧レギュレータの構成図である。
この電圧レギュレータは、外部から供給される電源電圧ＶＤＤを調整して、一定の内部電源電圧ＲＥＧを出力するもので、パワーダウン機能付きの基準電圧回路１０と、増幅回路または比較回路としての演算増幅器２０とを有している。基準電圧回路１０は、バンドギャップ等によって基準電圧ＲＥＦを生成するものであるが、例えば接地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）等のスイッチ素子を挿入し、これをパワーダウン信号ＰＤ，ＰＤ１で制御することにより、スリープモード時に接地電圧ＧＮＤから切り離して動作を停止させることができるようになっている。同様に、演算増幅器２０も、パワーダウン信号ＰＤ，ＰＤ１によって、スリープモード時の動作を停止させることができるようになっている。ここで、パワーダウン信号ＰＤは、この電圧レギュレータ全体をパワーダウンさせる信号であり、基準電圧回路１０等をパワーダウンさせる信号である。

基準電圧回路１０の出力側は、演算増幅器２０の−入力端子に接続され、この演算増幅器２０の出力側が、第１のＭＯＳトランジスタとしてのＰＭＯＳ３１のゲートに接続されている。ＰＭＯＳ３１のソースは、外部から電源電圧ＶＤＤが与えられる電源端子３０に接続され、このＰＭＯＳ３１のドレインは、一定の内部電源電圧ＲＥＧが出力される出力端子３５に接続されている。この出力端子３５には、図示しない負荷回路が接続されている。出力端子３５は、分圧回路を構成する抵抗３２，３３を介して、接地電圧ＧＮＤに接続されている。そして、抵抗３２，３３の接続点の電圧が、監視電圧ＶＭとして演算増幅器２０の＋入力端子に与えられている。

更に、この電圧レギュレータは、スリープモード時に負荷回路に供給する電源電圧ＳＯＵＴを生成するサブレギュレータ回路４０を有しており、このサブレギュレータ４０の出力側が出力端子３５に接続されている。

サブレギュレータ回路４０は、ＰＭＯＳ４１，ＮＭＯＳ４２及び抵抗４３からなる基準電流回路と、第２のＭＯＳトランジスタとしてのＮＭＯＳ４４及びＰＭＯＳ４５からなる閾値電圧出力回路と、ＰＭＯＳ４６による電流源と、演算増幅器４７によるボルテージ・フォロワ回路と、ＮＭＯＳ４８ａ，ＰＭＯＳ４８ｂ及びインバータ４９からなるパワーダウン制御回路で構成されている。

基準電流回路は、電源電圧ＶＤＤと抵抗４３の抵抗値に応じた基準電流を流すもので、ＰＭＯＳ４１のソースが電源電圧ＶＤＤに接続され、ゲートとドレインはノードＮ１に接続されている。ノードＮ１にはＮＭＯＳ４２のドレインが接続され、このＮＭＯＳ４２のゲートがノードＮ２に接続され、ソースは抵抗４３を介して接地電圧ＧＮＤに接続されている。

閾値電圧出力回路は、ＭＯＳトランジスタの閾値電圧ＶＴによってスリープモード時のバックアップ電圧として低電源電圧ＳＯＵＴを生成するもので、順方向にダイオード接続された常時オン状態のＮＭＯＳ４４とＰＭＯＳ４５で構成されている。ＮＭＯＳ４４のソースは接地電圧ＧＮＤに接続され、ゲートとドレインがノードＮ２に接続されている。ＰＭＯＳ４５のゲートとドレインはノードＮ２に接続され、ソースがノードＮ３に接続されている。

電流源は、基準電流回路に流れる電流と同じ大きさの電流を閾値電圧出力回路に流すもので、ＰＭＯＳ４１に対して電流ミラーとなるＰＭＯＳ４６で構成されている。ＰＭＯＳ４６のソースは電源電圧ＶＤＤに、ゲートはノードＮ１に、ドレインはノードＮ３にそれぞれ接続されている。ノードＮ３にはボルテージ・フォロワ接続された演算増幅器４７の＋入力端子が接続され、この演算増幅器４７の出力側から、ノードＮ３に出力される閾値電圧ＶＴが電源電圧ＳＯＵＴとして出力される。

一方、パワーダウン制御回路のＮＭＯＳ４８ａは、ノードＮ２と接地電圧ＧＮＤの間に接続され、パワーダウン信号ＰＤ，ＰＤ２でオン・オフ制御される。また、ＰＭＯＳ４８ｂは、電源電圧ＶＤＤとノードＮ１の間に接続され、パワーダウン信号ＰＤ，ＰＤ２がインバータ４９で反転されて生成されたパワーダウン信号ＰＤＮ，ＰＤ２Ｎによってオン・オフ制御される。更に、パワーダウン信号ＰＤＮ，ＰＤ２Ｎは、演算増幅器４７のパワーダウン制御にも使用されるようになっている。

次に動作を説明する。
通常動作モード時には、パワーダウン信号ＰＤ＝“Ｌ”，ＰＤ１＝“Ｌ”，ＰＤ２＝“Ｈ”となって、基準電圧回路１０と演算増幅器２０は通常動作が行われる。即ち、基準電圧回路１０から出力される基準電圧ＲＥＦが演算増幅器２０の−入力端子に与えられ、この演算増幅器２０の＋入力端子には、出力端子３５の内部電源電圧ＲＥＧが抵抗３２，３３で分圧されて監視電圧ＶＭとして与えられる。なお、サブレギュレータ回路４０では、“Ｈ”のパワーダウン信号ＰＤ２でＮＭＯＳ４８ａがオン状態となってノードＮ２が接地電圧ＧＮＤとなり、“Ｌ”のパワーダウン信号ＰＤ２ＮでＰＭＯＳ４８ｂがオン状態となってノードＮ１が電源電圧ＶＤＤとなる。このため、ＰＭＯＳ４１，４６はオフ状態となり、電源電圧ＶＤＤからの電流が遮断される。また、演算増幅器４７は、“Ｌ”のパワーダウン信号ＰＤ２Ｎが与えられて動作が停止する。

ここで、監視電圧ＶＭが基準電圧ＲＥＦよりも高くなると、演算増幅器２０から出力される検出電圧ＶＤが上昇し、ＰＭＯＳ３１のオン抵抗が増加して出力端子３５の内部電源電圧ＲＥＧは低下する。逆に監視電圧ＶＭが基準電圧ＲＥＦよりも低くなると、演算増幅器２０から出力される検出電圧ＶＤが低下し、ＰＭＯＳ３１のオン抵抗が減少して出力端子３５の内部電源電圧ＲＥＧは上昇する。このようなフィードバック動作により、監視電圧ＶＭは基準電圧ＲＥＦに等しくなるように制御され、電源電圧ＶＤＤや出力端子３５から流れる負荷電流の変動に関わらず、この出力端子３５の内部電源電圧ＲＥＧは一定電圧に維持される。

一方、スリープモード時には、パワーダウン信号ＰＤ１が“Ｈ”となり、基準電圧回路１０と演算増幅器２０は接地電圧ＧＮＤから切り離されて動作は停止され、これらの基準電圧回路１０と演算増幅器２０には電流が流れない。また、演算増幅器２０の検出電圧ＶＤは“Ｈ”となるので、ＰＭＯＳ３１はオフ状態となり、出力端子３５は電源電圧ＶＤＤから切り離される。

このとき、サブレギュレータ回路４０では、パワーダウン信号ＰＤ２が“Ｌ”となり、パワーダウン制御回路のＮＭＯＳ４８ａ，ＰＭＯＳ４８ｂがオフ状態となるので、基準電流回路のＰＭＯＳ４１には電源電圧ＶＤＤと抵抗４３の抵抗値に応じた基準電流が流れ、このＰＭＯＳ４１に対して電流ミラーを構成する電流源のＰＭＯＳ４６にもこの基準電流に対応した電流が流れる。ＰＭＯＳ４６の電流は、閾値電圧出力回路のＰＭＯＳ４５とＮＭＯＳ４４を介して接地電圧ＧＮＤに流れるので、ノードＮ３にはこれらのＰＭＯＳ４５とＮＭＯＳ４４の閾値電圧ＶＴに相当する電圧が出力される。ノードＮ３の電圧は、演算増幅器４７を介して電源電圧ＳＯＵＴとして出力端子３５に出力される。

以上のように、この実施例１の電圧レギュレータは、次のような利点がある。
（１）基準電圧回路１０と演算増幅器２０はパワーダウン機能を有しているので、スリープモード時にパワーダウン信号ＰＤ１でこれらの動作を停止させることにより、消費電流を削減させることができる。
（２）スリープモード時に、通常動作時の内部電源電圧ＲＥＧと異なる電圧で基本的には低い電源電圧ＳＯＵＴを出力するサブレギュレータ回路４０を有しているので、スリープモードで動作している内部ロジック回路等に対して、バックアップ用の低い電源電圧を供給することが可能になり、スリープモード時の消費電流を更に低減することができる。更に、サブレギュレータ回路は、スリープモード時に閾値電圧を低電源電圧として出力し、通常動作モード時には動作を停止するボルテージ・フォロワ回路を有しているので、低電源電圧を安定化することができる。
（３）サブレギュレータ回路４０は、閾値電圧出力回路によってＭＯＳトランジスタの閾値電圧ＶＴに応じた電圧を生成し、スリープモード時の電源電圧ＳＯＵＴを出力するようにしている。従って、閾値電圧出力回路等を構成するＮＭＯＳ４２，４４，ＰＭＯＳ４５を、電源電圧ＳＯＵＴで動作する内部ロジック回路等のＭＯＳトランジスタと同じ特性となるように（例えば、同じトレンジスタ構造で）形成することにより、最適な電源電圧ＳＯＵＴを出力することができる。
（４）サブレギュレータ回路４０は、抵抗４３の抵抗値に応じた基準電流を流す基準電流回路を有しているので、この抵抗４３の抵抗値を調整することにより、無駄な消費電流を最小限に抑えることができる。例えば、安定した閾値電圧ＶＴを生じさせるためにＰＭＯＳ４５等に流す最小電流が０．５μＡであれば、このサブレギュレータ回路４０での消費電流を１μＡに抑えることができる。

なお、この実施例１では、サブレギュレータ回路４０の閾値電圧出力回路は、２つのトランジスタＮＭＯＳ４４とＰＭＯＳ４５を直列に接続して構成しているが、必要な閾値電圧ＶＴに応じて、３個以上のトランジスタを用いることができる。

また、電流ミラーを構成するＰＭＯＳ４１，４６を、それぞれ複数のＰＭＯＳを直列に接続して構成しても良い。

図３は、本発明の実施例２を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この電圧レギュレータは、図１の電圧レギュレータにおける抵抗３２，３３による分圧回路と接地電圧ＧＮＤの間に直列にスイッチ用のＮＭＯＳ３４を挿入し、このＮＭＯＳ３４を、サブレギュレータ回路４０と共通のパワーダウン信号ＰＤ２でオン・オフ制御するように構成したものである。その他の構成は、図１と同様である。

この電圧レギュレータでは、通常動作モード時はパワーダウン信号ＰＤ２が“Ｈ”となっているので、ＮＭＯＳ３４はオン状態となり、図１と同様の動作が行われる。但し、抵抗３３にＮＭＯＳ３４のオン抵抗が加えられるので、監視電圧ＶＭは若干変化するが、抵抗３２，３３の抵抗値に比べて極めて小さいのでその変化は僅少である。

一方、スリープモード時にはパワーダウン信号ＰＤ２が“Ｌ”となるので、ＮＭＯＳ３４はオフ状態となる。これにより、サブレギュレータ回路４０から出力される電源電圧ＳＯＵＴが抵抗３２，３３を介して接地電圧ＧＮＤに流れることがなくなり、無駄な消費電流を更に削減することができる。

なお、この実施例２では、抵抗３３と接地電圧ＧＮＤの間にＮＭＯＳ３４を挿入しているが、出力端子３５と抵抗３２の間にこのＮＭＯＳ３４を挿入しても良い。

図４は、本発明の実施例３を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この電圧レギュレータは、図１の電圧レギュレータにおけるサブレギュレータ回路４０に代えて構成を若干簡素化したサブレギュレータ回路４０Ａを設けると共に、このサブレギュレータ回路４０Ａの出力側をスイッチ回路５０を介して出力端子３５に接続したものである。

サブレギュレータ回路４０Ａは、図１中のサブレギュレータ回路４０からパワーダウン制御回路、即ち、ＮＭＯＳ４８ａ、ＰＭＯＳ４８ｂ及びインバータ４９を削除すると共に、演算増幅器４７のパワーダウン機能を削除したものである。スイッチ回路５０は、いわゆるトランスファゲートと呼ばれるもので、ＰＭＯＳ５１とＮＭＯＳ５２を並列に接続し、このＰＭＯＳ５１のゲートにパワーダウン信号ＰＤ，ＰＤ２の論理和の信号を与え、ＮＭＯＳ５２のゲートにはパワーダウン信号ＰＤ，ＰＤ２の論理和をインバータ５３で反転して与えるように構成したものである。その他の構成は図１と同様である。

この電圧レギュレータでは、通常動作モード時はパワーダウン信号ＰＤ＝“Ｌ”，ＰＤ１＝“Ｌ”，ＰＤ２＝“Ｈ”となっているので、基準電圧回路１０、演算増幅器２０、ＰＭＯＳ３１、及び抵抗３２，３３による通常の動作が行われる。また、スイッチ回路５０のＰＭＯＳ５１とＮＭＯＳ５２は共にオフ状態となり、サブレギュレータ回路４０は出力端子３５から切り離される。

一方、スリープモード時にはパワーダウン信号ＰＤ＝“Ｌ”，ＰＤ１＝“Ｈ”，ＰＤ２＝“Ｌ”となるので、基準電圧回路１０と演算増幅器２０の動作は停止する。また、スイッチ回路５０のＰＭＯＳ５１とＮＭＯＳ５２は共にオン状態となり、サブレギュレータ回路４０の電源電圧ＳＯＵＴが出力端子３５から出力される。

以上のように、この実施例３の電圧レギュレータは、サブレギュレータ回路４０Ａが常時動作しているので、スリープモードに切り替わったときに、直ちに所定の電源電圧ＳＯＵＴが出力されるため、電圧低下による切り替え時の内部ロジック回路等の誤動作を防止することができるという利点がある。なお、通常動作時にもサブレギュレータ回路４０Ａは動作しているが、その消費電流は例えば１μＡ程度であり、通常動作時のＬＳＩ全体の消費電流に比べて無視することができる。

図５は、本発明の実施例４を示す電圧レギュレータの構成図であり、図３及び図４中の要素と共通の要素には共通の符号が付されている。

この電圧レギュレータは、図３と図４の電圧レギュレータを組み合わせたもので、抵抗３３と接地電圧ＧＮＤの間にスイッチ用のＮＭＯＳ３４を挿入し、サブレギュレータ回路４０Ａの出力側と出力端子３５の間にスイッチ回路５０を挿入し、ＮＭＯＳ３４をパワーダウン信号ＰＤ２で、スイッチ回路５０をパワーダウン信号ＰＤ，ＰＤ２で制御するように構成したものである。

この電圧レギュレータでは、通常動作モード時はパワーダウン信号ＰＤ＝“Ｌ”，ＰＤ１＝“Ｌ”，ＰＤ２＝“Ｈ”となっているので、ＮＭＯＳ３４はオン状態となり、基準電圧回路１０、演算増幅器２０、ＰＭＯＳ３１、及び抵抗３２，３３による通常の動作が行われる。また、スイッチ回路５０はオフ状態となり、サブレギュレータ回路４０Ａは出力端子３５から切り離される。

一方、スリープモード時はパワーダウン信号ＰＤ＝“Ｌ”，ＰＤ１＝“Ｈ”，ＰＤ２＝“Ｌ”となるので、基準電圧回路１０と演算増幅器２０の動作は停止し、更にＮＭＯＳ３４はオフ状態となる。これにより、出力端子３５は電源電圧ＶＤＤと接地電圧ＧＮＤから切り離される。また、スイッチ回路５０はオン状態となり、サブレギュレータ回路４０Ａの電源電圧ＳＯＵＴが出力端子３５から出力される。

以上のように、この実施例４の電圧レギュレータは、パワーダウン信号ＰＤ２によってオン・オフ制御されるＮＭＯＳ３４と、パワーダウン信号ＰＤ，ＰＤ２によってオン・オフ制御されるスイッチ回路５０を有しているので、スリープモードに切り替わったときに、直ちに所定の電源電圧ＳＯＵＴを出力することができ、かつ、スリープモード時にサブレギュレータ回路４０Ａから出力される電源電圧ＳＯＵＴの無駄な消費電流を削減できるという利点がある。

なお、この実施例４では、抵抗３３と接地電圧ＧＮＤの間にＮＭＯＳ３４を挿入しているが、出力端子３５と抵抗３２の間にこのＮＭＯＳ３４を挿入しても良い。

本発明の実施例１を示す電圧レギュレータの構成図である。従来の電圧レギュレータの構成図である。本発明の実施例２を示す電圧レギュレータの構成図である。本発明の実施例３を示す電圧レギュレータの構成図である。本発明の実施例４を示す電圧レギュレータの構成図である。

符号の説明

１０基準電圧回路
２０，４７演算増幅器
３１，４１，４５，４６，４８ｂＰＭＯＳ
３２，３３，４３抵抗
４０，４０Ａサブレギュレータ回路
４２，４４，４５，４８ａＮＭＯＳ
４９インバータ
５０スイッチ回路

Claims

通常動作モード時に基準電圧を発生し、スリープモード時には動作を停止する基準電圧回路と、
前記通常動作モード時に前記基準電圧と監視電圧とを比較してその差を増幅して検出電圧を出力し、前記スリープモード時には動作を停止する増幅回路と、
電源電圧が与えられる電源端子と内部電源電圧を出力する出力端子との間に接続され、前記検出電圧によって導通状態が制御される第１のＭＯＳトランジスタと、
接地電圧が印加される接地端子と前記出力端子との間に接続され、前記出力端子の電圧を分圧して前記監視電圧として前記増幅回路に与える抵抗分圧回路と、
前記スリープモード時に前記内部電源電圧と異なる低電源電圧を生成して前記出力端子に出力し、前記通常動作モード時には動作を停止するサブレギュレータ回路とを備え、
前記サブレギュレータ回路は、
前記電源端子と前記接地端子との間に接続された第１のトランジスタ及び抵抗によって基準電流を流す基準電流回路と、
前記第１のトランジスタに対して電流ミラー回路を構成し、前記基準電流に応じた電流を流す第２のトランジスタと、
前記第２のトランジスタに流れる前記電流によって閾値電圧を出力する常時オン状態の単数または複数の第２のＭＯＳトランジスタと、
前記スリープモード時に前記閾値電圧を前記低電源電圧として出力し、前記通常動作モード時には動作を停止するボルテージ・フォロワ回路と、
を有することを特徴とする電圧レギュレータ。
通常動作モード時に基準電圧を発生し、スリープモード時には動作を停止する基準電圧回路と、
前記通常動作モード時に前記基準電圧と監視電圧とを比較してその差の電圧に対応する検出電圧を出力し、前記スリープモード時には動作を停止する比較回路と、
電源電圧が与えられる電源端子と内部電源電圧を出力する出力端子との間に接続され、前記検出電圧によって導通状態が制御される第１のＭＯＳトランジスタと、
接地電圧が印加される接地端子と前記出力端子との間に接続され、前記出力端子の電圧を分圧して前記監視電圧として前記比較回路に与える抵抗分圧回路と、
前記内部電源電圧よりも低い低電源電圧を生成するサブレギュレータ回路と、
前記サブレギュレータ回路の出力側と前記出力端子との間に接続され、前記スリープモード時にオン状態となって前記サブレギュレータ回路で生成された前記低電源電圧を前記出力端子に出力し、前記通常動作モード時にはオフ状態となるスイッチ回路とを備え、
前記サブレギュレータ回路は、
前記電源端子と前記接地端子との間に接続された第１のトランジスタ及び抵抗によって基準電流を流す基準電流回路と、
前記第１のトランジスタに対して電流ミラー回路を構成し、前記基準電流に応じた電流を流す第２のトランジスタと、
前記第２のトランジスタに流れる前記電流によって閾値電圧を出力する常時オン状態の単数または複数の第２のＭＯＳトランジスタと、
前記スリープモード時に前記閾値電圧を前記低電源電圧として出力し、前記通常動作モード時には動作を停止するボルテージ・フォロワ回路と、
を有することを特徴とする電圧レギュレータ。
前記抵抗分圧回路と前記接地端子との間、または前記抵抗分圧回路と前記出力端子との間に挿入され、前記スリープモード時にオフ状態となるスイッチ用のトランジスタを設けたことを特徴とする請求項１または２記載の電圧レギュレータ。
前記第２のＭＯＳトランジスタは、前記スリープモード時に前記低電源電圧によって動作する負荷回路を構成するトランジスタと同一トランジスタ構造で形成されたことを特徴とする請求項３記載の電圧レギュレータ。