JP4017850B2 - 電源回路 - Google Patents
電源回路 Download PDFInfo
- Publication number
- JP4017850B2 JP4017850B2 JP2001308452A JP2001308452A JP4017850B2 JP 4017850 B2 JP4017850 B2 JP 4017850B2 JP 2001308452 A JP2001308452 A JP 2001308452A JP 2001308452 A JP2001308452 A JP 2001308452A JP 4017850 B2 JP4017850 B2 JP 4017850B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- circuit
- current
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の属する技術分野】
本発明は、電源回路の技術分野にかかり、特に、液晶駆動ICの内部電源に適した電源回路に関する。
【0002】
【従来の技術】
従来の液晶駆動IC内部の電源回路を図3の符号102に示す。
図3、及び後述する図1、図2の符号VDDは、3V程度の正電圧源に接続された正電圧ラインを示しており、VEEは−15V程度の負電圧源に接続された負電圧ラインを示している。また、符号VSSは接地電位である。
【0003】
この電源回路102は、出力トランジスタ111と、増幅器112と、電圧検出回路120と、基準電圧回路125とを有している。
【0004】
出力トランジスタ111はpチャネル型のMOSトランジスタで構成されており、そのソース端子は正電圧ラインVDDに接続され、ドレイン端子は外部出力端子128に接続されている。ゲート端子は増幅器112の出力端子に接続されている。
【0005】
外部出力端子128には、負荷127と電圧検出回路120とが接続されており、増幅器112がロー信号を出力し、出力トランジスタ111が導通すると、負荷127に電流が供給される。このとき、外部出力端子128の電圧は、電圧検出回路120内の抵抗素子121、122によって分圧され、検出電圧Vsとして増幅器112の反転入力端子に入力される。
【0006】
増幅器112の非反転入力端子には、基準電圧回路125が接続されており、基準電圧回路125が出力する基準電圧Vrefが入力される。
【0007】
従って、検出電圧VSが基準電圧Vrefよりも大きい場合には、増幅器112の出力電圧が上昇し、出力トランジスタ111の電流駆動能力が低下し、流れる電流が減少する結果、外部出力端子128の電圧は低下する。
【0008】
逆に、検出電圧VSが基準電圧Vrefよりも小さい場合には、増幅器112の出力電圧が低下し、出力トランジスタ111の電流駆動能力が上昇して流れる電流が増加する結果、外部出力端子128の電圧は上昇する。
【0009】
このように、増幅器112の負帰還動作によって外部出力端子128の電圧は一定の電圧に制御される。
【0010】
基準電圧回路125の構成を説明すると、基準電圧回路125は、バイアス回路140と電圧生成回路130とを有している。
【0011】
バイアス回路140は、ダイオード接続されたpチャネル型のMOSトランジスタ141と、抵抗素子142とが直列接続されて構成されており、正電圧ラインVDDと接地電圧VSSの差電圧がバイアス回路140に印加される。ここで、抵抗素子142には、差電圧からMOSトランジスタ141が動作する電圧を差し引いた電圧が印加される。
【0012】
正電圧ラインVDDの電圧は略一定であるから、抵抗素子142には定電圧が印加され、一定の大きさの定電流が流れる。その定電流はMOSトランジスタ141にも流れる。
【0013】
基準電圧発生回路130は、pチャネル型のMOSトランジスタ131とnチャネルMOSトランジスタ134とを有している。
【0014】
pチャネル型のMOSトランジスタ131は、バイアス回路140内のダイオード接続のMOSトランジスタ141とカレントミラー回路を構成しており、そのMOSトランジスタ131には、ダイオード接続のMOSトランジスタ141に流れる電流に比例した電流が流れる。
【0015】
また、nチャネル型のMOSトランジスタ134は、ダイオード接続され、カレントミラー回路を構成するMOSトランジスタ131から電流が供給される。その結果、ダイオード接続のnチャネル型のMOSトランジスタ134の両端には、閾電圧に近い電圧の定電圧が発生する。
【0016】
その定電圧が基準電圧Vrefとなり、増幅器112の反転入力端子に入力されている。
【0017】
上記のような電源回路102では、その電流供給能力を負荷127が消費する最大消費電流によって決定する必要がある。この負荷127は液晶駆動ICの内部ロジック回路であり、出力トランジスタ111のトランジスタサイズを大きくする必要があるので、電源回路102の消費電力を小さくすることが困難である。
【0018】
また、増幅器112は位相補償用に内部コンデンサを必要とするため、大面積を必要とし、コスト高の要因である。
【0019】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は低消費電力で省面積の電源回路を提供することにある。
【0020】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、第1の電源電圧供給ラインと電流供給端子との間に接続された第1の電流供給素子と、上記第1の電源電圧供給ラインと上記電流供給端子との間に接続されたトランジスタでなる第2の電流供給素子とを有する電流供給回路と、上記電流供給端子と第2の電源電圧供給ラインとの間に直列に接続された複数のダイオード回路を有するクランプ回路を含み、上記電流供給端子の電圧に応じた検出信号を出力する検出回路と、上記第2の電流供給素子とカレントミラー回路を構成する第1のトランジスタと、上記検出信号に応じて導通又は遮断状態となる第2のトランジスタと、上記第1のトランジスタに直列に接続されて上記第2のトランジスタの導通状態に応じて上記第1のトランジスタの導通状態を制御する第3のトランジスタとを有する制御回路と、を有し、上記第2のトランジスタの導通状態に応答して上記第2の電流供給素子の上記電流供給端子への電流供給がオン・オフ制御される電源回路である。
請求項2記載の発明は、請求項1に記載の電源回路であって、バイアス電圧を出力するバイアス回路を更に有し、上記バイアス電圧が上記第1の電流供給素子を構成するトランジスタの制御端子に印加され、上記バイアス電圧に応じて上記第1の電流供給素子が上記電流供給端子に電流を供給する電源回路である。
請求項3記載の発明は、請求項2に記載の電源回路であって、上記バイアス回路が上記第1の電流供給素子とカレントミラー回路を構成する第4のトランジスタを有し、上記制御回路が、上記第4のトランジスタとカレントミラー回路を構成し、上記第2のトランジスタに対して電流を供給する第5のトランジスタを更に有する電源回路である。
請求項4記載の発明は、請求項1乃至3の何れかに記載の電源回路であって、上記複数のダイオード回路がそれぞれMOSトランジスタで構成され、上記複数のMOSトランジスタが、ソース端子が上記電流供給端子に接続され、ゲート端子とドレイン端子とが互いに接続された第1のPMOSトランジスタと、ゲート端子とドレイン端子とが上記第1のPMOSトランジスタのドレイン端子に接続された第1のNMOSトランジスタと、ゲート端子とドレイン端子とが上記第1のNMOSトランジスタのソース端子に接続され、ソース端子が上記第2の電源電圧供給ラインに接続された第2のNMOSトランジスタと、を有する電源回路である。
請求項5記載の発明は、請求項4に記載の電源回路であって、上記第1のPMOSトランジスタのバックゲート端子が上記電流供給端子に接続され、上記第1及び第2のNMOSトランジスタのバックゲート端子が上記第2の電源電圧供給ラインに接続されている電源回路である。
請求項6記載の発明は、請求項4又は5に記載の電源回路であって、上記第2のトランジスタがNMOSトランジスタで構成され、上記第2のトランジスタのゲート端子が上記第3のNMOSトランジスタのゲート端子に接続され、上記第2のトランジスタのソース端子が上記第2の電源電圧供給ラインに接続されている電源回路である。
請求項7記載の発明は、請求項6に記載の電源回路であって、上記第3のトランジスタがNMOSトランジスタで構成され、上記第3のトランジスタのゲート端子が上記第2のトランジスタのドレイン端子に接続され、上記第3のトランジスタのソース端子が上記第2の電源電圧供給ラインに接続されている電源回路である。
請求項8記載の発明は、請求項7に記載の電源回路であって、上記第1のトランジスタがPMOSトランジスタで構成され、上記第1のトランジスタのソース端子が上記第1の電源電圧供給ラインに接続され、上記第1のトランジスタのゲート端子及びドレイン端子が上記第3のトランジスタのドレイン端子に接続されている電源回路である。
請求項9記載の発明は、請求項8に記載の電源回路であって、上記第1の電流供給素子及び上記第5のトランジスタがPMOSトランジスタで構成され、上記第1の電流供給素子のゲート端子と上記第5のトランジスタのゲート端子とが接続されている電源回路である。
請求項10記載の発明は、請求項9に記載の電源回路であって、上記第4のトランジス タがPMOSトランジスタで構成され、上記第4のトランジスタのゲート端子とドレイン端子とが上記第5のトランジスタのゲート端子に接続されている電源回路である。
【0021】
本発明の電源回路は上述のように構成されており、MOSトランジスタをダイオード接続してダイオード回路を構成し、そのダイオード回路を直列接続してクランプ回路を構成して、ダイオード接続のMOSトランジスタと第2のトランジスタ(検出トランジスタ)とでカレントミラー回路を構成する。
【0022】
クランプ回路の導通又は遮断状態に応じて検出トランジスタが導通又は遮断状態となり、これにより第1のトランジスタ(駆動トランジスタ)の導通状態が制御されて、第2の電流駆動素子の動作が制御される。
【0023】
また、クランプ回路は、電流供給端子の電圧値を略一定の電圧に維持する機能を有する。
【0024】
【発明の実施の形態】
図1を参照し、符号2は、本発明の第1の実施例の電源回路を示している。
この電源回路2は、出力回路10と、クランプ回路20と、電流源制御回路30と、バイアス回路40とを有している。
【0025】
バイアス回路40は、pチャネル型のMOSトランジスタから成るバイアストランジスタ41と、抵抗素子から成るバイアス抵抗42とを有している。バイアストランジスタ41のソース端子は正電圧ラインVDDに接続され、ドレイン端子はバイアス抵抗42の一端に接続されている。バイアス抵抗42の他端は接地電圧VSSに接続されている。
【0026】
バイアストランジスタ41のゲート端子はドレイン端子と短絡されており、その結果、正電圧ラインVDDと接地電圧VSSに規定の電圧が印加されると、最初にバイアス回路40が導通し、バイアストランジスタ41に電流が流れる。
【0027】
出力回路10は、pチャネル型のMOSトランジスタから成る第1、第2の電流供給素子11、12を有している。
【0028】
第1の電流供給素子11のソース端子は正電圧ラインVDDに接続され、ドレイン端子は外部出力端子28に接続されている。ゲート端子は、バイアストランジスタ41のゲート端子及びドレイン端子に接続されている。従って、バイアストランジスタ41と第1の電流供給素子11とはカレントミラー回路を構成しており、第1の電流供給素子11には、バイアストランジスタ41に流れる電流に比例した電流が流れ、外部出力端子28に供給される。
【0029】
外部出力端子28と負電圧ラインVEEの間には、負荷27が接続されている。負荷27にはクランプ回路20が並列接続されており、第1の電流供給素子11から供給される電流は、負荷27とクランプ回路20に供給される。
【0030】
クランプ回路20は、第1〜第3のダイオード回路21〜23を有している。第1のダイオード回路21は、ゲート端子とドレイン端子が短絡されたpチャネルMOSトランジスタで構成されており、第2、第3のダイオード回路22、23は、ゲート端子とドレイン端子が短絡されたnチャネルMOSトランジスタで構成されている。
【0031】
第1〜第3のダイオード回路21〜23は、この順番で直列接続されており、第1のダイオード回路21のアノード端子(ソース端子)は外部出力端子28に接続され、第3のダイオード回路23のカソード端子(ソース端子)は負電圧ラインVEEに接続されている。
【0032】
従って、外部出力端子28と負電圧ラインVEEの間の差電圧が、第1〜第3のダイオード回路21〜23を構成するMOSトランジスタを導通させる電圧以上の電圧になると、クランプ回路20は導通する。
【0033】
導通状態では、第1〜第3のダイオード回路21〜23の両端に生じる電圧は、MOSトランジスタの閾電圧とほぼ等しく、クランプ回路20の両端には、第1〜第3のダイオード回路の閾電圧を加算した電圧が発生する。
【0034】
また、導通状態では、第1〜第3のダイオード回路21〜23の内部抵抗は低いため、流れる電流が増減しても両端の電圧は略一定となる。ここでは、クランプ回路20が導通しているときにその両端に生じる電圧をクランプ電圧VCで表す。
【0035】
従って、負荷27に流れる電流が増減し、その結果クランプ回路20に流れる電流が増減変動しても、クランプ回路20が導通している限り、外部出力端子28の電圧はクランプ電圧VCが維持される。即ち、外部出力端子28の電圧は、クランプ電圧VCでクランプされており、そのクランプ電圧VC以上には上昇しないように構成されている。
【0036】
電流源制御回路30は、nチャネル型のMOSトランジスタから成る検出トランジスタ34とpチャネル型のMOSトランジスタから成る負荷トランジスタ31を有している。
【0037】
負荷トランジスタ31は、第1の電流供給素子11と同様に、ゲート端子がバイアストランジスタ41のゲート端子及びドレイン端子に接続され、ソース端子が正電圧ラインVDDに接続されており、バイアストランジスタ41に流れる電流に比例した大きさの電流が流れる。
【0038】
検出トランジスタ34のドレイン端子は負荷トランジスタ31のドレイン端子に接続され、ソース端子は負電圧ラインVEEに接続されており、検出トランジスタ34には、負荷トランジスタ31に流れる電流が供給される。
【0039】
他方、検出トランジスタ34のゲート端子は、クランプ回路20内の、負電圧ラインVEEに直結された第3のダイオード回路23のドレイン端子及びゲート端子(アノード端子)に接続されている。
【0040】
従って、検出トランジスタ34は、クランプ回路20内の第3のダイオード回路23とカレントミラー回路を構成している。その結果、検出トランジスタ34はクランプ回路20に電流が流れると導通し、第3のダイオード回路23に流れる電流に比例した大きさの電流を負荷トランジスタに供給する。
【0041】
ここで、クランプ回路20が導通し、検出トランジスタ34が導通している状態では、検出トランジスタ34のドレイン端子は、ソース端子と略同じ電圧、即ち負電圧ラインVEEの電圧になる。
【0042】
検出トランジスタ34が遮断したとき、負荷トランジスタ31は直ちに遮断せず、検出トランジスタ34のドレイン端子に電流を供給するので、そのドレイン端子の電圧は略正電圧ラインVDDと同じ電圧まで上昇する。
【0043】
電流源制御回路30は、nチャネルトランジスタから成る反転トランジスタ33と、pチャネルトランジスタから成る駆動トランジスタ32を有しており、反転トランジスタ33のソース端子は負電圧ラインVEEに接続され、ゲート端子は検出トランジスタ34のドレイン端子に接続されている。
【0044】
従って、反転トランジスタ33は、検出トランジスタ34が導通状態のときに遮断し、遮断状態のときに導通する。
【0045】
駆動トランジスタ32のソース端子は正電圧ラインVDDに接続され、ドレイン端子とゲート端子は互いに短絡されて反転トランジスタ33のドレイン端子に接続されている。従って、反転トランジスタ33が導通するとこの駆動トランジスタ32に電流が流れ、反転トランジスタ33が遮断すると、駆動トランジスタ32は遮断する。
【0046】
第2の電流供給素子12のソース端子は電源電圧ラインVDDに接続され、ドレイン端子は外部出力端子28に接続されている。従って、第2の電流供給素子12は第1の電流供給素子11に対して並列接続されている。
【0047】
この第2の電流供給素子12のゲート端子は、駆動トランジスタ32のゲート端子及びドレイン端子に接続されており、第2の電流供給素子12は、駆動トランジスタ32とカレントミラー回路を構成している。その結果、第2の電流供給素子12は、駆動トランジスタ32が導通すると導通し、遮断すると遮断する。
【0048】
電源回路2の動作開始時では、バイアス回路40が導通してからクランプ回路20が導通するまでの間、検出トランジスタ34は遮断しており、検出トランジスタ34の遮断により、反転トランジスタ33が導通し、駆動トランジスタ32に電流が流れる。その結果、第2の電流供給素子12は第1の電流供給素子11と並列動作し、負荷27とクランプ回路20に電流を供給する。
【0049】
クランプ回路20が導通し、第1〜第3のダイオード回路21〜23に電流が流れ、検出トランジスタ34が導通すると、反転トランジスタ33は遮断し、駆動トランジスタ32に電流が流れなくなり、第2の電流供給素子12は遮断する。
【0050】
この状態では、第1の電流供給素子11によって負荷27とクランプ回路20に電流が供給される。
【0051】
クランプ回路20に電流が流れると、クランプ回路20の両端には、クランプ電圧VCが発生する。
【0052】
負荷27に流れる電流が大きくなり、外部出力端子28の電圧がクランプ電圧VCよりも低下すると、第1〜第3のダイオード回路21〜23は導通を維持できなくなるためクランプ回路20は遮断する。
【0053】
この状態では、検出トランジスタ34も遮断するため、反転トランジスタ33が導通し、駆動トランジスタ32に電流を流す。その結果、第2の電流供給素子12が導通し、第1の電流供給素子11と並列動作し、外部出力端子28の電圧を上昇させる。
【0054】
外部出力端子28の電圧の上昇によってクランプ回路20に電流が流れると、検出トランジスタ34が導通し、反転トランジスタ33が遮断し、駆動トランジスタ32が遮断する結果、第2の電流供給素子12も遮断する。
【0055】
即ち、第2の電流供給素子12のドレイン端子を出力端子としゲート端子を入力端子とし、クランプ回路20と、検出トランジスタ34と、反転トランジスタ33と、駆動トランジスタ32とで、出力端子の電圧を入力端子に負帰還する負帰還ループが形成されており、負荷27で消費される電流の変化に応じて外部出力端子28の電圧が変化し、その電圧変化に応じて第2の電流供給素子12が動作して外部出力端子28の電圧が一定に制御される。
【0056】
負荷27に流れる電流が減少し、クランプ回路20が完全に導通すると、第2の電流供給素子12は遮断し、定常動作に戻る。
【0057】
以上のように、本発明の電源回路2では、負荷27に流れる電流が少ないときには、第2の電流供給素子12は動作せず、第1の電流供給素子11だけが動作する。
【0058】
この第1の電流供給素子11が供給する電流を負荷27が消費する電流に対して適宜に調整することにより、第1の電流供給素子11のみが動作する定常状態での電源回路の消費電力を少なくすることができる。
【0059】
他方、負荷27に大電流が流れると第2の電流供給素子12が動作するので、外部出力端子28に供給される電流が増加して、外部出力端子28の電圧が上昇する。
【0060】
このように、負荷27に大電流が流れるときにだけ第2の電流供給素子12が動作するため、全体としては低消費電力になる。
【0061】
上記は、pチャネルMOSトランジスタによって第1の電流供給素子11を構成した例を説明したが、本発明はそれに限定されるものではない。
【0062】
図2の符号3は、その例の電源回路を示している。
この電源回路3は、出力回路15と、クランプ回路20と、電流源制御回路50とを有している。
【0063】
電流源制御回路50は、nチャネルトランジスタから成る検出トランジスタ54及び反転トランジスタ53と、pチャネルトランジスタから成る駆動トランジスタ52と、抵抗素子から成る負荷抵抗51とを有している。
【0064】
負荷抵抗51の一端は正電圧ラインVDDに接続されており、他端は検出トランジスタ54のドレイン端子に接続されている。検出トランジスタ54のソース端子は負電圧ラインVEEに接続されている。
【0065】
クランプ回路20は、上記第1の実施例のクランプ回路20と同じ構成であり、アノード端子側が外部出力端子28に接続され、カソード端子側が負電圧ラインVEEに接続されている。また、この第2の実施例の検出トランジスタ54のゲート端子は、第1の実施例と同様に、クランプ回路20内の、ソース端子が負電圧ラインVEEに直結された第3のダイオード回路23のゲート端子及びドレイン端子(アノード端子)に接続されている。
【0066】
従って、クランプ回路20が導通すると検出トランジスタ54は導通し、ドレイン端子を負電圧ラインVEEに略短絡させる。
【0067】
他方、クランプ回路20が遮断すると、検出トランジスタ54は遮断する。このとき、検出トランジスタ54のドレイン端子には、負荷抵抗51によって正電圧ラインVDDの電圧が印加される。
【0068】
反転トランジスタ53のゲート端子は検出トランジスタ54のドレイン端子に接続されており、ソース端子は負電圧ラインVEEに接続されている。従って、反転トランジスタ53は、検出トランジスタ54が導通すると遮断し、遮断すると導通する。
【0069】
反転トランジスタ53のドレイン端子には、駆動トランジスタ52のドレイン端子が接続されている。この駆動トランジスタ52のゲート端子はドレイン端子と短絡されており、ソース端子は正電圧ラインVDDに接続されている。
【0070】
従って、駆動トランジスタ52は、反転トランジスタ53が導通すると電流が流れ、遮断すると電流は流れなくなる。
【0071】
出力回路15は、抵抗素子で構成された第1の電流供給素子16と、pチャネル型のMOSトランジスタで構成された第2の電流供給素子12とを有している。
【0072】
第2の電流供給素子12は、ソース端子が正電圧ラインVDDに接続され、ゲート端子が駆動トランジスタ52のゲート端子及びドレイン端子に接続されている。
【0073】
従って、駆動トランジスタ52が導通すると第2の電流供給素子12は導通し、遮断すると遮断する。
【0074】
第2の電流供給素子12のドレイン端子は外部出力端子28に接続されており、第2の電流供給素子12が導通すると、この外部出力端子28に接続された負荷27とクランプ回路20に電流が供給される。
【0075】
また、第1の電流供給素子16の一端は正電圧ラインVDDに接続され、他端は外部出力端子28に接続されている。従って、第1の電流供給素子16と第2の電流供給素子12とは互いに並列接続されている。
【0076】
ここで、負荷27に流れる電流が少なく、クランプ回路20が導通しているものとすると、検出トランジスタ54が導通し、反転トランジスタ53が遮断する。この状態では駆動トランジスタ52に電流が流れないため第2の電流供給素子12は遮断している。従って、クランプ回路20と負荷27には、第1の電流供給素子16に流れた電流が供給される。
【0077】
その状態から負荷27に流れる電流が増加し、外部出力端子28の電圧が低下してクランプ回路20が遮断すると検出トランジスタ54が遮断し、反転トランジスタ53が導通し、駆動トランジスタ52に電流が流れ、第2の電流供給素子12が導通する。
【0078】
第2の電流供給素子12によって、負荷27に電流が供給されると、外部出力端子28の電圧は上昇する。
【0079】
その電圧上昇に伴い、クランプ回路20に電流が流れると、検出トランジスタ54と反転トランジスタ53と駆動トランジスタ52のフィードバックループにより、第2の電流供給素子12に流れる電流は減少する。
【0080】
なお、上記電源回路2、3では、第2の電流供給素子12の電流供給能力を第1の電流供給素子11の電流供給能力よりも小さく設定しているが、その逆の設定としてもよいことは云うまでもない。
【0081】
また、上記実施例では、pチャネルMOSトランジスタを用いた1個の第1のダイオード回路21と、nチャネルMOSトランジスタを用いた第2、第3のダイオード回路22、23の直列接続回路によってクランプ回路20を構成したが、本発明のクランプ回路20には、少なくとも検出トランジスタ34、54とカレントミラー回路を構成できるダイオード回路23が1個存在すればよい。外部出力端子28の電圧を所望のクランプ電圧VCでクランプするために、そのダイオード回路に他のダイオード回路を直列接続することができる。上記実施例では、クランプ回路20によるクランプ電圧を約4V程度としたが、その値を任意に設定してもよい。
【0082】
【発明の効果】
本発明の電源回路では増幅器を必要とせず、素子数が少なく、また低消費電力である。
【図面の簡単な説明】
【図1】本発明の第1の実施例の電源回路
【図2】本発明の第2の実施例の電源回路
【図3】従来技術の電源回路
【符号の説明】
28……外部出力端子
20……クランプ回路
34、54……検出トランジスタ
11、16……第1の電流供給素子
12……第2の電流供給素子
21〜23……ダイオード回路
Claims (10)
- 第1の電源電圧供給ラインと電流供給端子との間に接続された第1の電流供給素子と、上記第1の電源電圧供給ラインと上記電流供給端子との間に接続されたトランジスタでなる第2の電流供給素子とを有する電流供給回路と、
上記電流供給端子と第2の電源電圧供給ラインとの間に直列に接続された複数のダイオード回路を有するクランプ回路を含み、上記電流供給端子の電圧に応じた検出信号を出力する検出回路と、
上記第2の電流供給素子とカレントミラー回路を構成する第1のトランジスタと、上記検出信号に応じて導通又は遮断状態となる第2のトランジスタと、上記第1のトランジスタに直列に接続されて上記第2のトランジスタの導通状態に応じて上記第1のトランジスタの導通状態を制御する第3のトランジスタとを有する制御回路と、
を有し、
上記第2のトランジスタの導通状態に応答して上記第2の電流供給素子の上記電流供給端子への電流供給がオン・オフ制御される電源回路。 - バイアス電圧を出力するバイアス回路を更に有し、
上記バイアス電圧が上記第1の電流供給素子を構成するトランジスタの制御端子に印加され、上記バイアス電圧に応じて上記第1の電流供給素子が上記電流供給端子に電流を供給する請求項1に記載の電源回路。 - 上記バイアス回路が上記第1の電流供給素子とカレントミラー回路を構成する第4のトランジスタを有し、
上記制御回路が、上記第4のトランジスタとカレントミラー回路を構成し、上記第2のトランジスタに対して電流を供給する第5のトランジスタを更に有する請求項2に記載の電源回路。 - 上記複数のダイオード回路がそれぞれMOSトランジスタで構成され、
上記複数のMOSトランジスタが、
ソース端子が上記電流供給端子に接続され、ゲート端子とドレイン端子とが互いに接続された第1のPMOSトランジスタと、
ゲート端子とドレイン端子とが上記第1のPMOSトランジスタのドレイン端子に接続された第1のNMOSトランジスタと、
ゲート端子とドレイン端子とが上記第1のNMOSトランジスタのソース端子に接続され、ソース端子が上記第2の電源電圧供給ラインに接続された第2のNMOSトランジスタと、
を有する請求項1乃至3の何れかに記載の電源回路。 - 上記第1のPMOSトランジスタのバックゲート端子が上記電流供給端子に接続され、上記第1及び第2のNMOSトランジスタのバックゲート端子が上記第2の電源電圧供給ラインに接続されている請求項4に記載の電源回路。
- 上記第2のトランジスタがNMOSトランジスタで構成され、上記第2のトランジスタのゲート端子が上記第3のNMOSトランジスタのゲート端子に接続され、上記第2のトランジスタのソース端子が上記第2の電源電圧供給ラインに接続されている請求項4又は5に記載の電源回路。
- 上記第3のトランジスタがNMOSトランジスタで構成され、上記第3のトランジスタのゲート端子が上記第2のトランジスタのドレイン端子に接続され、上記第3のトランジスタのソース端子が上記第2の電源電圧供給ラインに接続されている請求項6に記載の電 源回路。
- 上記第1のトランジスタがPMOSトランジスタで構成され、上記第1のトランジスタのソース端子が上記第1の電源電圧供給ラインに接続され、上記第1のトランジスタのゲート端子及びドレイン端子が上記第3のトランジスタのドレイン端子に接続されている請求項7に記載の電源回路。
- 上記第1の電流供給素子及び上記第5のトランジスタがPMOSトランジスタで構成され、上記第1の電流供給素子のゲート端子と上記第5のトランジスタのゲート端子とが接続されている請求項8に記載の電源回路。
- 上記第4のトランジスタがPMOSトランジスタで構成され、上記第4のトランジスタのゲート端子とドレイン端子とが上記第5のトランジスタのゲート端子に接続されている請求項9に記載の電源回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001308452A JP4017850B2 (ja) | 2001-10-04 | 2001-10-04 | 電源回路 |
US10/259,687 US6812590B2 (en) | 2001-10-04 | 2002-09-27 | Power supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001308452A JP4017850B2 (ja) | 2001-10-04 | 2001-10-04 | 電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003114727A JP2003114727A (ja) | 2003-04-18 |
JP4017850B2 true JP4017850B2 (ja) | 2007-12-05 |
Family
ID=19127764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001308452A Expired - Fee Related JP4017850B2 (ja) | 2001-10-04 | 2001-10-04 | 電源回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6812590B2 (ja) |
JP (1) | JP4017850B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7883940B1 (en) * | 2006-07-07 | 2011-02-08 | Marvell International Ltd. | Ball grid array including redistribution layer, packaged integrated circuit including the same, and methods of making and using the same |
JP4929003B2 (ja) * | 2007-03-23 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP5318676B2 (ja) * | 2009-06-25 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8866540B2 (en) * | 2011-05-30 | 2014-10-21 | Greenpeak Technologies B.V. | Biasing in CMOS inverter |
JP5762370B2 (ja) * | 2012-08-02 | 2015-08-12 | オートリブ ディベロップメント エービー | 乗員保護装置 |
US10006557B2 (en) | 2013-03-15 | 2018-06-26 | Asco, L.P. | Valve manifold circuit board with serial communication and control circuit line |
WO2014143002A1 (en) | 2013-03-15 | 2014-09-18 | Numatics, Incorporated | Valve manifold circuit board with serial communication circuit line |
JP6376874B2 (ja) | 2014-01-21 | 2018-08-22 | エイブリック株式会社 | 増幅回路 |
FR3041462B1 (fr) * | 2015-09-22 | 2017-11-03 | Valeo Comfort & Driving Assistance | Dispositif electronique de detection d'un signal emis par un capteur de verrouillage et/ou de deverouillage d'un ouvrant de vehicule automobile |
US11201543B2 (en) * | 2018-11-01 | 2021-12-14 | Texas Instruments Incorporated | Methods and apparatus to improve the safe operating area of switched mode power supplies |
DE102021206134A1 (de) * | 2021-06-16 | 2022-12-22 | Robert Bosch Gesellschaft mit beschränkter Haftung | Stress- und/oder Dehnungsmesszelle für ein Stress- und/oder Dehnungsmesssystem |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08272467A (ja) * | 1995-03-31 | 1996-10-18 | Mitsubishi Electric Corp | 基板電位発生回路 |
-
2001
- 2001-10-04 JP JP2001308452A patent/JP4017850B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-27 US US10/259,687 patent/US6812590B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030122529A1 (en) | 2003-07-03 |
JP2003114727A (ja) | 2003-04-18 |
US6812590B2 (en) | 2004-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4774247B2 (ja) | 電圧レギュレータ | |
US6177785B1 (en) | Programmable voltage regulator circuit with low power consumption feature | |
JP2616142B2 (ja) | 出力回路 | |
US7764123B2 (en) | Rail to rail buffer amplifier | |
JPH06204838A (ja) | 基準電圧発生器及び基準電圧の発生方法 | |
JP4022208B2 (ja) | 線形および飽和領域で動作可能なパワーmosfet用電流センス | |
JP5279544B2 (ja) | ボルテージレギュレータ | |
US8363046B2 (en) | Reference voltage generator including circuits for switch, current source and control | |
JP4017850B2 (ja) | 電源回路 | |
JP2011048601A (ja) | 基準電流電圧発生回路 | |
US7049890B2 (en) | Operational amplifier with self control circuit for realizing high slew rate throughout full operating range | |
JP2017126259A (ja) | 電源装置 | |
US7683687B2 (en) | Hysteresis characteristic input circuit including resistors capable of suppressing penetration current | |
US7348833B2 (en) | Bias circuit having transistors that selectively provide current that controls generation of bias voltage | |
US7057448B2 (en) | Variable output-type constant current source circuit | |
JPH1188159A (ja) | チャ−ジポンプ回路 | |
JPH087636B2 (ja) | 半導体装置の電圧降下回路 | |
US8102200B2 (en) | Current control circuit | |
KR20160106498A (ko) | 기준 전압 회로 | |
JP6572804B2 (ja) | ゲート駆動回路 | |
JP4627932B2 (ja) | 電圧降圧回路 | |
WO2018207614A1 (ja) | 電源回路 | |
JP3855810B2 (ja) | 差動増幅回路 | |
TWI674493B (zh) | 低壓降分流穩壓器 | |
JP2776034B2 (ja) | 定電流回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040928 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070109 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070918 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070919 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4017850 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |