JP4017850B2 - 電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源回路の技術分野にかかり、特に、液晶駆動ＩＣの内部電源に適した電源回路に関する。
【０００２】
【従来の技術】
従来の液晶駆動ＩＣ内部の電源回路を図３の符号１０２に示す。
図３、及び後述する図１、図２の符号ＶDDは、３Ｖ程度の正電圧源に接続された正電圧ラインを示しており、ＶEEは−１５Ｖ程度の負電圧源に接続された負電圧ラインを示している。また、符号ＶSSは接地電位である。
【０００３】
この電源回路１０２は、出力トランジスタ１１１と、増幅器１１２と、電圧検出回路１２０と、基準電圧回路１２５とを有している。
【０００４】
出力トランジスタ１１１はｐチャネル型のＭＯＳトランジスタで構成されており、そのソース端子は正電圧ラインＶDDに接続され、ドレイン端子は外部出力端子１２８に接続されている。ゲート端子は増幅器１１２の出力端子に接続されている。
【０００５】
外部出力端子１２８には、負荷１２７と電圧検出回路１２０とが接続されており、増幅器１１２がロー信号を出力し、出力トランジスタ１１１が導通すると、負荷１２７に電流が供給される。このとき、外部出力端子１２８の電圧は、電圧検出回路１２０内の抵抗素子１２１、１２２によって分圧され、検出電圧Ｖsとして増幅器１１２の反転入力端子に入力される。
【０００６】
増幅器１１２の非反転入力端子には、基準電圧回路１２５が接続されており、基準電圧回路１２５が出力する基準電圧Ｖrefが入力される。
【０００７】
従って、検出電圧ＶSが基準電圧Ｖrefよりも大きい場合には、増幅器１１２の出力電圧が上昇し、出力トランジスタ１１１の電流駆動能力が低下し、流れる電流が減少する結果、外部出力端子１２８の電圧は低下する。
【０００８】
逆に、検出電圧ＶSが基準電圧Ｖrefよりも小さい場合には、増幅器１１２の出力電圧が低下し、出力トランジスタ１１１の電流駆動能力が上昇して流れる電流が増加する結果、外部出力端子１２８の電圧は上昇する。
【０００９】
このように、増幅器１１２の負帰還動作によって外部出力端子１２８の電圧は一定の電圧に制御される。
【００１０】
基準電圧回路１２５の構成を説明すると、基準電圧回路１２５は、バイアス回路１４０と電圧生成回路１３０とを有している。
【００１１】
バイアス回路１４０は、ダイオード接続されたｐチャネル型のＭＯＳトランジスタ１４１と、抵抗素子１４２とが直列接続されて構成されており、正電圧ラインＶDDと接地電圧ＶSSの差電圧がバイアス回路１４０に印加される。ここで、抵抗素子１４２には、差電圧からＭＯＳトランジスタ１４１が動作する電圧を差し引いた電圧が印加される。
【００１２】
正電圧ラインＶDDの電圧は略一定であるから、抵抗素子１４２には定電圧が印加され、一定の大きさの定電流が流れる。その定電流はＭＯＳトランジスタ１４１にも流れる。
【００１３】
基準電圧発生回路１３０は、ｐチャネル型のＭＯＳトランジスタ１３１とｎチャネルＭＯＳトランジスタ１３４とを有している。
【００１４】
ｐチャネル型のＭＯＳトランジスタ１３１は、バイアス回路１４０内のダイオード接続のＭＯＳトランジスタ１４１とカレントミラー回路を構成しており、そのＭＯＳトランジスタ１３１には、ダイオード接続のＭＯＳトランジスタ１４１に流れる電流に比例した電流が流れる。
【００１５】
また、ｎチャネル型のＭＯＳトランジスタ１３４は、ダイオード接続され、カレントミラー回路を構成するＭＯＳトランジスタ１３１から電流が供給される。その結果、ダイオード接続のｎチャネル型のＭＯＳトランジスタ１３４の両端には、閾電圧に近い電圧の定電圧が発生する。
【００１６】
その定電圧が基準電圧Ｖrefとなり、増幅器１１２の反転入力端子に入力されている。
【００１７】
上記のような電源回路１０２では、その電流供給能力を負荷１２７が消費する最大消費電流によって決定する必要がある。この負荷１２７は液晶駆動ＩＣの内部ロジック回路であり、出力トランジスタ１１１のトランジスタサイズを大きくする必要があるので、電源回路１０２の消費電力を小さくすることが困難である。
【００１８】
また、増幅器１１２は位相補償用に内部コンデンサを必要とするため、大面積を必要とし、コスト高の要因である。
【００１９】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は低消費電力で省面積の電源回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１の電源電圧供給ラインと電流供給端子との間に接続された第１の電流供給素子と、上記第１の電源電圧供給ラインと上記電流供給端子との間に接続されたトランジスタでなる第２の電流供給素子とを有する電流供給回路と、上記電流供給端子と第２の電源電圧供給ラインとの間に直列に接続された複数のダイオード回路を有するクランプ回路を含み、上記電流供給端子の電圧に応じた検出信号を出力する検出回路と、上記第２の電流供給素子とカレントミラー回路を構成する第１のトランジスタと、上記検出信号に応じて導通又は遮断状態となる第２のトランジスタと、上記第１のトランジスタに直列に接続されて上記第２のトランジスタの導通状態に応じて上記第１のトランジスタの導通状態を制御する第３のトランジスタとを有する制御回路と、を有し、上記第２のトランジスタの導通状態に応答して上記第２の電流供給素子の上記電流供給端子への電流供給がオン・オフ制御される電源回路である。
請求項２記載の発明は、請求項１に記載の電源回路であって、バイアス電圧を出力するバイアス回路を更に有し、上記バイアス電圧が上記第１の電流供給素子を構成するトランジスタの制御端子に印加され、上記バイアス電圧に応じて上記第１の電流供給素子が上記電流供給端子に電流を供給する電源回路である。
請求項３記載の発明は、請求項２に記載の電源回路であって、上記バイアス回路が上記第１の電流供給素子とカレントミラー回路を構成する第４のトランジスタを有し、上記制御回路が、上記第４のトランジスタとカレントミラー回路を構成し、上記第２のトランジスタに対して電流を供給する第５のトランジスタを更に有する電源回路である。
請求項４記載の発明は、請求項１乃至３の何れかに記載の電源回路であって、上記複数のダイオード回路がそれぞれＭＯＳトランジスタで構成され、上記複数のＭＯＳトランジスタが、ソース端子が上記電流供給端子に接続され、ゲート端子とドレイン端子とが互いに接続された第１のＰＭＯＳトランジスタと、ゲート端子とドレイン端子とが上記第１のＰＭＯＳトランジスタのドレイン端子に接続された第１のＮＭＯＳトランジスタと、ゲート端子とドレイン端子とが上記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が上記第２の電源電圧供給ラインに接続された第２のＮＭＯＳトランジスタと、を有する電源回路である。
請求項５記載の発明は、請求項４に記載の電源回路であって、上記第１のＰＭＯＳトランジスタのバックゲート端子が上記電流供給端子に接続され、上記第１及び第２のＮＭＯＳトランジスタのバックゲート端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項６記載の発明は、請求項４又は５に記載の電源回路であって、上記第２のトランジスタがＮＭＯＳトランジスタで構成され、上記第２のトランジスタのゲート端子が上記第３のＮＭＯＳトランジスタのゲート端子に接続され、上記第２のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項７記載の発明は、請求項６に記載の電源回路であって、上記第３のトランジスタがＮＭＯＳトランジスタで構成され、上記第３のトランジスタのゲート端子が上記第２のトランジスタのドレイン端子に接続され、上記第３のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項８記載の発明は、請求項７に記載の電源回路であって、上記第１のトランジスタがＰＭＯＳトランジスタで構成され、上記第１のトランジスタのソース端子が上記第１の電源電圧供給ラインに接続され、上記第１のトランジスタのゲート端子及びドレイン端子が上記第３のトランジスタのドレイン端子に接続されている電源回路である。
請求項９記載の発明は、請求項８に記載の電源回路であって、上記第１の電流供給素子及び上記第５のトランジスタがＰＭＯＳトランジスタで構成され、上記第１の電流供給素子のゲート端子と上記第５のトランジスタのゲート端子とが接続されている電源回路である。
請求項１０記載の発明は、請求項９に記載の電源回路であって、上記第４のトランジス タがＰＭＯＳトランジスタで構成され、上記第４のトランジスタのゲート端子とドレイン端子とが上記第５のトランジスタのゲート端子に接続されている電源回路である。
【００２１】
本発明の電源回路は上述のように構成されており、ＭＯＳトランジスタをダイオード接続してダイオード回路を構成し、そのダイオード回路を直列接続してクランプ回路を構成して、ダイオード接続のＭＯＳトランジスタと第２のトランジスタ（検出トランジスタ）とでカレントミラー回路を構成する。
【００２２】
クランプ回路の導通又は遮断状態に応じて検出トランジスタが導通又は遮断状態となり、これにより第１のトランジスタ（駆動トランジスタ）の導通状態が制御されて、第２の電流駆動素子の動作が制御される。
【００２３】
また、クランプ回路は、電流供給端子の電圧値を略一定の電圧に維持する機能を有する。
【００２４】
【発明の実施の形態】
図１を参照し、符号２は、本発明の第１の実施例の電源回路を示している。
この電源回路２は、出力回路１０と、クランプ回路２０と、電流源制御回路３０と、バイアス回路４０とを有している。
【００２５】
バイアス回路４０は、ｐチャネル型のＭＯＳトランジスタから成るバイアストランジスタ４１と、抵抗素子から成るバイアス抵抗４２とを有している。バイアストランジスタ４１のソース端子は正電圧ラインＶDDに接続され、ドレイン端子はバイアス抵抗４２の一端に接続されている。バイアス抵抗４２の他端は接地電圧ＶSSに接続されている。
【００２６】
バイアストランジスタ４１のゲート端子はドレイン端子と短絡されており、その結果、正電圧ラインＶDDと接地電圧ＶSSに規定の電圧が印加されると、最初にバイアス回路４０が導通し、バイアストランジスタ４１に電流が流れる。
【００２７】
出力回路１０は、ｐチャネル型のＭＯＳトランジスタから成る第１、第２の電流供給素子１１、１２を有している。
【００２８】
第１の電流供給素子１１のソース端子は正電圧ラインＶDDに接続され、ドレイン端子は外部出力端子２８に接続されている。ゲート端子は、バイアストランジスタ４１のゲート端子及びドレイン端子に接続されている。従って、バイアストランジスタ４１と第１の電流供給素子１１とはカレントミラー回路を構成しており、第１の電流供給素子１１には、バイアストランジスタ４１に流れる電流に比例した電流が流れ、外部出力端子２８に供給される。
【００２９】
外部出力端子２８と負電圧ラインＶEEの間には、負荷２７が接続されている。負荷２７にはクランプ回路２０が並列接続されており、第１の電流供給素子１１から供給される電流は、負荷２７とクランプ回路２０に供給される。
【００３０】
クランプ回路２０は、第１〜第３のダイオード回路２１〜２３を有している。第１のダイオード回路２１は、ゲート端子とドレイン端子が短絡されたｐチャネルＭＯＳトランジスタで構成されており、第２、第３のダイオード回路２２、２３は、ゲート端子とドレイン端子が短絡されたｎチャネルＭＯＳトランジスタで構成されている。
【００３１】
第１〜第３のダイオード回路２１〜２３は、この順番で直列接続されており、第１のダイオード回路２１のアノード端子（ソース端子）は外部出力端子２８に接続され、第３のダイオード回路２３のカソード端子（ソース端子）は負電圧ラインＶEEに接続されている。
【００３２】
従って、外部出力端子２８と負電圧ラインＶEEの間の差電圧が、第１〜第３のダイオード回路２１〜２３を構成するＭＯＳトランジスタを導通させる電圧以上の電圧になると、クランプ回路２０は導通する。
【００３３】
導通状態では、第１〜第３のダイオード回路２１〜２３の両端に生じる電圧は、ＭＯＳトランジスタの閾電圧とほぼ等しく、クランプ回路２０の両端には、第１〜第３のダイオード回路の閾電圧を加算した電圧が発生する。
【００３４】
また、導通状態では、第１〜第３のダイオード回路２１〜２３の内部抵抗は低いため、流れる電流が増減しても両端の電圧は略一定となる。ここでは、クランプ回路２０が導通しているときにその両端に生じる電圧をクランプ電圧ＶCで表す。
【００３５】
従って、負荷２７に流れる電流が増減し、その結果クランプ回路２０に流れる電流が増減変動しても、クランプ回路２０が導通している限り、外部出力端子２８の電圧はクランプ電圧ＶCが維持される。即ち、外部出力端子２８の電圧は、クランプ電圧ＶCでクランプされており、そのクランプ電圧ＶC以上には上昇しないように構成されている。
【００３６】
電流源制御回路３０は、ｎチャネル型のＭＯＳトランジスタから成る検出トランジスタ３４とｐチャネル型のＭＯＳトランジスタから成る負荷トランジスタ３１を有している。
【００３７】
負荷トランジスタ３１は、第１の電流供給素子１１と同様に、ゲート端子がバイアストランジスタ４１のゲート端子及びドレイン端子に接続され、ソース端子が正電圧ラインＶDDに接続されており、バイアストランジスタ４１に流れる電流に比例した大きさの電流が流れる。
【００３８】
検出トランジスタ３４のドレイン端子は負荷トランジスタ３１のドレイン端子に接続され、ソース端子は負電圧ラインＶEEに接続されており、検出トランジスタ３４には、負荷トランジスタ３１に流れる電流が供給される。
【００３９】
他方、検出トランジスタ３４のゲート端子は、クランプ回路２０内の、負電圧ラインＶEEに直結された第３のダイオード回路２３のドレイン端子及びゲート端子（アノード端子）に接続されている。
【００４０】
従って、検出トランジスタ３４は、クランプ回路２０内の第３のダイオード回路２３とカレントミラー回路を構成している。その結果、検出トランジスタ３４はクランプ回路２０に電流が流れると導通し、第３のダイオード回路２３に流れる電流に比例した大きさの電流を負荷トランジスタに供給する。
【００４１】
ここで、クランプ回路２０が導通し、検出トランジスタ３４が導通している状態では、検出トランジスタ３４のドレイン端子は、ソース端子と略同じ電圧、即ち負電圧ラインＶEEの電圧になる。
【００４２】
検出トランジスタ３４が遮断したとき、負荷トランジスタ３１は直ちに遮断せず、検出トランジスタ３４のドレイン端子に電流を供給するので、そのドレイン端子の電圧は略正電圧ラインＶDDと同じ電圧まで上昇する。
【００４３】
電流源制御回路３０は、ｎチャネルトランジスタから成る反転トランジスタ３３と、ｐチャネルトランジスタから成る駆動トランジスタ３２を有しており、反転トランジスタ３３のソース端子は負電圧ラインＶEEに接続され、ゲート端子は検出トランジスタ３４のドレイン端子に接続されている。
【００４４】
従って、反転トランジスタ３３は、検出トランジスタ３４が導通状態のときに遮断し、遮断状態のときに導通する。
【００４５】
駆動トランジスタ３２のソース端子は正電圧ラインＶDDに接続され、ドレイン端子とゲート端子は互いに短絡されて反転トランジスタ３３のドレイン端子に接続されている。従って、反転トランジスタ３３が導通するとこの駆動トランジスタ３２に電流が流れ、反転トランジスタ３３が遮断すると、駆動トランジスタ３２は遮断する。
【００４６】
第２の電流供給素子１２のソース端子は電源電圧ラインＶDDに接続され、ドレイン端子は外部出力端子２８に接続されている。従って、第２の電流供給素子１２は第１の電流供給素子１１に対して並列接続されている。
【００４７】
この第２の電流供給素子１２のゲート端子は、駆動トランジスタ３２のゲート端子及びドレイン端子に接続されており、第２の電流供給素子１２は、駆動トランジスタ３２とカレントミラー回路を構成している。その結果、第２の電流供給素子１２は、駆動トランジスタ３２が導通すると導通し、遮断すると遮断する。
【００４８】
電源回路２の動作開始時では、バイアス回路４０が導通してからクランプ回路２０が導通するまでの間、検出トランジスタ３４は遮断しており、検出トランジスタ３４の遮断により、反転トランジスタ３３が導通し、駆動トランジスタ３２に電流が流れる。その結果、第２の電流供給素子１２は第１の電流供給素子１１と並列動作し、負荷２７とクランプ回路２０に電流を供給する。
【００４９】
クランプ回路２０が導通し、第１〜第３のダイオード回路２１〜２３に電流が流れ、検出トランジスタ３４が導通すると、反転トランジスタ３３は遮断し、駆動トランジスタ３２に電流が流れなくなり、第２の電流供給素子１２は遮断する。
【００５０】
この状態では、第１の電流供給素子１１によって負荷２７とクランプ回路２０に電流が供給される。
【００５１】
クランプ回路２０に電流が流れると、クランプ回路２０の両端には、クランプ電圧ＶCが発生する。
【００５２】
負荷２７に流れる電流が大きくなり、外部出力端子２８の電圧がクランプ電圧ＶCよりも低下すると、第１〜第３のダイオード回路２１〜２３は導通を維持できなくなるためクランプ回路２０は遮断する。
【００５３】
この状態では、検出トランジスタ３４も遮断するため、反転トランジスタ３３が導通し、駆動トランジスタ３２に電流を流す。その結果、第２の電流供給素子１２が導通し、第１の電流供給素子１１と並列動作し、外部出力端子２８の電圧を上昇させる。
【００５４】
外部出力端子２８の電圧の上昇によってクランプ回路２０に電流が流れると、検出トランジスタ３４が導通し、反転トランジスタ３３が遮断し、駆動トランジスタ３２が遮断する結果、第２の電流供給素子１２も遮断する。
【００５５】
即ち、第２の電流供給素子１２のドレイン端子を出力端子としゲート端子を入力端子とし、クランプ回路２０と、検出トランジスタ３４と、反転トランジスタ３３と、駆動トランジスタ３２とで、出力端子の電圧を入力端子に負帰還する負帰還ループが形成されており、負荷２７で消費される電流の変化に応じて外部出力端子２８の電圧が変化し、その電圧変化に応じて第２の電流供給素子１２が動作して外部出力端子２８の電圧が一定に制御される。
【００５６】
負荷２７に流れる電流が減少し、クランプ回路２０が完全に導通すると、第２の電流供給素子１２は遮断し、定常動作に戻る。
【００５７】
以上のように、本発明の電源回路２では、負荷２７に流れる電流が少ないときには、第２の電流供給素子１２は動作せず、第１の電流供給素子１１だけが動作する。
【００５８】
この第１の電流供給素子１１が供給する電流を負荷２７が消費する電流に対して適宜に調整することにより、第１の電流供給素子１１のみが動作する定常状態での電源回路の消費電力を少なくすることができる。
【００５９】
他方、負荷２７に大電流が流れると第２の電流供給素子１２が動作するので、外部出力端子２８に供給される電流が増加して、外部出力端子２８の電圧が上昇する。
【００６０】
このように、負荷２７に大電流が流れるときにだけ第２の電流供給素子１２が動作するため、全体としては低消費電力になる。
【００６１】
上記は、ｐチャネルＭＯＳトランジスタによって第１の電流供給素子１１を構成した例を説明したが、本発明はそれに限定されるものではない。
【００６２】
図２の符号３は、その例の電源回路を示している。
この電源回路３は、出力回路１５と、クランプ回路２０と、電流源制御回路５０とを有している。
【００６３】
電流源制御回路５０は、ｎチャネルトランジスタから成る検出トランジスタ５４及び反転トランジスタ５３と、ｐチャネルトランジスタから成る駆動トランジスタ５２と、抵抗素子から成る負荷抵抗５１とを有している。
【００６４】
負荷抵抗５１の一端は正電圧ラインＶDDに接続されており、他端は検出トランジスタ５４のドレイン端子に接続されている。検出トランジスタ５４のソース端子は負電圧ラインＶEEに接続されている。
【００６５】
クランプ回路２０は、上記第１の実施例のクランプ回路２０と同じ構成であり、アノード端子側が外部出力端子２８に接続され、カソード端子側が負電圧ラインＶEEに接続されている。また、この第２の実施例の検出トランジスタ５４のゲート端子は、第１の実施例と同様に、クランプ回路２０内の、ソース端子が負電圧ラインＶEEに直結された第３のダイオード回路２３のゲート端子及びドレイン端子（アノード端子）に接続されている。
【００６６】
従って、クランプ回路２０が導通すると検出トランジスタ５４は導通し、ドレイン端子を負電圧ラインＶEEに略短絡させる。
【００６７】
他方、クランプ回路２０が遮断すると、検出トランジスタ５４は遮断する。このとき、検出トランジスタ５４のドレイン端子には、負荷抵抗５１によって正電圧ラインＶDDの電圧が印加される。
【００６８】
反転トランジスタ５３のゲート端子は検出トランジスタ５４のドレイン端子に接続されており、ソース端子は負電圧ラインＶEEに接続されている。従って、反転トランジスタ５３は、検出トランジスタ５４が導通すると遮断し、遮断すると導通する。
【００６９】
反転トランジスタ５３のドレイン端子には、駆動トランジスタ５２のドレイン端子が接続されている。この駆動トランジスタ５２のゲート端子はドレイン端子と短絡されており、ソース端子は正電圧ラインＶDDに接続されている。
【００７０】
従って、駆動トランジスタ５２は、反転トランジスタ５３が導通すると電流が流れ、遮断すると電流は流れなくなる。
【００７１】
出力回路１５は、抵抗素子で構成された第１の電流供給素子１６と、ｐチャネル型のＭＯＳトランジスタで構成された第２の電流供給素子１２とを有している。
【００７２】
第２の電流供給素子１２は、ソース端子が正電圧ラインＶDDに接続され、ゲート端子が駆動トランジスタ５２のゲート端子及びドレイン端子に接続されている。
【００７３】
従って、駆動トランジスタ５２が導通すると第２の電流供給素子１２は導通し、遮断すると遮断する。
【００７４】
第２の電流供給素子１２のドレイン端子は外部出力端子２８に接続されており、第２の電流供給素子１２が導通すると、この外部出力端子２８に接続された負荷２７とクランプ回路２０に電流が供給される。
【００７５】
また、第１の電流供給素子１６の一端は正電圧ラインＶDDに接続され、他端は外部出力端子２８に接続されている。従って、第１の電流供給素子１６と第２の電流供給素子１２とは互いに並列接続されている。
【００７６】
ここで、負荷２７に流れる電流が少なく、クランプ回路２０が導通しているものとすると、検出トランジスタ５４が導通し、反転トランジスタ５３が遮断する。この状態では駆動トランジスタ５２に電流が流れないため第２の電流供給素子１２は遮断している。従って、クランプ回路２０と負荷２７には、第１の電流供給素子１６に流れた電流が供給される。
【００７７】
その状態から負荷２７に流れる電流が増加し、外部出力端子２８の電圧が低下してクランプ回路２０が遮断すると検出トランジスタ５４が遮断し、反転トランジスタ５３が導通し、駆動トランジスタ５２に電流が流れ、第２の電流供給素子１２が導通する。
【００７８】
第２の電流供給素子１２によって、負荷２７に電流が供給されると、外部出力端子２８の電圧は上昇する。
【００７９】
その電圧上昇に伴い、クランプ回路２０に電流が流れると、検出トランジスタ５４と反転トランジスタ５３と駆動トランジスタ５２のフィードバックループにより、第２の電流供給素子１２に流れる電流は減少する。
【００８０】
なお、上記電源回路２、３では、第２の電流供給素子１２の電流供給能力を第１の電流供給素子１１の電流供給能力よりも小さく設定しているが、その逆の設定としてもよいことは云うまでもない。
【００８１】
また、上記実施例では、ｐチャネルＭＯＳトランジスタを用いた１個の第１のダイオード回路２１と、ｎチャネルＭＯＳトランジスタを用いた第２、第３のダイオード回路２２、２３の直列接続回路によってクランプ回路２０を構成したが、本発明のクランプ回路２０には、少なくとも検出トランジスタ３４、５４とカレントミラー回路を構成できるダイオード回路２３が１個存在すればよい。外部出力端子２８の電圧を所望のクランプ電圧ＶCでクランプするために、そのダイオード回路に他のダイオード回路を直列接続することができる。上記実施例では、クランプ回路２０によるクランプ電圧を約４Ｖ程度としたが、その値を任意に設定してもよい。
【００８２】
【発明の効果】
本発明の電源回路では増幅器を必要とせず、素子数が少なく、また低消費電力である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電源回路
【図２】本発明の第２の実施例の電源回路
【図３】従来技術の電源回路
【符号の説明】
２８……外部出力端子
２０……クランプ回路
３４、５４……検出トランジスタ
１１、１６……第１の電流供給素子
１２……第２の電流供給素子
２１〜２３……ダイオード回路
【発明の属する技術分野】
本発明は、電源回路の技術分野にかかり、特に、液晶駆動ＩＣの内部電源に適した電源回路に関する。
【０００２】
【従来の技術】
従来の液晶駆動ＩＣ内部の電源回路を図３の符号１０２に示す。
図３、及び後述する図１、図２の符号ＶDDは、３Ｖ程度の正電圧源に接続された正電圧ラインを示しており、ＶEEは−１５Ｖ程度の負電圧源に接続された負電圧ラインを示している。また、符号ＶSSは接地電位である。
【０００３】
この電源回路１０２は、出力トランジスタ１１１と、増幅器１１２と、電圧検出回路１２０と、基準電圧回路１２５とを有している。
【０００４】
出力トランジスタ１１１はｐチャネル型のＭＯＳトランジスタで構成されており、そのソース端子は正電圧ラインＶDDに接続され、ドレイン端子は外部出力端子１２８に接続されている。ゲート端子は増幅器１１２の出力端子に接続されている。
【０００５】
外部出力端子１２８には、負荷１２７と電圧検出回路１２０とが接続されており、増幅器１１２がロー信号を出力し、出力トランジスタ１１１が導通すると、負荷１２７に電流が供給される。このとき、外部出力端子１２８の電圧は、電圧検出回路１２０内の抵抗素子１２１、１２２によって分圧され、検出電圧Ｖsとして増幅器１１２の反転入力端子に入力される。
【０００６】
増幅器１１２の非反転入力端子には、基準電圧回路１２５が接続されており、基準電圧回路１２５が出力する基準電圧Ｖrefが入力される。
【０００７】
従って、検出電圧ＶSが基準電圧Ｖrefよりも大きい場合には、増幅器１１２の出力電圧が上昇し、出力トランジスタ１１１の電流駆動能力が低下し、流れる電流が減少する結果、外部出力端子１２８の電圧は低下する。
【０００８】
逆に、検出電圧ＶSが基準電圧Ｖrefよりも小さい場合には、増幅器１１２の出力電圧が低下し、出力トランジスタ１１１の電流駆動能力が上昇して流れる電流が増加する結果、外部出力端子１２８の電圧は上昇する。
【０００９】
このように、増幅器１１２の負帰還動作によって外部出力端子１２８の電圧は一定の電圧に制御される。
【００１０】
基準電圧回路１２５の構成を説明すると、基準電圧回路１２５は、バイアス回路１４０と電圧生成回路１３０とを有している。
【００１１】
バイアス回路１４０は、ダイオード接続されたｐチャネル型のＭＯＳトランジスタ１４１と、抵抗素子１４２とが直列接続されて構成されており、正電圧ラインＶDDと接地電圧ＶSSの差電圧がバイアス回路１４０に印加される。ここで、抵抗素子１４２には、差電圧からＭＯＳトランジスタ１４１が動作する電圧を差し引いた電圧が印加される。
【００１２】
正電圧ラインＶDDの電圧は略一定であるから、抵抗素子１４２には定電圧が印加され、一定の大きさの定電流が流れる。その定電流はＭＯＳトランジスタ１４１にも流れる。
【００１３】
基準電圧発生回路１３０は、ｐチャネル型のＭＯＳトランジスタ１３１とｎチャネルＭＯＳトランジスタ１３４とを有している。
【００１４】
ｐチャネル型のＭＯＳトランジスタ１３１は、バイアス回路１４０内のダイオード接続のＭＯＳトランジスタ１４１とカレントミラー回路を構成しており、そのＭＯＳトランジスタ１３１には、ダイオード接続のＭＯＳトランジスタ１４１に流れる電流に比例した電流が流れる。
【００１５】
また、ｎチャネル型のＭＯＳトランジスタ１３４は、ダイオード接続され、カレントミラー回路を構成するＭＯＳトランジスタ１３１から電流が供給される。その結果、ダイオード接続のｎチャネル型のＭＯＳトランジスタ１３４の両端には、閾電圧に近い電圧の定電圧が発生する。
【００１６】
その定電圧が基準電圧Ｖrefとなり、増幅器１１２の反転入力端子に入力されている。
【００１７】
上記のような電源回路１０２では、その電流供給能力を負荷１２７が消費する最大消費電流によって決定する必要がある。この負荷１２７は液晶駆動ＩＣの内部ロジック回路であり、出力トランジスタ１１１のトランジスタサイズを大きくする必要があるので、電源回路１０２の消費電力を小さくすることが困難である。
【００１８】
また、増幅器１１２は位相補償用に内部コンデンサを必要とするため、大面積を必要とし、コスト高の要因である。
【００１９】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は低消費電力で省面積の電源回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１の電源電圧供給ラインと電流供給端子との間に接続された第１の電流供給素子と、上記第１の電源電圧供給ラインと上記電流供給端子との間に接続されたトランジスタでなる第２の電流供給素子とを有する電流供給回路と、上記電流供給端子と第２の電源電圧供給ラインとの間に直列に接続された複数のダイオード回路を有するクランプ回路を含み、上記電流供給端子の電圧に応じた検出信号を出力する検出回路と、上記第２の電流供給素子とカレントミラー回路を構成する第１のトランジスタと、上記検出信号に応じて導通又は遮断状態となる第２のトランジスタと、上記第１のトランジスタに直列に接続されて上記第２のトランジスタの導通状態に応じて上記第１のトランジスタの導通状態を制御する第３のトランジスタとを有する制御回路と、を有し、上記第２のトランジスタの導通状態に応答して上記第２の電流供給素子の上記電流供給端子への電流供給がオン・オフ制御される電源回路である。
請求項２記載の発明は、請求項１に記載の電源回路であって、バイアス電圧を出力するバイアス回路を更に有し、上記バイアス電圧が上記第１の電流供給素子を構成するトランジスタの制御端子に印加され、上記バイアス電圧に応じて上記第１の電流供給素子が上記電流供給端子に電流を供給する電源回路である。
請求項３記載の発明は、請求項２に記載の電源回路であって、上記バイアス回路が上記第１の電流供給素子とカレントミラー回路を構成する第４のトランジスタを有し、上記制御回路が、上記第４のトランジスタとカレントミラー回路を構成し、上記第２のトランジスタに対して電流を供給する第５のトランジスタを更に有する電源回路である。
請求項４記載の発明は、請求項１乃至３の何れかに記載の電源回路であって、上記複数のダイオード回路がそれぞれＭＯＳトランジスタで構成され、上記複数のＭＯＳトランジスタが、ソース端子が上記電流供給端子に接続され、ゲート端子とドレイン端子とが互いに接続された第１のＰＭＯＳトランジスタと、ゲート端子とドレイン端子とが上記第１のＰＭＯＳトランジスタのドレイン端子に接続された第１のＮＭＯＳトランジスタと、ゲート端子とドレイン端子とが上記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が上記第２の電源電圧供給ラインに接続された第２のＮＭＯＳトランジスタと、を有する電源回路である。
請求項５記載の発明は、請求項４に記載の電源回路であって、上記第１のＰＭＯＳトランジスタのバックゲート端子が上記電流供給端子に接続され、上記第１及び第２のＮＭＯＳトランジスタのバックゲート端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項６記載の発明は、請求項４又は５に記載の電源回路であって、上記第２のトランジスタがＮＭＯＳトランジスタで構成され、上記第２のトランジスタのゲート端子が上記第３のＮＭＯＳトランジスタのゲート端子に接続され、上記第２のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項７記載の発明は、請求項６に記載の電源回路であって、上記第３のトランジスタがＮＭＯＳトランジスタで構成され、上記第３のトランジスタのゲート端子が上記第２のトランジスタのドレイン端子に接続され、上記第３のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている電源回路である。
請求項８記載の発明は、請求項７に記載の電源回路であって、上記第１のトランジスタがＰＭＯＳトランジスタで構成され、上記第１のトランジスタのソース端子が上記第１の電源電圧供給ラインに接続され、上記第１のトランジスタのゲート端子及びドレイン端子が上記第３のトランジスタのドレイン端子に接続されている電源回路である。
請求項９記載の発明は、請求項８に記載の電源回路であって、上記第１の電流供給素子及び上記第５のトランジスタがＰＭＯＳトランジスタで構成され、上記第１の電流供給素子のゲート端子と上記第５のトランジスタのゲート端子とが接続されている電源回路である。
請求項１０記載の発明は、請求項９に記載の電源回路であって、上記第４のトランジス タがＰＭＯＳトランジスタで構成され、上記第４のトランジスタのゲート端子とドレイン端子とが上記第５のトランジスタのゲート端子に接続されている電源回路である。
【００２１】
本発明の電源回路は上述のように構成されており、ＭＯＳトランジスタをダイオード接続してダイオード回路を構成し、そのダイオード回路を直列接続してクランプ回路を構成して、ダイオード接続のＭＯＳトランジスタと第２のトランジスタ（検出トランジスタ）とでカレントミラー回路を構成する。
【００２２】
クランプ回路の導通又は遮断状態に応じて検出トランジスタが導通又は遮断状態となり、これにより第１のトランジスタ（駆動トランジスタ）の導通状態が制御されて、第２の電流駆動素子の動作が制御される。
【００２３】
また、クランプ回路は、電流供給端子の電圧値を略一定の電圧に維持する機能を有する。
【００２４】
【発明の実施の形態】
図１を参照し、符号２は、本発明の第１の実施例の電源回路を示している。
この電源回路２は、出力回路１０と、クランプ回路２０と、電流源制御回路３０と、バイアス回路４０とを有している。
【００２５】
バイアス回路４０は、ｐチャネル型のＭＯＳトランジスタから成るバイアストランジスタ４１と、抵抗素子から成るバイアス抵抗４２とを有している。バイアストランジスタ４１のソース端子は正電圧ラインＶDDに接続され、ドレイン端子はバイアス抵抗４２の一端に接続されている。バイアス抵抗４２の他端は接地電圧ＶSSに接続されている。
【００２６】
バイアストランジスタ４１のゲート端子はドレイン端子と短絡されており、その結果、正電圧ラインＶDDと接地電圧ＶSSに規定の電圧が印加されると、最初にバイアス回路４０が導通し、バイアストランジスタ４１に電流が流れる。
【００２７】
出力回路１０は、ｐチャネル型のＭＯＳトランジスタから成る第１、第２の電流供給素子１１、１２を有している。
【００２８】
第１の電流供給素子１１のソース端子は正電圧ラインＶDDに接続され、ドレイン端子は外部出力端子２８に接続されている。ゲート端子は、バイアストランジスタ４１のゲート端子及びドレイン端子に接続されている。従って、バイアストランジスタ４１と第１の電流供給素子１１とはカレントミラー回路を構成しており、第１の電流供給素子１１には、バイアストランジスタ４１に流れる電流に比例した電流が流れ、外部出力端子２８に供給される。
【００２９】
外部出力端子２８と負電圧ラインＶEEの間には、負荷２７が接続されている。負荷２７にはクランプ回路２０が並列接続されており、第１の電流供給素子１１から供給される電流は、負荷２７とクランプ回路２０に供給される。
【００３０】
クランプ回路２０は、第１〜第３のダイオード回路２１〜２３を有している。第１のダイオード回路２１は、ゲート端子とドレイン端子が短絡されたｐチャネルＭＯＳトランジスタで構成されており、第２、第３のダイオード回路２２、２３は、ゲート端子とドレイン端子が短絡されたｎチャネルＭＯＳトランジスタで構成されている。
【００３１】
第１〜第３のダイオード回路２１〜２３は、この順番で直列接続されており、第１のダイオード回路２１のアノード端子（ソース端子）は外部出力端子２８に接続され、第３のダイオード回路２３のカソード端子（ソース端子）は負電圧ラインＶEEに接続されている。
【００３２】
従って、外部出力端子２８と負電圧ラインＶEEの間の差電圧が、第１〜第３のダイオード回路２１〜２３を構成するＭＯＳトランジスタを導通させる電圧以上の電圧になると、クランプ回路２０は導通する。
【００３３】
導通状態では、第１〜第３のダイオード回路２１〜２３の両端に生じる電圧は、ＭＯＳトランジスタの閾電圧とほぼ等しく、クランプ回路２０の両端には、第１〜第３のダイオード回路の閾電圧を加算した電圧が発生する。
【００３４】
また、導通状態では、第１〜第３のダイオード回路２１〜２３の内部抵抗は低いため、流れる電流が増減しても両端の電圧は略一定となる。ここでは、クランプ回路２０が導通しているときにその両端に生じる電圧をクランプ電圧ＶCで表す。
【００３５】
従って、負荷２７に流れる電流が増減し、その結果クランプ回路２０に流れる電流が増減変動しても、クランプ回路２０が導通している限り、外部出力端子２８の電圧はクランプ電圧ＶCが維持される。即ち、外部出力端子２８の電圧は、クランプ電圧ＶCでクランプされており、そのクランプ電圧ＶC以上には上昇しないように構成されている。
【００３６】
電流源制御回路３０は、ｎチャネル型のＭＯＳトランジスタから成る検出トランジスタ３４とｐチャネル型のＭＯＳトランジスタから成る負荷トランジスタ３１を有している。
【００３７】
負荷トランジスタ３１は、第１の電流供給素子１１と同様に、ゲート端子がバイアストランジスタ４１のゲート端子及びドレイン端子に接続され、ソース端子が正電圧ラインＶDDに接続されており、バイアストランジスタ４１に流れる電流に比例した大きさの電流が流れる。
【００３８】
検出トランジスタ３４のドレイン端子は負荷トランジスタ３１のドレイン端子に接続され、ソース端子は負電圧ラインＶEEに接続されており、検出トランジスタ３４には、負荷トランジスタ３１に流れる電流が供給される。
【００３９】
他方、検出トランジスタ３４のゲート端子は、クランプ回路２０内の、負電圧ラインＶEEに直結された第３のダイオード回路２３のドレイン端子及びゲート端子（アノード端子）に接続されている。
【００４０】
従って、検出トランジスタ３４は、クランプ回路２０内の第３のダイオード回路２３とカレントミラー回路を構成している。その結果、検出トランジスタ３４はクランプ回路２０に電流が流れると導通し、第３のダイオード回路２３に流れる電流に比例した大きさの電流を負荷トランジスタに供給する。
【００４１】
ここで、クランプ回路２０が導通し、検出トランジスタ３４が導通している状態では、検出トランジスタ３４のドレイン端子は、ソース端子と略同じ電圧、即ち負電圧ラインＶEEの電圧になる。
【００４２】
検出トランジスタ３４が遮断したとき、負荷トランジスタ３１は直ちに遮断せず、検出トランジスタ３４のドレイン端子に電流を供給するので、そのドレイン端子の電圧は略正電圧ラインＶDDと同じ電圧まで上昇する。
【００４３】
電流源制御回路３０は、ｎチャネルトランジスタから成る反転トランジスタ３３と、ｐチャネルトランジスタから成る駆動トランジスタ３２を有しており、反転トランジスタ３３のソース端子は負電圧ラインＶEEに接続され、ゲート端子は検出トランジスタ３４のドレイン端子に接続されている。
【００４４】
従って、反転トランジスタ３３は、検出トランジスタ３４が導通状態のときに遮断し、遮断状態のときに導通する。
【００４５】
駆動トランジスタ３２のソース端子は正電圧ラインＶDDに接続され、ドレイン端子とゲート端子は互いに短絡されて反転トランジスタ３３のドレイン端子に接続されている。従って、反転トランジスタ３３が導通するとこの駆動トランジスタ３２に電流が流れ、反転トランジスタ３３が遮断すると、駆動トランジスタ３２は遮断する。
【００４６】
第２の電流供給素子１２のソース端子は電源電圧ラインＶDDに接続され、ドレイン端子は外部出力端子２８に接続されている。従って、第２の電流供給素子１２は第１の電流供給素子１１に対して並列接続されている。
【００４７】
この第２の電流供給素子１２のゲート端子は、駆動トランジスタ３２のゲート端子及びドレイン端子に接続されており、第２の電流供給素子１２は、駆動トランジスタ３２とカレントミラー回路を構成している。その結果、第２の電流供給素子１２は、駆動トランジスタ３２が導通すると導通し、遮断すると遮断する。
【００４８】
電源回路２の動作開始時では、バイアス回路４０が導通してからクランプ回路２０が導通するまでの間、検出トランジスタ３４は遮断しており、検出トランジスタ３４の遮断により、反転トランジスタ３３が導通し、駆動トランジスタ３２に電流が流れる。その結果、第２の電流供給素子１２は第１の電流供給素子１１と並列動作し、負荷２７とクランプ回路２０に電流を供給する。
【００４９】
クランプ回路２０が導通し、第１〜第３のダイオード回路２１〜２３に電流が流れ、検出トランジスタ３４が導通すると、反転トランジスタ３３は遮断し、駆動トランジスタ３２に電流が流れなくなり、第２の電流供給素子１２は遮断する。
【００５０】
この状態では、第１の電流供給素子１１によって負荷２７とクランプ回路２０に電流が供給される。
【００５１】
クランプ回路２０に電流が流れると、クランプ回路２０の両端には、クランプ電圧ＶCが発生する。
【００５２】
負荷２７に流れる電流が大きくなり、外部出力端子２８の電圧がクランプ電圧ＶCよりも低下すると、第１〜第３のダイオード回路２１〜２３は導通を維持できなくなるためクランプ回路２０は遮断する。
【００５３】
この状態では、検出トランジスタ３４も遮断するため、反転トランジスタ３３が導通し、駆動トランジスタ３２に電流を流す。その結果、第２の電流供給素子１２が導通し、第１の電流供給素子１１と並列動作し、外部出力端子２８の電圧を上昇させる。
【００５４】
外部出力端子２８の電圧の上昇によってクランプ回路２０に電流が流れると、検出トランジスタ３４が導通し、反転トランジスタ３３が遮断し、駆動トランジスタ３２が遮断する結果、第２の電流供給素子１２も遮断する。
【００５５】
即ち、第２の電流供給素子１２のドレイン端子を出力端子としゲート端子を入力端子とし、クランプ回路２０と、検出トランジスタ３４と、反転トランジスタ３３と、駆動トランジスタ３２とで、出力端子の電圧を入力端子に負帰還する負帰還ループが形成されており、負荷２７で消費される電流の変化に応じて外部出力端子２８の電圧が変化し、その電圧変化に応じて第２の電流供給素子１２が動作して外部出力端子２８の電圧が一定に制御される。
【００５６】
負荷２７に流れる電流が減少し、クランプ回路２０が完全に導通すると、第２の電流供給素子１２は遮断し、定常動作に戻る。
【００５７】
以上のように、本発明の電源回路２では、負荷２７に流れる電流が少ないときには、第２の電流供給素子１２は動作せず、第１の電流供給素子１１だけが動作する。
【００５８】
この第１の電流供給素子１１が供給する電流を負荷２７が消費する電流に対して適宜に調整することにより、第１の電流供給素子１１のみが動作する定常状態での電源回路の消費電力を少なくすることができる。
【００５９】
他方、負荷２７に大電流が流れると第２の電流供給素子１２が動作するので、外部出力端子２８に供給される電流が増加して、外部出力端子２８の電圧が上昇する。
【００６０】
このように、負荷２７に大電流が流れるときにだけ第２の電流供給素子１２が動作するため、全体としては低消費電力になる。
【００６１】
上記は、ｐチャネルＭＯＳトランジスタによって第１の電流供給素子１１を構成した例を説明したが、本発明はそれに限定されるものではない。
【００６２】
図２の符号３は、その例の電源回路を示している。
この電源回路３は、出力回路１５と、クランプ回路２０と、電流源制御回路５０とを有している。
【００６３】
電流源制御回路５０は、ｎチャネルトランジスタから成る検出トランジスタ５４及び反転トランジスタ５３と、ｐチャネルトランジスタから成る駆動トランジスタ５２と、抵抗素子から成る負荷抵抗５１とを有している。
【００６４】
負荷抵抗５１の一端は正電圧ラインＶDDに接続されており、他端は検出トランジスタ５４のドレイン端子に接続されている。検出トランジスタ５４のソース端子は負電圧ラインＶEEに接続されている。
【００６５】
クランプ回路２０は、上記第１の実施例のクランプ回路２０と同じ構成であり、アノード端子側が外部出力端子２８に接続され、カソード端子側が負電圧ラインＶEEに接続されている。また、この第２の実施例の検出トランジスタ５４のゲート端子は、第１の実施例と同様に、クランプ回路２０内の、ソース端子が負電圧ラインＶEEに直結された第３のダイオード回路２３のゲート端子及びドレイン端子（アノード端子）に接続されている。
【００６６】
従って、クランプ回路２０が導通すると検出トランジスタ５４は導通し、ドレイン端子を負電圧ラインＶEEに略短絡させる。
【００６７】
他方、クランプ回路２０が遮断すると、検出トランジスタ５４は遮断する。このとき、検出トランジスタ５４のドレイン端子には、負荷抵抗５１によって正電圧ラインＶDDの電圧が印加される。
【００６８】
反転トランジスタ５３のゲート端子は検出トランジスタ５４のドレイン端子に接続されており、ソース端子は負電圧ラインＶEEに接続されている。従って、反転トランジスタ５３は、検出トランジスタ５４が導通すると遮断し、遮断すると導通する。
【００６９】
反転トランジスタ５３のドレイン端子には、駆動トランジスタ５２のドレイン端子が接続されている。この駆動トランジスタ５２のゲート端子はドレイン端子と短絡されており、ソース端子は正電圧ラインＶDDに接続されている。
【００７０】
従って、駆動トランジスタ５２は、反転トランジスタ５３が導通すると電流が流れ、遮断すると電流は流れなくなる。
【００７１】
出力回路１５は、抵抗素子で構成された第１の電流供給素子１６と、ｐチャネル型のＭＯＳトランジスタで構成された第２の電流供給素子１２とを有している。
【００７２】
第２の電流供給素子１２は、ソース端子が正電圧ラインＶDDに接続され、ゲート端子が駆動トランジスタ５２のゲート端子及びドレイン端子に接続されている。
【００７３】
従って、駆動トランジスタ５２が導通すると第２の電流供給素子１２は導通し、遮断すると遮断する。
【００７４】
第２の電流供給素子１２のドレイン端子は外部出力端子２８に接続されており、第２の電流供給素子１２が導通すると、この外部出力端子２８に接続された負荷２７とクランプ回路２０に電流が供給される。
【００７５】
また、第１の電流供給素子１６の一端は正電圧ラインＶDDに接続され、他端は外部出力端子２８に接続されている。従って、第１の電流供給素子１６と第２の電流供給素子１２とは互いに並列接続されている。
【００７６】
ここで、負荷２７に流れる電流が少なく、クランプ回路２０が導通しているものとすると、検出トランジスタ５４が導通し、反転トランジスタ５３が遮断する。この状態では駆動トランジスタ５２に電流が流れないため第２の電流供給素子１２は遮断している。従って、クランプ回路２０と負荷２７には、第１の電流供給素子１６に流れた電流が供給される。
【００７７】
その状態から負荷２７に流れる電流が増加し、外部出力端子２８の電圧が低下してクランプ回路２０が遮断すると検出トランジスタ５４が遮断し、反転トランジスタ５３が導通し、駆動トランジスタ５２に電流が流れ、第２の電流供給素子１２が導通する。
【００７８】
第２の電流供給素子１２によって、負荷２７に電流が供給されると、外部出力端子２８の電圧は上昇する。
【００７９】
その電圧上昇に伴い、クランプ回路２０に電流が流れると、検出トランジスタ５４と反転トランジスタ５３と駆動トランジスタ５２のフィードバックループにより、第２の電流供給素子１２に流れる電流は減少する。
【００８０】
なお、上記電源回路２、３では、第２の電流供給素子１２の電流供給能力を第１の電流供給素子１１の電流供給能力よりも小さく設定しているが、その逆の設定としてもよいことは云うまでもない。
【００８１】
また、上記実施例では、ｐチャネルＭＯＳトランジスタを用いた１個の第１のダイオード回路２１と、ｎチャネルＭＯＳトランジスタを用いた第２、第３のダイオード回路２２、２３の直列接続回路によってクランプ回路２０を構成したが、本発明のクランプ回路２０には、少なくとも検出トランジスタ３４、５４とカレントミラー回路を構成できるダイオード回路２３が１個存在すればよい。外部出力端子２８の電圧を所望のクランプ電圧ＶCでクランプするために、そのダイオード回路に他のダイオード回路を直列接続することができる。上記実施例では、クランプ回路２０によるクランプ電圧を約４Ｖ程度としたが、その値を任意に設定してもよい。
【００８２】
【発明の効果】
本発明の電源回路では増幅器を必要とせず、素子数が少なく、また低消費電力である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電源回路
【図２】本発明の第２の実施例の電源回路
【図３】従来技術の電源回路
【符号の説明】
２８……外部出力端子
２０……クランプ回路
３４、５４……検出トランジスタ
１１、１６……第１の電流供給素子
１２……第２の電流供給素子
２１〜２３……ダイオード回路
Claims (10)
- 第１の電源電圧供給ラインと電流供給端子との間に接続された第１の電流供給素子と、上記第１の電源電圧供給ラインと上記電流供給端子との間に接続されたトランジスタでなる第２の電流供給素子とを有する電流供給回路と、
上記電流供給端子と第２の電源電圧供給ラインとの間に直列に接続された複数のダイオード回路を有するクランプ回路を含み、上記電流供給端子の電圧に応じた検出信号を出力する検出回路と、
上記第２の電流供給素子とカレントミラー回路を構成する第１のトランジスタと、上記検出信号に応じて導通又は遮断状態となる第２のトランジスタと、上記第１のトランジスタに直列に接続されて上記第２のトランジスタの導通状態に応じて上記第１のトランジスタの導通状態を制御する第３のトランジスタとを有する制御回路と、
を有し、
上記第２のトランジスタの導通状態に応答して上記第２の電流供給素子の上記電流供給端子への電流供給がオン・オフ制御される電源回路。 - バイアス電圧を出力するバイアス回路を更に有し、
上記バイアス電圧が上記第１の電流供給素子を構成するトランジスタの制御端子に印加され、上記バイアス電圧に応じて上記第１の電流供給素子が上記電流供給端子に電流を供給する請求項１に記載の電源回路。 - 上記バイアス回路が上記第１の電流供給素子とカレントミラー回路を構成する第４のトランジスタを有し、
上記制御回路が、上記第４のトランジスタとカレントミラー回路を構成し、上記第２のトランジスタに対して電流を供給する第５のトランジスタを更に有する請求項２に記載の電源回路。 - 上記複数のダイオード回路がそれぞれＭＯＳトランジスタで構成され、
上記複数のＭＯＳトランジスタが、
ソース端子が上記電流供給端子に接続され、ゲート端子とドレイン端子とが互いに接続された第１のＰＭＯＳトランジスタと、
ゲート端子とドレイン端子とが上記第１のＰＭＯＳトランジスタのドレイン端子に接続された第１のＮＭＯＳトランジスタと、
ゲート端子とドレイン端子とが上記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が上記第２の電源電圧供給ラインに接続された第２のＮＭＯＳトランジスタと、
を有する請求項１乃至３の何れかに記載の電源回路。 - 上記第１のＰＭＯＳトランジスタのバックゲート端子が上記電流供給端子に接続され、上記第１及び第２のＮＭＯＳトランジスタのバックゲート端子が上記第２の電源電圧供給ラインに接続されている請求項４に記載の電源回路。
- 上記第２のトランジスタがＮＭＯＳトランジスタで構成され、上記第２のトランジスタのゲート端子が上記第３のＮＭＯＳトランジスタのゲート端子に接続され、上記第２のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている請求項４又は５に記載の電源回路。
- 上記第３のトランジスタがＮＭＯＳトランジスタで構成され、上記第３のトランジスタのゲート端子が上記第２のトランジスタのドレイン端子に接続され、上記第３のトランジスタのソース端子が上記第２の電源電圧供給ラインに接続されている請求項６に記載の電 源回路。
- 上記第１のトランジスタがＰＭＯＳトランジスタで構成され、上記第１のトランジスタのソース端子が上記第１の電源電圧供給ラインに接続され、上記第１のトランジスタのゲート端子及びドレイン端子が上記第３のトランジスタのドレイン端子に接続されている請求項７に記載の電源回路。
- 上記第１の電流供給素子及び上記第５のトランジスタがＰＭＯＳトランジスタで構成され、上記第１の電流供給素子のゲート端子と上記第５のトランジスタのゲート端子とが接続されている請求項８に記載の電源回路。
- 上記第４のトランジスタがＰＭＯＳトランジスタで構成され、上記第４のトランジスタのゲート端子とドレイン端子とが上記第５のトランジスタのゲート端子に接続されている請求項９に記載の電源回路。
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