JP5318676B2 - 半導体装置 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる電圧生成回路のブロック図を図1に示す。図1に示すように、実施の形態1にかかる電圧生成回路は、第1の電源(例えば電源VCC)と接地電源とに基づき第2の電源を生成する電圧生成回路である。実施の形態1にかかる電圧生成回路は、分圧回路10、比較器1、オシレータ2、クロックバッファ3、負電圧チャージポンプ4を有する。ここで、本実施の形態では、比較器1、オシレータ2、クロックバッファ3、及び負電圧チャージポンプ4により電圧制御回路が構成されるものとする。電圧制御回路は、分圧回路10が出力する分圧電圧VDIVに基づき第2の電源(例えば負電圧VNEG)の電圧値を分圧回路に内蔵される抵抗素子の抵抗比と電源VCCとにより決定される目標電圧に制御する。
VNEG=−(R2a/R1)×VCC・・・(1)
実施の形態2では、分圧回路10の変形例となる分圧回路20について説明する。分圧回路20の回路図を図6に示す。図6に示すように、分圧回路20では、電流制御回路12に代えて電流制御回路22を有する。
実施の形態3では、分圧回路10の変形例となる分圧回路30について説明する。分圧回路30の回路図を図8に示す。図8に示すように、分圧回路30では、電流制御回路12に代えて電流制御回路32を有する。
実施の形態4では、実施の形態2にかかる分圧回路20に実施の形態3にかかる分圧回路30の抵抗R41及び抵抗R42を適用した分圧回路40について説明する。実施の形態4にかかる分圧回路40の回路図を図11に示す。図11に示すように、分圧回路40の電流制御回路42では、電流制御回路22の抵抗R4に代えて、抵抗R41が用いられる。また、電流制御回路42では、第3のトランジスタN3と抵抗R41との間に抵抗R42が設けられる。そして、差動増幅器OPの反転入力端子には、抵抗R41と抵抗R42との接続点から第1の電源検出電圧V21が出力される。
実施の形態5にかかる分圧回路50の回路図を図13に示す。実施の形態5では、実施の形態1の分圧電圧生成回路11の変形例となる分圧電圧生成回路51について説明する。分圧電圧生成回路51は、分圧電圧生成回路11の抵抗R2を削減したものである。
実施の形態6にかかる分圧回路60の回路図を図14に示す。実施の形態6では、実施の形態1の分圧電圧生成回路11の変形例となる分圧電圧生成回路61について説明する。分圧電圧生成回路61は、分圧電圧生成回路11の第1のトランジスタN1と抵抗R2とを直列に接続したものである。
P1 PMOSトランジスタ
OP 差動増幅器
R1〜R6、R41、R42 抵抗
V1 電流制御電圧
V2 電源検出電圧
VDIV 分圧電圧
VNEG 負電圧
1 比較器
2 オシレータ
3 クロックバッファ
4 負電圧チャージポンプ
4 負電圧チャージポンプ
10、20、30、40、50、60 分圧回路
11、51、61 分圧電圧生成回路
12、22、32、42 電流制御回路
Claims (1)
- 第1の電源と第2の電源との間に直列に接続される第1の抵抗素子と第1のトランジスタとを備え、前記第1のトランジスタに流れる第1の電流の大きさに応じて設定される前記第1の抵抗素子と前記第1のトランジスタとの抵抗比に基づき前記第1の電源の電圧と前記第2の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第1のトランジスタとミラー接続され、第1の端子から第2の端子に流れる制御電流により前記第1の電流の大きさを決定する第2のトランジスタを有し、前記第1の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
を有する半導体装置。
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