JP3361605B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3361605B2 JP3361605B2 JP04353294A JP4353294A JP3361605B2 JP 3361605 B2 JP3361605 B2 JP 3361605B2 JP 04353294 A JP04353294 A JP 04353294A JP 4353294 A JP4353294 A JP 4353294A JP 3361605 B2 JP3361605 B2 JP 3361605B2
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Description
【０００１】
【産業上の利用分野】本発明は、電圧変換回路、さらに
は入力電圧に対して所定の比例関係を持つ電圧を出力す
る電圧変換回路に適用して有効な技術に関するものであ
って、とくに半導体集積回路装置上にて基準電圧発生回
路や基準時間発生回路に基準電圧を与えるのに利用して
有効な技術に関するものである。
は入力電圧に対して所定の比例関係を持つ電圧を出力す
る電圧変換回路に適用して有効な技術に関するものであ
って、とくに半導体集積回路装置上にて基準電圧発生回
路や基準時間発生回路に基準電圧を与えるのに利用して
有効な技術に関するものである。
【０００２】
【従来の技術】入力電圧に対して所定の比例関係を持つ
電圧を出力する電圧変換回路は、たとえばＤＲＡＭ（ダ
イナミックメモリー）におけるＲＣ時定数方式のセルフ
・リフレッシュタイマー、積分型のＡＤＣ（アナログ・
デジタル変換器）における積分基準時間の発生などに利
用される。
電圧を出力する電圧変換回路は、たとえばＤＲＡＭ（ダ
イナミックメモリー）におけるＲＣ時定数方式のセルフ
・リフレッシュタイマー、積分型のＡＤＣ（アナログ・
デジタル変換器）における積分基準時間の発生などに利
用される。
【０００３】従来、電圧変換回路としては、図４に示す
ように、演算増幅器１の出力をトランジスタＱ１のバッ
ファ（ソースフォロワ）を介して取り出すとともに、抵
抗素子Ｒ１，Ｒ２による負帰還をかけることにより、入
力端子Ｖｉｎに与えられる電圧Ｖ１に対して所定の比例
関係を持つ電圧Ｖ２を出力端子Ｖｏｕｔから得るように
したものが使用されていた。
ように、演算増幅器１の出力をトランジスタＱ１のバッ
ファ（ソースフォロワ）を介して取り出すとともに、抵
抗素子Ｒ１，Ｒ２による負帰還をかけることにより、入
力端子Ｖｉｎに与えられる電圧Ｖ１に対して所定の比例
関係を持つ電圧Ｖ２を出力端子Ｖｏｕｔから得るように
したものが使用されていた。
【０００４】この場合、入力電圧Ｖ１と出力電圧Ｖ２の
関係は、演算増幅器１のダイナミックレンジの範囲内
で、抵抗素子Ｒ１，Ｒ２の抵抗比により任意に定めるこ
とができる（たとえば、ＣＱ出版社発行「実用電子回路
ハンドブック」（１９７２年）４６０ページ参照）。
関係は、演算増幅器１のダイナミックレンジの範囲内
で、抵抗素子Ｒ１，Ｒ２の抵抗比により任意に定めるこ
とができる（たとえば、ＣＱ出版社発行「実用電子回路
ハンドブック」（１９７２年）４６０ページ参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００６】すなわち、上述した電圧変換回路では、そ
の消費電流を低減させるために、抵抗素子Ｒ１，Ｒ２の
抵抗値はできるだけ高くすることが望まれる。
の消費電流を低減させるために、抵抗素子Ｒ１，Ｒ２の
抵抗値はできるだけ高くすることが望まれる。
【０００７】一方、上述した電圧変換回路を半導体集積
回路装置上に形成する場合、上記抵抗素子Ｒ１およびＲ
２は薄膜抵抗素子等が用いられるが、低消費電流化のた
めに上記抵抗素子Ｒ１，Ｒ２の抵抗値を高くすると、そ
れに応じて抵抗素子Ｒ１，Ｒ２の面積サイズが増大し、
この面積サイズの増大に伴って抵抗素子Ｒ１，Ｒ２の寄
生容量Ｃｓが増大してしまう。この寄生容量Ｃｓの増大
は、負帰還の動作を不安定にして回路の発振をまねくト
ラブル原因となる。
回路装置上に形成する場合、上記抵抗素子Ｒ１およびＲ
２は薄膜抵抗素子等が用いられるが、低消費電流化のた
めに上記抵抗素子Ｒ１，Ｒ２の抵抗値を高くすると、そ
れに応じて抵抗素子Ｒ１，Ｒ２の面積サイズが増大し、
この面積サイズの増大に伴って抵抗素子Ｒ１，Ｒ２の寄
生容量Ｃｓが増大してしまう。この寄生容量Ｃｓの増大
は、負帰還の動作を不安定にして回路の発振をまねくト
ラブル原因となる。
【０００８】そこで、従来においては、図４に示すよう
に、上記発振を防止するために、出力端子Ｖｏｕｔに大
きな容量値の容量素子Ｃ１を付加する安定化対策が必要
であった。
に、上記発振を防止するために、出力端子Ｖｏｕｔに大
きな容量値の容量素子Ｃ１を付加する安定化対策が必要
であった。
【０００９】しかし、大容量の容量素子Ｃ１を付加する
ことで回路の応答は遅くなり、半導体集積回路装置化し
た場合には、その容量素子Ｃ１を形成するために大きな
レイアウト面積が必要になる、といった問題が生じる。
ことで回路の応答は遅くなり、半導体集積回路装置化し
た場合には、その容量素子Ｃ１を形成するために大きな
レイアウト面積が必要になる、といった問題が生じる。
【００１０】本発明の目的は、応答を遅くすることな
く、かつ半導体集積回路装置上でのレイアウト面積を増
大させることなく、電圧変換回路の低消費電流化を可能
にする、という技術を提供することにある。
く、かつ半導体集積回路装置上でのレイアウト面積を増
大させることなく、電圧変換回路の低消費電流化を可能
にする、という技術を提供することにある。
【００１１】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】すなわち、入力電圧を第１の抵抗素子に印
加させるとともに、この第１の抵抗素子に流れる電流に
対して一定の比例関係をもつ電流をカレントミラーによ
って第２の抵抗素子に流し、この第２の抵抗素子に発生
する電圧を変換出力として取り出す、というものであ
る。
加させるとともに、この第１の抵抗素子に流れる電流に
対して一定の比例関係をもつ電流をカレントミラーによ
って第２の抵抗素子に流し、この第２の抵抗素子に発生
する電圧を変換出力として取り出す、というものであ
る。
【００１４】
【作用】上述した手段によれば、負帰還動作に依存しな
い安定な動作の下で電圧変換を行なわせることができ
る。
い安定な動作の下で電圧変換を行なわせることができ
る。
【００１５】これにより、出力端子に大きな容量値を持
つ容量素子Ｃ１を付加させることなく、かつ応答を遅く
することなく、しかも半導体集積回路装置上でのレイア
ウト面積を増大させることなく、電圧変換回路の低消費
電流化を可能にする、という目的が達成される。
つ容量素子Ｃ１を付加させることなく、かつ応答を遅く
することなく、しかも半導体集積回路装置上でのレイア
ウト面積を増大させることなく、電圧変換回路の低消費
電流化を可能にする、という目的が達成される。
【００１６】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１７】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１８】図１は本発明の技術が適用された電圧変換
回路の一実施例を示したものであって、Ｑ１，Ｑ４，Ｑ
６，Ｑ８はｐチャンネルＭＯＳトランジスタ、Ｑ２，Ｑ
３，Ｑ５，Ｑ７はｎチャンネルＭＯＳトランジスタ、Ｒ
１は第１の抵抗素子、Ｒ２は第２の抵抗素子、Ｖｉｎは
入力電圧Ｖ１が与えられる入力端子、Ｖｏｕｔは出力電
圧Ｖ２が取り出される出力端子、Ｖｃｃは正側電源電
位、Ｖｓｓは負側電源電位である。
回路の一実施例を示したものであって、Ｑ１，Ｑ４，Ｑ
６，Ｑ８はｐチャンネルＭＯＳトランジスタ、Ｑ２，Ｑ
３，Ｑ５，Ｑ７はｎチャンネルＭＯＳトランジスタ、Ｒ
１は第１の抵抗素子、Ｒ２は第２の抵抗素子、Ｖｉｎは
入力電圧Ｖ１が与えられる入力端子、Ｖｏｕｔは出力電
圧Ｖ２が取り出される出力端子、Ｖｃｃは正側電源電
位、Ｖｓｓは負側電源電位である。
【００１９】ｐチャンネルＭＯＳトランジスタＱ１，Ｑ
４，Ｑ６，Ｑ８は、各ソースがそれぞれ正側電源電位Ｖ
ｃｃに接続されることにより、正側電源電位Ｖｃｃを基
準にして動作する。また、ｎチャンネルＭＯＳトランジ
スタＱ３，Ｑ７は、各ソースがそれぞれ負側電源電位Ｖ
ｓｓに接続されることにより、負側電源電位Ｖｓｓを基
準にして動作する。
４，Ｑ６，Ｑ８は、各ソースがそれぞれ正側電源電位Ｖ
ｃｃに接続されることにより、正側電源電位Ｖｃｃを基
準にして動作する。また、ｎチャンネルＭＯＳトランジ
スタＱ３，Ｑ７は、各ソースがそれぞれ負側電源電位Ｖ
ｓｓに接続されることにより、負側電源電位Ｖｓｓを基
準にして動作する。
【００２０】トランジスタＱ１，Ｑ２，Ｑ３は電源電位
Ｖｃｃ−Ｖｓｓ間で直列に接続されて第１の電流経路
（Ｉ１）を形成する。トランジスタＱ４，Ｑ５と第１の
抵抗素子Ｒ１は電源電位Ｖｃｃ−Ｖｓｓ間で直列接続さ
れて第２の電流経路（Ｉ２）を形成する。トランジスタ
Ｑ６とＱ７は電源電位Ｖｃｃ−Ｖｓｓ間で直列接続され
て第３の電流経路（Ｉ３）を形成する。トランジスタＱ
８と第２の抵抗素子Ｒ２は電源電位Ｖｃｃ−Ｖｓｓ間で
直列接続されて第４の電流経路（Ｉ４）を形成する。
Ｖｃｃ−Ｖｓｓ間で直列に接続されて第１の電流経路
（Ｉ１）を形成する。トランジスタＱ４，Ｑ５と第１の
抵抗素子Ｒ１は電源電位Ｖｃｃ−Ｖｓｓ間で直列接続さ
れて第２の電流経路（Ｉ２）を形成する。トランジスタ
Ｑ６とＱ７は電源電位Ｖｃｃ−Ｖｓｓ間で直列接続され
て第３の電流経路（Ｉ３）を形成する。トランジスタＱ
８と第２の抵抗素子Ｒ２は電源電位Ｖｃｃ−Ｖｓｓ間で
直列接続されて第４の電流経路（Ｉ４）を形成する。
【００２１】トランジスタＱ１，Ｑ４，Ｑ６，Ｑ８は、
Ｑ４に流れる電流Ｉ２を所定のミラー比でＱ１，Ｑ６，
Ｑ８に転写するカレントミラーを形成する。トランジス
タＱ７，Ｑ３は、Ｑ７に流れる電流を所定のミラー比で
Ｑ３に転写するカレントミラーを形成する。
Ｑ４に流れる電流Ｉ２を所定のミラー比でＱ１，Ｑ６，
Ｑ８に転写するカレントミラーを形成する。トランジス
タＱ７，Ｑ３は、Ｑ７に流れる電流を所定のミラー比で
Ｑ３に転写するカレントミラーを形成する。
【００２２】第１の電流経路（Ｉ１）内のトランジスタ
Ｑ２はドレインとゲートが共通接続され、この共通接続
されたドレイン・ソースがトランジスタＱ５のゲートに
接続されている。
Ｑ２はドレインとゲートが共通接続され、この共通接続
されたドレイン・ソースがトランジスタＱ５のゲートに
接続されている。
【００２３】トランジスタＱ４とＱ１、Ｑ４とＱ６、Ｑ
７とＱ３、Ｑ２とＱ５は、それぞれに同じ電流がカレン
トミラーによって転写されるように、それぞれのチャン
ネル幅／長比（Ｗ／Ｌ）が設定されている。すなわち、
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７の各チャン
ネル幅／長比（Ｗ／Ｌ）をそれぞれＷ１／Ｌ１，Ｗ２／
Ｌ２，Ｗ３／Ｌ３，Ｗ４／Ｌ４，Ｗ５／Ｌ５，Ｗ６／Ｌ
６，Ｗ７／Ｌ７とした場合、Ｗ４／Ｌ４＝Ｗ１／Ｌ１＝
Ｗ６／Ｌ６、Ｗ７／Ｌ７＝Ｗ３／Ｌ３、Ｗ２／Ｌ２＝Ｗ
５／Ｌ５となるように設定されている。
７とＱ３、Ｑ２とＱ５は、それぞれに同じ電流がカレン
トミラーによって転写されるように、それぞれのチャン
ネル幅／長比（Ｗ／Ｌ）が設定されている。すなわち、
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７の各チャン
ネル幅／長比（Ｗ／Ｌ）をそれぞれＷ１／Ｌ１，Ｗ２／
Ｌ２，Ｗ３／Ｌ３，Ｗ４／Ｌ４，Ｗ５／Ｌ５，Ｗ６／Ｌ
６，Ｗ７／Ｌ７とした場合、Ｗ４／Ｌ４＝Ｗ１／Ｌ１＝
Ｗ６／Ｌ６、Ｗ７／Ｌ７＝Ｗ３／Ｌ３、Ｗ２／Ｌ２＝Ｗ
５／Ｌ５となるように設定されている。
【００２４】入力端子Ｖｉｎは、第１の電流経路（Ｉ
１）内のトランジスタＱ２のソースと負側電源電位Ｖｓ
ｓの間に接続されている。出力端子Ｖｏｕｔは、第４の
電流経路（Ｉ４）内の第２の抵抗素子Ｒ２と負側電源電
位Ｖｓｓの間に接続されている。
１）内のトランジスタＱ２のソースと負側電源電位Ｖｓ
ｓの間に接続されている。出力端子Ｖｏｕｔは、第４の
電流経路（Ｉ４）内の第２の抵抗素子Ｒ２と負側電源電
位Ｖｓｓの間に接続されている。
【００２５】次に、動作について説明する。
【００２６】図１において、第２の電流経路（Ｉ２）内
に接続された第１の抵抗素子Ｒ１には、トランジスタＱ
４とＱ５を通して第２の電流Ｉ２が流れる。この第２の
電流Ｉ２は、カレントミラーによって第１，第３，第４
の各電流経路（Ｉ１，Ｉ３，Ｉ４）のトランジスタＱ
１，Ｑ３，Ｑ４にそれぞれ１：１の比でミラー転写され
る。第３の電流経路（Ｉ３）にミラー転写された電流Ｉ
３は、その第３の電流経路（Ｉ３）内のトランジスタＱ
７から第１の電流経路（Ｉ１）内のトランジスタＱ３に
１：１の比でミラー転写される。これにより、第１，第
２，第３の各の電流経路にそれぞれに流れる電流Ｉ１，
Ｉ２，Ｉ３は、上述したカレントミラーのループによっ
て、互いに同じになるように定電流制御される。
に接続された第１の抵抗素子Ｒ１には、トランジスタＱ
４とＱ５を通して第２の電流Ｉ２が流れる。この第２の
電流Ｉ２は、カレントミラーによって第１，第３，第４
の各電流経路（Ｉ１，Ｉ３，Ｉ４）のトランジスタＱ
１，Ｑ３，Ｑ４にそれぞれ１：１の比でミラー転写され
る。第３の電流経路（Ｉ３）にミラー転写された電流Ｉ
３は、その第３の電流経路（Ｉ３）内のトランジスタＱ
７から第１の電流経路（Ｉ１）内のトランジスタＱ３に
１：１の比でミラー転写される。これにより、第１，第
２，第３の各の電流経路にそれぞれに流れる電流Ｉ１，
Ｉ２，Ｉ３は、上述したカレントミラーのループによっ
て、互いに同じになるように定電流制御される。
【００２７】さらに、第１の電流経路（Ｉ１）に着目す
ると、トランジスタＱ１とＱ３が上記カレントループに
よって互いに同じ電流Ｉ１を流すように定電流制御され
ることにより、そのトランジスタＱ１とＱ３の間に接続
されたトランジスタＱ２のソース電位は不定となる。つ
まり、Ｑ２のソース電位が変化しても、その変化にかか
わらず、Ｑ１，Ｑ２は上記カレントミラーループによっ
て互いに同じ電流Ｉ１を流すように動作する。したがっ
て、そのＱ２のソースに入力端子Ｖｉｎを接続して入力
電圧Ｖ１を与えると、そのＱ２のソース電位は入力電圧
Ｖ１に追従するようになる。
ると、トランジスタＱ１とＱ３が上記カレントループに
よって互いに同じ電流Ｉ１を流すように定電流制御され
ることにより、そのトランジスタＱ１とＱ３の間に接続
されたトランジスタＱ２のソース電位は不定となる。つ
まり、Ｑ２のソース電位が変化しても、その変化にかか
わらず、Ｑ１，Ｑ２は上記カレントミラーループによっ
て互いに同じ電流Ｉ１を流すように動作する。したがっ
て、そのＱ２のソースに入力端子Ｖｉｎを接続して入力
電圧Ｖ１を与えると、そのＱ２のソース電位は入力電圧
Ｖ１に追従するようになる。
【００２８】ここで、トランジスタＱ２のドレインとゲ
ートは共通接続されて第２の電流経路（Ｉ２）内のトラ
ンジスタＱ５のゲートに接続されているため、Ｑ２とＱ
５のチャンネル幅／長比が同じならば（Ｗ２／Ｌ２：Ｗ
５／Ｌ５＝１：１）、Ｑ５のソース電位はＱ２のソース
電位すなわち入力電圧Ｖ１に追従する。この結果、第１
の抵抗素子Ｒ１には入力電圧Ｖ１が印加されるようにな
り、その第１の抵抗素子Ｒ１には、 Ｉ２＝Ｖ１／Ｒ１ なる電流が流れるようになる。つまり、第２の電流経路
（Ｉ２）には入力電圧Ｖ１と第１の抵抗素子Ｒ１の抵抗
値によって決まる電流Ｉ２（Ｉ２＝Ｖ１／Ｒ１）が流れ
る。そして、この第２の電流経路（Ｉ２）に流れる電流
Ｉ２が、トランジスタＱ４からＱ８へミラー転写されて
第２の抵抗素子Ｒ２に流れるようになる。このとき、第
１の抵抗素子Ｒ１に流れる電流Ｉ２と第２の抵抗素子Ｒ
２に流れる電流Ｉ４の関係は、トランジスタＱ４とＱ８
のチャンネル幅／長比Ｗ４／Ｌ４とＷ８／Ｌ８によっ
て、次のようになる。
ートは共通接続されて第２の電流経路（Ｉ２）内のトラ
ンジスタＱ５のゲートに接続されているため、Ｑ２とＱ
５のチャンネル幅／長比が同じならば（Ｗ２／Ｌ２：Ｗ
５／Ｌ５＝１：１）、Ｑ５のソース電位はＱ２のソース
電位すなわち入力電圧Ｖ１に追従する。この結果、第１
の抵抗素子Ｒ１には入力電圧Ｖ１が印加されるようにな
り、その第１の抵抗素子Ｒ１には、 Ｉ２＝Ｖ１／Ｒ１ なる電流が流れるようになる。つまり、第２の電流経路
（Ｉ２）には入力電圧Ｖ１と第１の抵抗素子Ｒ１の抵抗
値によって決まる電流Ｉ２（Ｉ２＝Ｖ１／Ｒ１）が流れ
る。そして、この第２の電流経路（Ｉ２）に流れる電流
Ｉ２が、トランジスタＱ４からＱ８へミラー転写されて
第２の抵抗素子Ｒ２に流れるようになる。このとき、第
１の抵抗素子Ｒ１に流れる電流Ｉ２と第２の抵抗素子Ｒ
２に流れる電流Ｉ４の関係は、トランジスタＱ４とＱ８
のチャンネル幅／長比Ｗ４／Ｌ４とＷ８／Ｌ８によっ
て、次のようになる。
【００２９】Ｗ４／Ｌ４：Ｗ８／Ｌ８＝Ｉ２：Ｉ４
したがって、第２の抵抗素子Ｒ２の両端に接続された出
力端子Ｖｏｕｔからは、 Ｖ２＝Ｖ１×（（Ｗ８／Ｌ８）／（Ｗ４／Ｌ４））×Ｒ
２／Ｒ１ の関係をもつ出力電圧Ｖ２が得られる。すなわち、入力
電圧Ｖ１は、トランジスタＱ４，Ｑ８のチャンネル幅／
長比Ｗ４／Ｌ４，Ｗ８／Ｌ８と第１，第２の抵抗素子Ｒ
１，Ｒ２の抵抗値によって任意に設定される関係で電圧
変換される。
力端子Ｖｏｕｔからは、 Ｖ２＝Ｖ１×（（Ｗ８／Ｌ８）／（Ｗ４／Ｌ４））×Ｒ
２／Ｒ１ の関係をもつ出力電圧Ｖ２が得られる。すなわち、入力
電圧Ｖ１は、トランジスタＱ４，Ｑ８のチャンネル幅／
長比Ｗ４／Ｌ４，Ｗ８／Ｌ８と第１，第２の抵抗素子Ｒ
１，Ｒ２の抵抗値によって任意に設定される関係で電圧
変換される。
【００３０】以上のように、入力電圧Ｖ１を第１の抵抗
素子Ｒ１に印加させるとともに、この第１の抵抗素子Ｒ
１に流れる電流Ｉ２に対して一定の比例関係をもつ電流
Ｉ４をカレントミラーによって第２の抵抗素子Ｒ２に流
し、この第２の抵抗素子Ｒ２に発生する電圧Ｖ２を変換
出力として取り出すことにより、負帰還動作に依存しな
い安定な動作の下で電圧変換を行なわせることができ
る。
素子Ｒ１に印加させるとともに、この第１の抵抗素子Ｒ
１に流れる電流Ｉ２に対して一定の比例関係をもつ電流
Ｉ４をカレントミラーによって第２の抵抗素子Ｒ２に流
し、この第２の抵抗素子Ｒ２に発生する電圧Ｖ２を変換
出力として取り出すことにより、負帰還動作に依存しな
い安定な動作の下で電圧変換を行なわせることができ
る。
【００３１】これにより、出力端子Ｖｏｕｔに大きな容
量値を持つ容量素子Ｃ１を付加することなく、かつ応答
を遅くすることなく、しかも半導体集積回路装置上での
レイアウト面積を増大させることもなく、電圧変換回路
の低消費電流化を行なうことができる。
量値を持つ容量素子Ｃ１を付加することなく、かつ応答
を遅くすることなく、しかも半導体集積回路装置上での
レイアウト面積を増大させることもなく、電圧変換回路
の低消費電流化を行なうことができる。
【００３２】さらに、入力電圧Ｖ１が与えられる入力端
子Ｖｉｎは、互いに同じ電流Ｉ１を流すように定電流制
御される２つのトランジスタＱ１とＱ２の間に挟まれて
いることにより、その入力端子Ｖｉｎに対する電流の出
入りはほとんどなく、これによりその入力端子Ｖｉｎは
等価的に高インピーダンスを保つことができる。
子Ｖｉｎは、互いに同じ電流Ｉ１を流すように定電流制
御される２つのトランジスタＱ１とＱ２の間に挟まれて
いることにより、その入力端子Ｖｉｎに対する電流の出
入りはほとんどなく、これによりその入力端子Ｖｉｎは
等価的に高インピーダンスを保つことができる。
【００３３】図２は本発明の第２の実施例を示したもの
であって、この実施例では、カレントミラーループによ
って互いに同じ電流Ｉ２を流すように定電流制御される
２つのトランジスタＱ４とＱ５の間に第１の抵抗素子Ｒ
１が接続されている。これとともに、第１の抵抗素子Ｒ
１とトランジスタＱ５の接続点と、カレントミラーによ
って上記電流Ｉ２と等価の電流Ｉ１が通電される２つの
トランジスタＱ１，Ｑ２の接続点との間に入力電圧Ｖ１
を与えることにより、第１の抵抗素子Ｒ１の両端に入力
電圧Ｖ１を印加させるようにしてある。
であって、この実施例では、カレントミラーループによ
って互いに同じ電流Ｉ２を流すように定電流制御される
２つのトランジスタＱ４とＱ５の間に第１の抵抗素子Ｒ
１が接続されている。これとともに、第１の抵抗素子Ｒ
１とトランジスタＱ５の接続点と、カレントミラーによ
って上記電流Ｉ２と等価の電流Ｉ１が通電される２つの
トランジスタＱ１，Ｑ２の接続点との間に入力電圧Ｖ１
を与えることにより、第１の抵抗素子Ｒ１の両端に入力
電圧Ｖ１を印加させるようにしてある。
【００３４】図３は本発明の第３の実施例を示したもの
であって、この実施例では、第１の抵抗素子Ｒ１に流れ
る電流Ｉ２を、負側電源電位Ｖｓｓを基準にして動作す
るｎチャンネルＭＯＳトランジスタＱ９にミラー転写し
て第２の抵抗素子Ｒ２に通電させるようにしてある。こ
れにより、正側電源電位Ｖｃｃを基準にした出力電圧Ｖ
２を得ることができる。
であって、この実施例では、第１の抵抗素子Ｒ１に流れ
る電流Ｉ２を、負側電源電位Ｖｓｓを基準にして動作す
るｎチャンネルＭＯＳトランジスタＱ９にミラー転写し
て第２の抵抗素子Ｒ２に通電させるようにしてある。こ
れにより、正側電源電位Ｖｃｃを基準にした出力電圧Ｖ
２を得ることができる。
【００３５】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
Ｖｃｃを負電圧（Ｖｓｓを正電圧、もしくは０）とし
て、ＰチャンネルＭＯＳトランジスタとｎチャンネルＭ
ＯＳトランジスタを入れ換えてもよい。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
Ｖｃｃを負電圧（Ｖｓｓを正電圧、もしくは０）とし
て、ＰチャンネルＭＯＳトランジスタとｎチャンネルＭ
ＯＳトランジスタを入れ換えてもよい。
【００３６】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である電圧
変換回路に適用した場合について説明したが、それに限
定されるものではなく、たとえば電圧増幅器にも適用で
きる。
てなされた発明をその背景となった利用分野である電圧
変換回路に適用した場合について説明したが、それに限
定されるものではなく、たとえば電圧増幅器にも適用で
きる。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００３８】すなわち、応答を遅くすることなく、しか
も半導体集積回路装置上でのレイアウト面積を増大させ
ることなく、電圧変換回路の低消費電流化を行なうこと
ができる、という効果が得られる。
も半導体集積回路装置上でのレイアウト面積を増大させ
ることなく、電圧変換回路の低消費電流化を行なうこと
ができる、という効果が得られる。
【図１】本発明の技術が適用された電圧変換回路の第１
の実施例を示す回路図
の実施例を示す回路図
【図２】本発明の第２の実施例を示す回路図
【図３】本発明の第３の実施例を示す回路図
【図４】従来の電圧変換回路の構成例を示す回路図
Ｑ１，Ｑ４，Ｑ６，Ｑ８ ｐチャンネルＭＯＳトランジ
スタ Ｑ２，Ｑ３，Ｑ５，Ｑ７ ｎチャンネルＭＯＳトランジ
スタ Ｒ１ 第１の抵抗素子 Ｒ２ 第２の抵抗素子 Ｖｉｎ 入力端子 Ｖ１ 入力電圧 Ｖｏｕｔ 出力端子 Ｖ２ 出力電圧 Ｖｃｃ 正側電源電位 Ｖｓｓ 負側電源電位
スタ Ｑ２，Ｑ３，Ｑ５，Ｑ７ ｎチャンネルＭＯＳトランジ
スタ Ｒ１ 第１の抵抗素子 Ｒ２ 第２の抵抗素子 Ｖｉｎ 入力端子 Ｖ１ 入力電圧 Ｖｏｕｔ 出力端子 Ｖ２ 出力電圧 Ｖｃｃ 正側電源電位 Ｖｓｓ 負側電源電位
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(56)参考文献 特開 平５−226945（ＪＰ，Ａ)
特開 平２−33208（ＪＰ，Ａ)
特開 昭62−254218（ＪＰ，Ａ)
特開 平３−164916（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
G05F 3/26
Claims (5)
- 【請求項１】第１電源電位と第２電源電位を動作電位と
し、入力端子に与えられる電圧を変換して出力端子に出
力する電圧変換回路を有し、 上記電圧変換回路は、入力電圧に対応する電圧が印加さ
れる第１抵抗手段と、前記第１抵抗手段を流れる電流に
対して一定の比例関係をもつ電流を第２抵抗手段に流す
カレントミラーとを有し、前記第２抵抗手段に発生する
電圧を変換出力として取り出し、負帰還をかけないこと
を特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、 前記第１抵抗手段に流れる電流を、カレントミラーによ
り入力に対して帰還し、高入力インピーダンスとするこ
とを特徴とする半導体集積回路装置。 - 【請求項３】第１電圧の間で振幅する第１信号が入力さ
れる第１入力ノードと、第２入力ノードと、第１出力ノ
ードとを有する入力回路と、 第１電位と第２電位との間に設けられた電流経路に含ま
れる第１抵抗手段と、前記第１出力ノードに接続される
第３入力ノードと、前記第２入力ノードに接続される第
２出力ノードとを有するバイアス回路と、 前記第２出力ノードに接続される第４入力ノードと、前
記第１信号に対応する第２信号を出力するための第３出
力ノードと、前記第３出力ノードにその一端が接続され
る第２抵抗手段と有する出力回路とを具備し、前記出力回路と前記入力回路との間に負帰還はかけられ
ておらず、 前記バイアス回路と前記出力回路は、カレントミラー回
路を形成することを特徴とする半導体集積回路装置。 - 【請求項４】請求項３において、 前記第２出力ノードに接続される第５入力ノードと、第
４出力ノードと有する第１回路を更に具備し、 前記入力回路は、前記第４出力ノードに接続される第６
入力ノードを更に具備することを特徴とする半導体集積
回路装置。 - 【請求項５】請求項４において、前記出力回路には容量素子は付加されず、 前記入力回路は、前記第１電位と前記第２電位の間に直
列に接続された第１、第２及び第３ＭＯＳトランジスタ
を更に有し、 前記バイアス回路は、前記第１電位と前記第１抵抗手段
の一端に直列に接続された第４及び第５ＭＯＳトランジ
スタを更に有し、 前記第１回路は、前記第１電位と前記第２電位の間に直
列に接続された第６及び第７ＭＯＳトランジスタを更に
有し、 前記出力回路は、前記第１電位と前記第3出力ノードに
結合されたソース・ドレイン経路を持つ第８ＭＯＳトラ
ンジスタを更に有し、 前記第１抵抗手段の他の一端は、前記第２電位に接続さ
れ、 前記第２抵抗手段の他の一端は、前記第２電位に接続さ
れ、 前記第１入力ノードは、前記第２ＭＯＳトランジスタと
前記第３ＭＯＳトランジスタとの結合ノードに接続さ
れ、 前記第２入力ノードは、前記第１ＭＯＳトランジスタの
ゲートに接続され、 前記第３入力ノードは、前記第５ＭＯＳトランジスタの
ゲートに接続され、 前記第４入力ノードは、前記第８ＭＯＳトランジスタの
ゲートに接続され、 前記第５入力ノードは、前記第６ＭＯＳトランジスタの
ゲートに接続され、 前記第６入力ノードは、前記第３ＭＯＳトランジスタの
ゲートに接続され、 前記第１出力ノードは、前記第１ＭＯＳトランジスタと
前記第２ＭＯＳトランジスタとの結合ノード及び前記第
２ＭＯＳトランジスタのゲートに接続され、 前記第２出力ノードは、前記第４ＭＯＳトランジスタと
前記第５ＭＯＳトランジスタとの結合ノード及び前記第
４ＭＯＳトランジスタのゲートに接続され、 前記第３出力ノードは、前記第８ＭＯＳトランジスタと
前記第２抵抗手段との結合ノードに接続され、 前記第４出力ノードは、前記第６ＭＯＳトランジスタと
前記第７ＭＯＳトランジスタとの結合ノード及び前記第
７ＭＯＳトランジスタのゲートに接続されることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04353294A JP3361605B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04353294A JP3361605B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254826A JPH07254826A (ja) | 1995-10-03 |
| JP3361605B2 true JP3361605B2 (ja) | 2003-01-07 |
Family
ID=12666362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04353294A Expired - Lifetime JP3361605B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361605B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532721B2 (ja) * | 1996-12-19 | 2004-05-31 | 株式会社東芝 | 定電圧発生回路 |
| JP5318676B2 (ja) * | 2009-06-25 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62254218A (ja) * | 1986-04-28 | 1987-11-06 | Matsushita Electric Ind Co Ltd | 定電流回路 |
| JPH0233208A (ja) * | 1988-07-22 | 1990-02-02 | Yokogawa Electric Corp | 差動増幅回路 |
| JP2682175B2 (ja) * | 1989-11-24 | 1997-11-26 | 松下電器産業株式会社 | 定電圧回路 |
| JPH05226945A (ja) * | 1991-04-09 | 1993-09-03 | Olympus Optical Co Ltd | 電圧電流変換回路及び該回路を有する差動増幅回路 |
-
1994
- 1994-03-15 JP JP04353294A patent/JP3361605B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254826A (ja) | 1995-10-03 |
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