JPH0812986B2 - 遅延回路 - Google Patents
遅延回路Info
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- JPH0812986B2 JPH0812986B2 JP1158585A JP15858589A JPH0812986B2 JP H0812986 B2 JPH0812986 B2 JP H0812986B2 JP 1158585 A JP1158585 A JP 1158585A JP 15858589 A JP15858589 A JP 15858589A JP H0812986 B2 JPH0812986 B2 JP H0812986B2
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- fet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特にMOS集積回路に適した
遅延回路に関する。
遅延回路に関する。
従来、遅延回路は第４図に示したように、入力端子
（IN）と出力端子（OUT）を備え、第１の電源電圧端子
（Vcc）と第２の電源電圧端子（GND）間に直列接続され
たＰチャネル型MOS−FET（P11）とＮチャネル型MOS−FE
T（N12）で構成され、入力が入力端子（IN）に、出力が
第１の接続点（11）に接続された第１のインバータ（IN
11）と、第１の接続点（11）と第２の接続点（12）間に
接続された抵抗素子（R11）と、第２の接続点（12）と
第２の電源電圧端子（GND）間に接続された容量素子
（Ｃ）と、第１の電源電圧端子（Vcc）と第２の電源電
圧端子（GND）間に直列接続されたＰチャネル型MOS−FE
T（P13）とＮチャネル型MOS−FET（N14）で構成され、
入力が第２の接続点（12）に、出力が出力端子（OUT）
に接続された第２のインバータ（IN12）で構成されてい
る。
（IN）と出力端子（OUT）を備え、第１の電源電圧端子
（Vcc）と第２の電源電圧端子（GND）間に直列接続され
たＰチャネル型MOS−FET（P11）とＮチャネル型MOS−FE
T（N12）で構成され、入力が入力端子（IN）に、出力が
第１の接続点（11）に接続された第１のインバータ（IN
11）と、第１の接続点（11）と第２の接続点（12）間に
接続された抵抗素子（R11）と、第２の接続点（12）と
第２の電源電圧端子（GND）間に接続された容量素子
（Ｃ）と、第１の電源電圧端子（Vcc）と第２の電源電
圧端子（GND）間に直列接続されたＰチャネル型MOS−FE
T（P13）とＮチャネル型MOS−FET（N14）で構成され、
入力が第２の接続点（12）に、出力が出力端子（OUT）
に接続された第２のインバータ（IN12）で構成されてい
る。
次に第５図も参照しながら動作の説明をする。まず、
初期状態として入力端子（IN）にロウが印加されてお
り、第１及び第２の接続点（11及び12）がハイ（Vcc電
位）であり、出力端子（OUT）からロウが出力されてい
る。次に入力端子（IN）にハイが印加されると同時に第
１の接続点（11）の電位:v11がロウ（GND電位）にな
り、第２の接続点（12）の電位:v12が下式（１式）に従
って下降し、v12が第２のインバータ（IN12） の論理しきい値電圧:vth′に等しくなった時点で第２の
インバータ（IN12）の出力が反転して出力端子（OUT）
からハイが出力され、遅延時間:tDが得られる。
初期状態として入力端子（IN）にロウが印加されてお
り、第１及び第２の接続点（11及び12）がハイ（Vcc電
位）であり、出力端子（OUT）からロウが出力されてい
る。次に入力端子（IN）にハイが印加されると同時に第
１の接続点（11）の電位:v11がロウ（GND電位）にな
り、第２の接続点（12）の電位:v12が下式（１式）に従
って下降し、v12が第２のインバータ（IN12） の論理しきい値電圧:vth′に等しくなった時点で第２の
インバータ（IN12）の出力が反転して出力端子（OUT）
からハイが出力され、遅延時間:tDが得られる。
第４図に示された従来の遅延回路の遅延時間:tD′は
下式（式２）で与えられる。
下式（式２）で与えられる。
〔発明が解決しようとする課題〕 上述した従来の遅延回路の遅延時間は（２式）で表わ
さるように、C,R11及び第27インバータ（IN12な論理し
きい値電圧:vth′に依存する。ここで第２のインバータ
（IN12）の論理しきい値電圧:vth′は第２のインバータ
（IN12）を構成するMOS−FET（P13,N14）のgmやしきい
値電圧（以降VTと記す）が変動すると論理しきい値電
相:vth′も変動し、たとえば第６図に示したように論理
しきい値電圧をvthb′に設定したとしても、製造バラツ
キ等でP13のgmが小さくなるかVTが高くなるか若しくはN
14のgmが大きくなるかVTが低くなると入出力特性は
（ａ）となり論理しきい値電圧はvtha′と低くなり、又
P13のgmが大きくなるかVTが低くなるか若しくはN14のgm
が小さくなるかVTが高くなると入出力特性は（ｃ）とな
り論理しきい値電圧はvthc′と高くなる。従って第２の
インバータ（IN2）を構成するMOS−FETのgmやVTが変動
すると、論理しきい値電圧:vth′が変動し、遅延時間:t
Dが変動するという欠点がある。
さるように、C,R11及び第27インバータ（IN12な論理し
きい値電圧:vth′に依存する。ここで第２のインバータ
（IN12）の論理しきい値電圧:vth′は第２のインバータ
（IN12）を構成するMOS−FET（P13,N14）のgmやしきい
値電圧（以降VTと記す）が変動すると論理しきい値電
相:vth′も変動し、たとえば第６図に示したように論理
しきい値電圧をvthb′に設定したとしても、製造バラツ
キ等でP13のgmが小さくなるかVTが高くなるか若しくはN
14のgmが大きくなるかVTが低くなると入出力特性は
（ａ）となり論理しきい値電圧はvtha′と低くなり、又
P13のgmが大きくなるかVTが低くなるか若しくはN14のgm
が小さくなるかVTが高くなると入出力特性は（ｃ）とな
り論理しきい値電圧はvthc′と高くなる。従って第２の
インバータ（IN2）を構成するMOS−FETのgmやVTが変動
すると、論理しきい値電圧:vth′が変動し、遅延時間:t
Dが変動するという欠点がある。
上述した従来の遅延回路に対し、本発明は遅延回路を
構成するMOS−FETの特性が変動しても、遅延時間が全く
変動しないという相違点を有する。
構成するMOS−FETの特性が変動しても、遅延時間が全く
変動しないという相違点を有する。
本発明の遅延回路は、入力端子及び出力端子を備え、
ドレインが第１の接続点に、ゲートが入力端子に、ソー
スが第１の電源電圧端子に接続された一導電型の第１の
MOS−FETと、ドレイン及びゲートが第１の接続点に、ソ
ースが第１の電源電圧端子に接続された第１のMOS−FET
と同一導電型の第２のMOS−FETと、ドレインが第１の抵
抗素子を介して第１の接続点に、ゲートが入力端子に、
ソースが第２の電源電圧端子に接続された第１のMOS−F
ETと逆導電型の第３のMOS−FETと、ドレインが第２の接
続点に、ゲートが第１の接続点に、ソースが第１の電源
電圧端子に接続された第１のMOS−FETと同一導電型の第
４のMOS−FETと、第２の接続点と第２の電源電圧端子間
に接続された容量素子と、ゲートに入力端子に印加され
る信号の反転信号が印加され、ドレインが第２の接続点
に、ソースが第２の電源電圧端子に接続された第１のMO
S−FETと逆導電型の第５のMOS−FETと、ドレインが出力
端子に、ゲートが第２の接続点に、ソースが第１の電源
電圧端子に接続された第１のMOS−FETと同一導電型の第
６のMOS−FETと、ドレインが第２の抵抗素子を介して出
力端子に、ゲートが入力端子に、ソースが第２の電源電
圧端子に接続された第１のMOS−FETと逆導電型の第７の
MOS−FETで構成されている。
ドレインが第１の接続点に、ゲートが入力端子に、ソー
スが第１の電源電圧端子に接続された一導電型の第１の
MOS−FETと、ドレイン及びゲートが第１の接続点に、ソ
ースが第１の電源電圧端子に接続された第１のMOS−FET
と同一導電型の第２のMOS−FETと、ドレインが第１の抵
抗素子を介して第１の接続点に、ゲートが入力端子に、
ソースが第２の電源電圧端子に接続された第１のMOS−F
ETと逆導電型の第３のMOS−FETと、ドレインが第２の接
続点に、ゲートが第１の接続点に、ソースが第１の電源
電圧端子に接続された第１のMOS−FETと同一導電型の第
４のMOS−FETと、第２の接続点と第２の電源電圧端子間
に接続された容量素子と、ゲートに入力端子に印加され
る信号の反転信号が印加され、ドレインが第２の接続点
に、ソースが第２の電源電圧端子に接続された第１のMO
S−FETと逆導電型の第５のMOS−FETと、ドレインが出力
端子に、ゲートが第２の接続点に、ソースが第１の電源
電圧端子に接続された第１のMOS−FETと同一導電型の第
６のMOS−FETと、ドレインが第２の抵抗素子を介して出
力端子に、ゲートが入力端子に、ソースが第２の電源電
圧端子に接続された第１のMOS−FETと逆導電型の第７の
MOS−FETで構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、
入力端子（IN）及び出力端子（OUT）を備え、ドレイン
が第１の接続点（１）に、ゲートが入力端子（IN）に、
ソースが第１の電源電圧端子（Vcc）に接続されたＰチ
ャネル型の第１のMOS−FET（P1:以降P1と記す）と、ド
レイン及びゲートが第１の接続点（１）に、ソースが第
１の電源電圧端子（Vcc）に接続されたＰチャネル型の
第２のMOS−FET（P2:以降P2と記す）と、ドレインが第
１の抵抗素子（R1）を介して第１の接続点（１）に、ゲ
ートが入力端子に、ソースが第２の電源電圧端子（GN
D）に接続されたＮチャネル型の第３のMOS−FET（P3:以
降N3と記す）と、ドレインが第２の接続点（２）に、ゲ
ートが第１の接続点（１）に、ソースが第１の電源電圧
端子（Vcc）に接続されたＰチャネル型の第４のMOS−FE
T（P4:以降P4と記す）と、第２の接続点（２）と第２の
電源電圧端子（GND）間に接続された容量素子（Ｃ）
と、ゲートに入力端子（IN）に印加された信号がインバ
ータにより反転された信号が印加され、ドレインが第２
の接続点（２）に、ソースが第２の電源電圧端子（GN
D）に接続されたＮチャネル型の第５のMOS−FET（N5:以
降N5と記す）と、ドレインが出力端子（OUT）に、ゲー
トが第２の接続点（２）に、ソースが第１の電源電圧端
子（Vcc）に接続されたＰチャネル型の第６のMOS−FET
（P6:以降P6と記す）及び、ドレインが第２の抵抗素子
（R2）を介して出力端子（OUT）に、ゲートが入力端子
（IN）に、ソースが第２の電源電圧端子（GND）に接続
されたＮチャネル型の第７のMOS−FET（N7:以降N7と記
す）で構成されている。
入力端子（IN）及び出力端子（OUT）を備え、ドレイン
が第１の接続点（１）に、ゲートが入力端子（IN）に、
ソースが第１の電源電圧端子（Vcc）に接続されたＰチ
ャネル型の第１のMOS−FET（P1:以降P1と記す）と、ド
レイン及びゲートが第１の接続点（１）に、ソースが第
１の電源電圧端子（Vcc）に接続されたＰチャネル型の
第２のMOS−FET（P2:以降P2と記す）と、ドレインが第
１の抵抗素子（R1）を介して第１の接続点（１）に、ゲ
ートが入力端子に、ソースが第２の電源電圧端子（GN
D）に接続されたＮチャネル型の第３のMOS−FET（P3:以
降N3と記す）と、ドレインが第２の接続点（２）に、ゲ
ートが第１の接続点（１）に、ソースが第１の電源電圧
端子（Vcc）に接続されたＰチャネル型の第４のMOS−FE
T（P4:以降P4と記す）と、第２の接続点（２）と第２の
電源電圧端子（GND）間に接続された容量素子（Ｃ）
と、ゲートに入力端子（IN）に印加された信号がインバ
ータにより反転された信号が印加され、ドレインが第２
の接続点（２）に、ソースが第２の電源電圧端子（GN
D）に接続されたＮチャネル型の第５のMOS−FET（N5:以
降N5と記す）と、ドレインが出力端子（OUT）に、ゲー
トが第２の接続点（２）に、ソースが第１の電源電圧端
子（Vcc）に接続されたＰチャネル型の第６のMOS−FET
（P6:以降P6と記す）及び、ドレインが第２の抵抗素子
（R2）を介して出力端子（OUT）に、ゲートが入力端子
（IN）に、ソースが第２の電源電圧端子（GND）に接続
されたＮチャネル型の第７のMOS−FET（N7:以降N7と記
す）で構成されている。
次に第２図も参照しながら動作の説明をする。
まず、初期状態として入力端子（IN）にロウが印加さ
れており、P1,N5及びP6がオン、P2,N3,P4及びN7がオフ
して第１の接続点（１）の電位:v1がハイ（Vcc電位）
に、第２の接続点（２）の電位:v2がロウ（GND電位）と
なり出力端子（OUT）からハイが出力されている。次に
入力端子（IN）にハイが印加されると、N3及びN7がオ
ン、P1及びN5がオフし、（N3のgm）≫1/R1となるように
設定しておけばv1はP2のgm（以降（gm）P2と記す）とR1
で決まる電位:vthとなって、P2に流れる電流:i1は下式
（３式）となる。
れており、P1,N5及びP6がオン、P2,N3,P4及びN7がオフ
して第１の接続点（１）の電位:v1がハイ（Vcc電位）
に、第２の接続点（２）の電位:v2がロウ（GND電位）と
なり出力端子（OUT）からハイが出力されている。次に
入力端子（IN）にハイが印加されると、N3及びN7がオ
ン、P1及びN5がオフし、（N3のgm）≫1/R1となるように
設定しておけばv1はP2のgm（以降（gm）P2と記す）とR1
で決まる電位:vthとなって、P2に流れる電流:i1は下式
（３式）となる。
そしてP2とP4は電流ミラーを構成しており、P4のgmを
（gm）P4とするとP4が飽和領域で動作している場合に流
れる電流:i2は で与えられ、i2で容量素子（Ｃ）がチャージアップされ
るのでv2は次式（５式）で与えられる。
（gm）P4とするとP4が飽和領域で動作している場合に流
れる電流:i2は で与えられ、i2で容量素子（Ｃ）がチャージアップされ
るのでv2は次式（５式）で与えられる。
ここで、P2とP6のgm,N3とN7のgm及びR1とR2の抵抗値
を同一の値に設定すれば、P6をドライバーとし、R2及び
N7を負荷とするインバータの論理しきい値電圧はVthと
なる。なぜならば、P6をドライバーとしR2及びN7を負荷
とするインバータと同一のインバータがP2とR1及びN3で
構成されており、しかもP2とR1及びN3で構成されたイン
バータの入力であるP2のゲート及び出力である第１の接
続点（１）が接続されている為、第１の接続点（１）は
P2とR1及びN3で構成されたインバータの論理しきい値電
圧にバイアスされ、第１の接続点（１）の電位:v1はvth
であるからである。従って第２の接続点（２）の電位:v
2がvthになった時、P6とR2及びN7で構成されたインバー
タが反転して出力端子（OTU）からロウが出力され、遅
延時間:tDは第２の接続点（２）の電位:v2がGND電位か
らvthまでチャージアップされる時間で与えられ、下式
（６式）となる。
を同一の値に設定すれば、P6をドライバーとし、R2及び
N7を負荷とするインバータの論理しきい値電圧はVthと
なる。なぜならば、P6をドライバーとしR2及びN7を負荷
とするインバータと同一のインバータがP2とR1及びN3で
構成されており、しかもP2とR1及びN3で構成されたイン
バータの入力であるP2のゲート及び出力である第１の接
続点（１）が接続されている為、第１の接続点（１）は
P2とR1及びN3で構成されたインバータの論理しきい値電
圧にバイアスされ、第１の接続点（１）の電位:v1はvth
であるからである。従って第２の接続点（２）の電位:v
2がvthになった時、P6とR2及びN7で構成されたインバー
タが反転して出力端子（OTU）からロウが出力され、遅
延時間:tDは第２の接続点（２）の電位:v2がGND電位か
らvthまでチャージアップされる時間で与えられ、下式
（６式）となる。
第３図は本発明の第２の実施例を示す回路図であり、
第１図に示した本発明の第１の実施例において、容量素
子（Ｃ）を第２の接続点（２）と第１の電源電圧端子
（Vcc）間に接続したものであり、動作は前述した第１
の実施例と同様であるので、ここでの説明は省略する。
第１図に示した本発明の第１の実施例において、容量素
子（Ｃ）を第２の接続点（２）と第１の電源電圧端子
（Vcc）間に接続したものであり、動作は前述した第１
の実施例と同様であるので、ここでの説明は省略する。
第２の実施例で示したような、容量素子（Ｃ）の一端
は第１の電源電圧端子（Vcc）若しくは第２の電源電圧
端子（GND）の何れの電源電圧端子に接続しても同様な
動作をするので、レイアウト上都合の良い電源電圧端子
に接続可能で、レイアウトの自由度が向上するという利
点がある。
は第１の電源電圧端子（Vcc）若しくは第２の電源電圧
端子（GND）の何れの電源電圧端子に接続しても同様な
動作をするので、レイアウト上都合の良い電源電圧端子
に接続可能で、レイアウトの自由度が向上するという利
点がある。
又第１図に示した第１の実施例ではP2とP6のgm,N3とN
7のgm及びR1とR2の抵抗値を同一の値に設定したが、第
２の実施例ではP6をP6′に、R2をR2′に、N7をN7′に変
更し、P6′のgmをｎ×（gm）P6に、R2′の抵抗値をR2/n
に、N7′のgmをｎ×（gm）N7に設定したものである。こ
のような設定をした場合でもP6′とN7′及びR2′で構成
されたインバータの論理しきい値電圧は、P2とN3及びR1
で構成されたインバータの論理しきい値電圧と同様であ
り、前述した第１の実施例と同様の動作をする。この場
合、ｎ＞１とすれば出力端子（OUT）に接続される負荷
を駆動する能力が増大し、又ｎ＜１とすればP6′とN7′
及びR2′で構成されたインバータに流れる電流が小さく
なり消費電力が小さくなるという利点がある。
7のgm及びR1とR2の抵抗値を同一の値に設定したが、第
２の実施例ではP6をP6′に、R2をR2′に、N7をN7′に変
更し、P6′のgmをｎ×（gm）P6に、R2′の抵抗値をR2/n
に、N7′のgmをｎ×（gm）N7に設定したものである。こ
のような設定をした場合でもP6′とN7′及びR2′で構成
されたインバータの論理しきい値電圧は、P2とN3及びR1
で構成されたインバータの論理しきい値電圧と同様であ
り、前述した第１の実施例と同様の動作をする。この場
合、ｎ＞１とすれば出力端子（OUT）に接続される負荷
を駆動する能力が増大し、又ｎ＜１とすればP6′とN7′
及びR2′で構成されたインバータに流れる電流が小さく
なり消費電力が小さくなるという利点がある。
以上説明したように、本発明による遅延回路の遅延時
間tDは（６式）で与えられ、容量値と抵抗値及びP2とP4
のgmの比を設定することにより遅延時間:tDが設定され
る。ここで、同一基板上に形成されたMOS集積回路の場
合、同一導電型のMOS−FETのgmの比（相対精度）は非常
に高精度で設定できる為、実質上遅延時間の精度は容量
値と抵抗値の精度だけで決定され、MOS−FETの特性（絶
対精度）が変動しても遅延時間・tDが全く変動しない遅
延回路を構成できる効果がある。
間tDは（６式）で与えられ、容量値と抵抗値及びP2とP4
のgmの比を設定することにより遅延時間:tDが設定され
る。ここで、同一基板上に形成されたMOS集積回路の場
合、同一導電型のMOS−FETのgmの比（相対精度）は非常
に高精度で設定できる為、実質上遅延時間の精度は容量
値と抵抗値の精度だけで決定され、MOS−FETの特性（絶
対精度）が変動しても遅延時間・tDが全く変動しない遅
延回路を構成できる効果がある。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為の図、第３図は本発明の第２
の実施例を示す回路図、第４図及び第５図は従来の遅延
回路を示す回路図及びその動作を説明する為の図、第６
図はインバータの入出力特性を示す図である。 IN……入力端子、OUT……出力端子、Vcc,GND……電源電
圧端子、P1,P2,P4,P6,P6′,P11,P13……Ｐチャネル型MO
S−FET、N3,N5,N7,N7′,N12,N14……Ｎチャネル型MOS−
FET、Ｃ……容量素子、R1,R2,R2′,R11……抵抗素子。
及びその動作を説明する為の図、第３図は本発明の第２
の実施例を示す回路図、第４図及び第５図は従来の遅延
回路を示す回路図及びその動作を説明する為の図、第６
図はインバータの入出力特性を示す図である。 IN……入力端子、OUT……出力端子、Vcc,GND……電源電
圧端子、P1,P2,P4,P6,P6′,P11,P13……Ｐチャネル型MO
S−FET、N3,N5,N7,N7′,N12,N14……Ｎチャネル型MOS−
FET、Ｃ……容量素子、R1,R2,R2′,R11……抵抗素子。
Claims (2)
- 【請求項１】入力端子及び出力端子を備え、ドレインが
第１の接続点に、ゲートが前記入力端子に、ソースが第
１の電源電圧端子に接続された一導電型の第１のMOS−F
ETと、ドレイン及びゲートが前記第１の接続点に、ソー
スが前記第１の電源電圧端子に接続された前記第１のMO
S−FETと同一導電型の第２のMOS−FETと、ドレインが第
１の抵抗素子を介して前記第１の接続点に、ゲートが前
記入力端子に、ソースが第２の電源電圧端子に接続され
た前記第１のMOS−FETと逆導電型の第３のMOS−FETと、
ドレインが第２の接続点に、ゲートが前記第１の接続点
に、ソースが前記第１の電源電圧端子に接続された前記
第１のMOS−FETと同一導電型の第４のMOS−FETと、前記
第２の接続点と前記第２の電源電圧端子間に接続された
容量素子と、ゲートに前記入力端子に印加される信号の
反転信号が印加され、ドレインが前記第２の接続点に、
ソースが前記第２の電源電圧端子に接続された前記第１
のMOS−FETと逆導電型の第５のMOS−FETと、ドレインが
前記出力端子に、ゲートが前記第２の接続点に、ソース
が前記第１の電源電圧端子に接続された前記第１のMOS
−FETと同一導電型の第６のMOS−FETと、ドレインが第
２の抵抗素子を介して前記出力端子に、ゲートが前記入
力端に、ソースが前記第２の電源電圧端子に接続された
前記第１のMOS−FETと逆導電型の第７のMOS−FETで構成
されたことを特徴とする遅延回路。 - 【請求項２】前記容量素子を前記第２の接続点と前記第
１の電源電圧端子に接続したことを特徴とする特許請求
の範囲第１項記載の遅延回路。
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