JPH03242715A - バンドギャップ基準電圧発生回路 - Google Patents
バンドギャップ基準電圧発生回路Info
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- JPH03242715A JPH03242715A JP4014090A JP4014090A JPH03242715A JP H03242715 A JPH03242715 A JP H03242715A JP 4014090 A JP4014090 A JP 4014090A JP 4014090 A JP4014090 A JP 4014090A JP H03242715 A JPH03242715 A JP H03242715A
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- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバンドギャップ基準電圧発生回路に関し、特に
演算増幅器を用いたバンドギャップ基準電圧発生回路に
関する。
演算増幅器を用いたバンドギャップ基準電圧発生回路に
関する。
通常、バイポーラトランジスタで構成された三端子レギ
ュレター等の基準電圧源としては、バンドギャップ基準
電圧発生回路が使用されている。
ュレター等の基準電圧源としては、バンドギャップ基準
電圧発生回路が使用されている。
周知のようにバンドギャップ基準電圧発生回路は、電源
電圧、温度等の変動に対して安定な高精度の基準電圧が
要求される電子回路に不可欠な回路である。最近のアナ
ログＭＯ８技術の進歩にともない、アナログ−ディジタ
ル変換器等のＭＯ３集積回路においてもバンドギャップ
基準電圧発生回路が使用されるようになった。通常のＣ
ＭＯ８集積回路製造プロセスでは特性の良いバイポーラ
トランジスタが得られないために、例えばＩ Ｅ Ｅ
Ｅ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ ５ｔａｔｅ ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌｓｃ−８，ＰＰ２２２（１９７
３）に示すような回路が用いられる。この回路構成では
バイポーラトランジスタが不要であり、ダイオードと抵
抗と演算増幅器だけで構成されているために、ＣＭＯ８
集積回路の製造プロセスでも容易にバンドギャップ基準
電圧回路を構成することができる。
電圧、温度等の変動に対して安定な高精度の基準電圧が
要求される電子回路に不可欠な回路である。最近のアナ
ログＭＯ８技術の進歩にともない、アナログ−ディジタ
ル変換器等のＭＯ３集積回路においてもバンドギャップ
基準電圧発生回路が使用されるようになった。通常のＣ
ＭＯ８集積回路製造プロセスでは特性の良いバイポーラ
トランジスタが得られないために、例えばＩ Ｅ Ｅ
Ｅ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ ５ｔａｔｅ ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌｓｃ−８，ＰＰ２２２（１９７
３）に示すような回路が用いられる。この回路構成では
バイポーラトランジスタが不要であり、ダイオードと抵
抗と演算増幅器だけで構成されているために、ＣＭＯ８
集積回路の製造プロセスでも容易にバンドギャップ基準
電圧回路を構成することができる。
次にこの回路について第５図を参照しながら動作を説明
する。
する。
演算増幅器６の差動入力端子間の電位差は０■となるた
めにｎ段直列接続された第１および第２のダイオード５
，４に流れる電流Ｉｌｌ Ｉ２の比は（１）式で表わさ
れる。
めにｎ段直列接続された第１および第２のダイオード５
，４に流れる電流Ｉｌｌ Ｉ２の比は（１）式で表わさ
れる。
１゛１゛ ・・・・・・（１）
Ｒ２ ｎ段直列接続された第１および第２のダイオード４．５
の順方向電圧の差ｎ△Ｖ２は、ダイオードの順方向電圧
を■アとすると（２）式で表わされる。
Ｒ２ ｎ段直列接続された第１および第２のダイオード４．５
の順方向電圧の差ｎ△Ｖ２は、ダイオードの順方向電圧
を■アとすると（２）式で表わされる。
Ｔは絶対温度、ｑは電気素量である。この電位差ｎ△■
、は抵抗Ｒ１の両端に現れるため（３）式が成り立つ。
、は抵抗Ｒ１の両端に現れるため（３）式が成り立つ。
Ｉ ＋ Ｒ＋
ｎΔＶｙ＝ Ｉ ２Ｒ３” ’ Ｒ３”’ ”’
（３）１ 出力電圧ｖ８は第１のダイオード５の電圧降下と抵抗Ｒ
１の電圧降下との和であるから（４）式が成り立つ。
（３）１ 出力電圧ｖ８は第１のダイオード５の電圧降下と抵抗Ｒ
１の電圧降下との和であるから（４）式が成り立つ。
Ｖ Ｒ” ｎ Ｖ ｐ 十Ｉ ｒ Ｒ＋ここでダイオー
ドの順方向電圧Ｖｐの温度係数は−２ｍ Ｖ ／ ’Ｃ
であり、■１の温度係数は＋０．０８５ｍＶ／℃の場合
に、抵抗Ｒ１，Ｒ２，Ｒｓの値を適当に選べば出力端子
９の出力電圧Ｖ８の温度係数を零にすることができる。
ドの順方向電圧Ｖｐの温度係数は−２ｍ Ｖ ／ ’Ｃ
であり、■１の温度係数は＋０．０８５ｍＶ／℃の場合
に、抵抗Ｒ１，Ｒ２，Ｒｓの値を適当に選べば出力端子
９の出力電圧Ｖ８の温度係数を零にすることができる。
その時の出力電圧■。
はバンドギャップ電圧ＶＢＯのｎ倍となり、前述の温度
係数ではＲ１＝２２．２にΩ、Ｒ２＝２００にΩ、Ｒ３
＝２２．２にΩと選べばよい。このようなバンドギャッ
プ基準電圧回路の演算増幅器６を含んで実際の半導体回
路で表現した従来例を第６図（ａ）の回路図に示す。第
６図（ａ）において、Ｎｃｈトランジスタ１０．１６に
対するゲートバイアス電圧ＶＡＮは第６図（ｂ）の回路
図に示すカレントリファレンス回路４３から供給される
。
係数ではＲ１＝２２．２にΩ、Ｒ２＝２００にΩ、Ｒ３
＝２２．２にΩと選べばよい。このようなバンドギャッ
プ基準電圧回路の演算増幅器６を含んで実際の半導体回
路で表現した従来例を第６図（ａ）の回路図に示す。第
６図（ａ）において、Ｎｃｈトランジスタ１０．１６に
対するゲートバイアス電圧ＶＡＮは第６図（ｂ）の回路
図に示すカレントリファレンス回路４３から供給される
。
演算増幅器６の入力差動対トランジスタ１１゜１２はＮ
ｃ ｈ ）ランジスタを用いて、入力差動対トランジ
スタのゲート電圧が電源電圧によらずほぼｎＶアに固定
されるために演算増幅器６の利得等の特性の電源電圧に
対する依存性を小さくおさえている。
ｃ ｈ ）ランジスタを用いて、入力差動対トランジ
スタのゲート電圧が電源電圧によらずほぼｎＶアに固定
されるために演算増幅器６の利得等の特性の電源電圧に
対する依存性を小さくおさえている。
この従来のバンドギャップ基準電圧発生回路は動作点が
２つある。第１の動作点は前述した出力電圧がＶ Ｒ”
ｎ Ｖ ｎｏとなる動作点であり、第２の動作点はＶ
１＝＝ ｏ ｖとなる動作点である。
２つある。第１の動作点は前述した出力電圧がＶ Ｒ”
ｎ Ｖ ｎｏとなる動作点であり、第２の動作点はＶ
１＝＝ ｏ ｖとなる動作点である。
第２の動作点である出力電圧■８がＯｖであると、演算
増幅器６の入力端子の電位はＯｖとなる。
増幅器６の入力端子の電位はＯｖとなる。
したがって入力差動対のトランジスタ１１．１２はオフ
となり、出力段のトランジスタ１５のゲート電圧は電源
電圧レベルまで上昇し、出力段のトランジスタ１５はオ
フとなるので演算増幅器６の出力Ｖ８がＯｖのまま安定
してしまう。この第２の動作点から第１の動作点へ移行
させるために、通常、スタートアップ抵抗Ｒ８４４を電
源端子４５と出力端子９との間に接続する。このスター
トアップ抵抗Ｒ，４４の値は抵抗Ｒ１，Ｒ４，Ｒ３に比
べ充分大きくとる必要があり、チップ面積が増大してい
た。
となり、出力段のトランジスタ１５のゲート電圧は電源
電圧レベルまで上昇し、出力段のトランジスタ１５はオ
フとなるので演算増幅器６の出力Ｖ８がＯｖのまま安定
してしまう。この第２の動作点から第１の動作点へ移行
させるために、通常、スタートアップ抵抗Ｒ８４４を電
源端子４５と出力端子９との間に接続する。このスター
トアップ抵抗Ｒ，４４の値は抵抗Ｒ１，Ｒ４，Ｒ３に比
べ充分大きくとる必要があり、チップ面積が増大してい
た。
また電源電圧が上昇するとスタートアップ抵抗に流れる
電流が増大するために第７図の特性図に示すように、出
力電圧ｖ８が電源電圧に依存性を有していた。
電流が増大するために第７図の特性図に示すように、出
力電圧ｖ８が電源電圧に依存性を有していた。
上述した従来のバンドギャップ基準電圧発生回路は、ス
タートアップ抵抗を使用しており、かつ、スタートアッ
プ抵抗の抵抗値を大きくしなければならないので、この
抵抗のチップ面積が大きくなる欠点がある。また、出力
電圧■８が、電源電圧に連動して変化するので、電圧依
存性がある欠点もある。
タートアップ抵抗を使用しており、かつ、スタートアッ
プ抵抗の抵抗値を大きくしなければならないので、この
抵抗のチップ面積が大きくなる欠点がある。また、出力
電圧■８が、電源電圧に連動して変化するので、電圧依
存性がある欠点もある。
本発明の目的は従来例のスタートアップ抵抗をトランジ
スタ回路により実現することにより、前述のような欠点
のないバンドギャップ基準電圧発生回路を提供すること
にある。
スタ回路により実現することにより、前述のような欠点
のないバンドギャップ基準電圧発生回路を提供すること
にある。
本発明のパッドギャップ基準電圧発生回路は、演算増幅
器と、前記演算増幅器の電源電圧が供給されるスタート
アップ素子の他端から抵抗およびＮ個のダイオードが直
列接続された第１の回路と、前記スタートアップ素子の
他端から第１および第２の抵抗およびＮ個のダイオード
が直列接続された第２の回路とを有し、この第１の回路
および第２の回路の差電圧が発生する第２の抵抗の両端
電圧を前記演算増幅器の入力に供給するバンドギャップ
基準電圧発生回路において、前記スタートアップ素子が
、トランジスタとレベル検出回路とから構成されている
。
器と、前記演算増幅器の電源電圧が供給されるスタート
アップ素子の他端から抵抗およびＮ個のダイオードが直
列接続された第１の回路と、前記スタートアップ素子の
他端から第１および第２の抵抗およびＮ個のダイオード
が直列接続された第２の回路とを有し、この第１の回路
および第２の回路の差電圧が発生する第２の抵抗の両端
電圧を前記演算増幅器の入力に供給するバンドギャップ
基準電圧発生回路において、前記スタートアップ素子が
、トランジスタとレベル検出回路とから構成されている
。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
従来のバンドギャップ基準電圧発生回路である第６図（
ａ）、 （ｂ）の回路からスタートアップ抵抗Ｒ５４４
を削除し、レベル検出回路７とスタートアップ用トラン
ジスタ８とを付加している。
ａ）、 （ｂ）の回路からスタートアップ抵抗Ｒ５４４
を削除し、レベル検出回路７とスタートアップ用トラン
ジスタ８とを付加している。
第２図は第１図の回路をトランジスタレベルで表わした
回路図である。第２図を参照しながらこの回路のスター
トアップ動作を説明する。出力電圧■８がＯｖの場合に
は、Ｎ ｃ ｈ ）ランジスタ１８はオフとなり、ＰＣ
ｈトランジスタ１９とＮｃｈ）ランジスタ２０とで構成
されたＣＭＯＳインバータの出力はロウレベルとなる。
回路図である。第２図を参照しながらこの回路のスター
トアップ動作を説明する。出力電圧■８がＯｖの場合に
は、Ｎ ｃ ｈ ）ランジスタ１８はオフとなり、ＰＣ
ｈトランジスタ１９とＮｃｈ）ランジスタ２０とで構成
されたＣＭＯＳインバータの出力はロウレベルとなる。
その結果スタートアップ用トランジスタ８Ａはオンとな
り、出力電圧■８を上昇させる。出力電圧■８が本来の
動作点である■、＝ｎＶＢ（１に移行した状態で落ち着
くとＮｃｈ）ランジスタ１８はオンとなり、Ｐｃｈ）ラ
ンジスタ１９とＮｃｈ）ランジスタ２０とで構成された
ＣＭＯＳインバータの出力はノ１イレベルとなる。その
結果スタートアップ用トランジスタ８Ａはオフとなり、
スタートアップ動作を終了する。ここで、演算増幅器６
の出力段はＮｃｈ）ランジスタ１６が定電流出力となる
ためにＰｃｈ）ランジスタ１５のゲート電位は接地電位
まで下がるので、出力段のトランジスタのサイズが小さ
くても負荷に対して充分な電流を流すことができる。ま
た、スタートアップ抵抗Ｒｓを使用しないために、出力
電圧の電源電圧依存性も第３図の特性図に示すように良
好である。
り、出力電圧■８を上昇させる。出力電圧■８が本来の
動作点である■、＝ｎＶＢ（１に移行した状態で落ち着
くとＮｃｈ）ランジスタ１８はオンとなり、Ｐｃｈ）ラ
ンジスタ１９とＮｃｈ）ランジスタ２０とで構成された
ＣＭＯＳインバータの出力はノ１イレベルとなる。その
結果スタートアップ用トランジスタ８Ａはオフとなり、
スタートアップ動作を終了する。ここで、演算増幅器６
の出力段はＮｃｈ）ランジスタ１６が定電流出力となる
ためにＰｃｈ）ランジスタ１５のゲート電位は接地電位
まで下がるので、出力段のトランジスタのサイズが小さ
くても負荷に対して充分な電流を流すことができる。ま
た、スタートアップ抵抗Ｒｓを使用しないために、出力
電圧の電源電圧依存性も第３図の特性図に示すように良
好である。
次に本発明の第２の実施例を第４図の回路図により説明
する。
する。
第２の実施例では、第１の実施例のスタートアップ回路
を簡略化している。すなわち、第１の実施例（第２図）
では、スタートアップ用トランジスタ８ＡをＰｃｈ）ラ
ンジスタとしていたが、第２の実施例ではスタートアッ
プ用トランジスタ８ＢをＮｃｈ）ランジッタとしており
、Ｐｃｈ）ランジスタ１７とＮ ｃ ｈ ）ランジスタ
１８からなるＣＭＯＳインバータを１段のぞいている。
を簡略化している。すなわち、第１の実施例（第２図）
では、スタートアップ用トランジスタ８ＡをＰｃｈ）ラ
ンジスタとしていたが、第２の実施例ではスタートアッ
プ用トランジスタ８ＢをＮｃｈ）ランジッタとしており
、Ｐｃｈ）ランジスタ１７とＮ ｃ ｈ ）ランジスタ
１８からなるＣＭＯＳインバータを１段のぞいている。
スタートアップ用トランジスタ８ＢをＮｃｈ）ランジス
タとしたためにスタートアップ回路の動作電圧はしきい
値電圧■７分上昇するが、ＣＭＯＳインバータの素子数
を少なくすることができる。
タとしたためにスタートアップ回路の動作電圧はしきい
値電圧■７分上昇するが、ＣＭＯＳインバータの素子数
を少なくすることができる。
以上説明したように本発明は、広いチップ面積を必要と
するスタートアップ抵抗を簡単なスタートアップ回路に
置き替えることにより、スタートアップ抵抗形成に要し
ていたチップ面積を低減できる効果がある。また、スタ
ートアップ抵抗Ｐｃｈ）ランジスタとしたことにより、
出力電圧の電源電圧依存性をなくすことができる効果も
ある。
するスタートアップ抵抗を簡単なスタートアップ回路に
置き替えることにより、スタートアップ抵抗形成に要し
ていたチップ面積を低減できる効果がある。また、スタ
ートアップ抵抗Ｐｃｈ）ランジスタとしたことにより、
出力電圧の電源電圧依存性をなくすことができる効果も
ある。
さらに、スタートアップ用のＰｃｈ）ランジスタをＮｃ
ｈトランジスタに入れかえることにより、回路がさらに
簡略化することができる。
ｈトランジスタに入れかえることにより、回路がさらに
簡略化することができる。
第１図および第２図は本発明の第１の実施例の回路図、
第３図は本実施例の特性図、第４図は本発明の第２の実
施例の回路図、第５図は一般的なバンドギャップ基準電
圧発生回路の原理を示す回路図、第６図は従来のバンド
ギャップ基準電圧発生回路の回路図、第７図は従来回路
の出力電圧対電源電圧特性図である。 Ｒ＋、Ｒ２，Ｒ３，４１−−抵抗、４ 、５− ｎ段直
列接続されたタイオード、６・・・・・・演算増幅器、
７・・・・・・Ｌ’ベベル出回路、８．８Ａ、８Ｂ・・
・・・・スタートアップ用トランジスタ、９・・・・・
・基準電圧出力端子、１０，１１，１２，１６，１８，
２０゜３９・・・・・・Ｎｃｈトランジスタ、１３，１
４゜１５．１７，１９，３７．３８−Ｐｃｈ）ランシス
タ、４１．４２・・・・・バイアス端子、４３・・・・
・・カレントリファレンス回路。 （、乙ｊ：ｉ’＝代 ７ ： Ｌ′（［４勇ＥＩ曳詔１
第３図は本実施例の特性図、第４図は本発明の第２の実
施例の回路図、第５図は一般的なバンドギャップ基準電
圧発生回路の原理を示す回路図、第６図は従来のバンド
ギャップ基準電圧発生回路の回路図、第７図は従来回路
の出力電圧対電源電圧特性図である。 Ｒ＋、Ｒ２，Ｒ３，４１−−抵抗、４ 、５− ｎ段直
列接続されたタイオード、６・・・・・・演算増幅器、
７・・・・・・Ｌ’ベベル出回路、８．８Ａ、８Ｂ・・
・・・・スタートアップ用トランジスタ、９・・・・・
・基準電圧出力端子、１０，１１，１２，１６，１８，
２０゜３９・・・・・・Ｎｃｈトランジスタ、１３，１
４゜１５．１７，１９，３７．３８−Ｐｃｈ）ランシス
タ、４１．４２・・・・・バイアス端子、４３・・・・
・・カレントリファレンス回路。 （、乙ｊ：ｉ’＝代 ７ ： Ｌ′（［４勇ＥＩ曳詔１
Claims (1)
- 【特許請求の範囲】 １、演算増幅器と、前記演算増幅器の電源電圧が供給さ
れるスタートアップ素子の他端から抵抗およびＮ個のダ
イオードが直列接続された第１の回路と、前記スタート
アップ素子の他端から第１および第２の抵抗およびＮ個
のダイオードが直列接続された第２の回路とを有し、こ
の第１の回路および第２の回路の差電圧が発生する第２
の抵抗の両端電圧を前記演算増幅器の入力に供給するバ
ンドギャップ基準電圧発生回路において、前記スタート
アップ素子が、トランジスタとレベル検出回路とから構
成されることを特徴とするバンドギャップ基準電圧発生
回路。 ２、前記トランジスタがＰチャネルトランジスタおよび
Ｎチャネルトランジスタのいずれかで構成されることを
特徴とする請求項１記載のバンドギャップ基準電圧発生
回路。 ３、前記トランジスタがＮチャネルトランジスタで構成
された場合に、前記レベル検出回路がＰチャネルトラン
ジスタとＮチャネルトランジスタとが直列接続された回
路で構成されることを特徴とする請求項１および２記載
のバンド ギャップ基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014090A JP2754834B2 (ja) | 1990-02-20 | 1990-02-20 | バンドギャップ基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014090A JP2754834B2 (ja) | 1990-02-20 | 1990-02-20 | バンドギャップ基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242715A true JPH03242715A (ja) | 1991-10-29 |
| JP2754834B2 JP2754834B2 (ja) | 1998-05-20 |
Family
ID=12572474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014090A Expired - Lifetime JP2754834B2 (ja) | 1990-02-20 | 1990-02-20 | バンドギャップ基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754834B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175740A (ja) * | 1992-07-08 | 1994-06-24 | Etoron Technol Inc | 正温度補償を有する基準電圧回路 |
| US6018235A (en) * | 1997-02-20 | 2000-01-25 | Nec Corporation | Reference voltage generating circuit |
| JP2008251055A (ja) * | 2008-07-14 | 2008-10-16 | Ricoh Co Ltd | 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置 |
| WO2019159445A1 (ja) * | 2018-02-16 | 2019-08-22 | ソニーセミコンダクタソリューションズ株式会社 | 参照電圧生成回路 |
-
1990
- 1990-02-20 JP JP4014090A patent/JP2754834B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175740A (ja) * | 1992-07-08 | 1994-06-24 | Etoron Technol Inc | 正温度補償を有する基準電圧回路 |
| US6018235A (en) * | 1997-02-20 | 2000-01-25 | Nec Corporation | Reference voltage generating circuit |
| JP2008251055A (ja) * | 2008-07-14 | 2008-10-16 | Ricoh Co Ltd | 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置 |
| WO2019159445A1 (ja) * | 2018-02-16 | 2019-08-22 | ソニーセミコンダクタソリューションズ株式会社 | 参照電圧生成回路 |
| JPWO2019159445A1 (ja) * | 2018-02-16 | 2021-01-28 | ソニーセミコンダクタソリューションズ株式会社 | 参照電圧生成回路 |
| US11340647B2 (en) | 2018-02-16 | 2022-05-24 | Sony Semiconductor Solutions Corporation | Reference voltage generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754834B2 (ja) | 1998-05-20 |
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