JPH09105763A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH09105763A JPH09105763A JP7263005A JP26300595A JPH09105763A JP H09105763 A JPH09105763 A JP H09105763A JP 7263005 A JP7263005 A JP 7263005A JP 26300595 A JP26300595 A JP 26300595A JP H09105763 A JPH09105763 A JP H09105763A
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- 229920006395 saturated elastomer Polymers 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000009738 saturating Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 コンパレータ回路の応答速度を速くするため
にトランジスタの飽和動作を防止する。 【解決手段】 カレントミラー回路を能動負荷に持つ差
動増幅回路を入力段とするコンパレータ回路において、
カレントミラー回路出力段トランジスタＱ４の飽和を防
止するため、ダイオードＤ１、Ｄ２、抵抗Ｒ１を接続す
ることにより、Ｑ４を飽和させず、二値化回路のトラン
ジスタＱ５をＯＦＦする事が出来る電位にＢ点をクラン
プする。更にダイオードＤ３、Ｄ４を接続することによ
り、トランジスタＱ５のコレクタを接地点より、ダイオ
ード１個の順方向電圧分だけ高い電位にクランプしてＱ
５の飽和を防止する。
にトランジスタの飽和動作を防止する。 【解決手段】 カレントミラー回路を能動負荷に持つ差
動増幅回路を入力段とするコンパレータ回路において、
カレントミラー回路出力段トランジスタＱ４の飽和を防
止するため、ダイオードＤ１、Ｄ２、抵抗Ｒ１を接続す
ることにより、Ｑ４を飽和させず、二値化回路のトラン
ジスタＱ５をＯＦＦする事が出来る電位にＢ点をクラン
プする。更にダイオードＤ３、Ｄ４を接続することによ
り、トランジスタＱ５のコレクタを接地点より、ダイオ
ード１個の順方向電圧分だけ高い電位にクランプしてＱ
５の飽和を防止する。
Description
【０００１】
【発明の属する技術分野】本発明はコンパレータ回路に
関し、特に高速なコンパレータ回路に関する。
関し、特に高速なコンパレータ回路に関する。
【０００２】
【従来の技術】コンパレータの第１の従来回路を図２に
示す。ＩＮ＋，ＩＮ−は入力端子、ＯＵＴは出力端子で
ある。次に動作を説明する。
示す。ＩＮ＋，ＩＮ−は入力端子、ＯＵＴは出力端子で
ある。次に動作を説明する。
【０００３】トランジスタＱ１〜Ｑ４（以下“トランジ
スタ”省略）と電流源Ｉ１による差動増幅回路により入
力信号は２値化され、Ｑ５により反転増幅されて出力さ
れる。
スタ”省略）と電流源Ｉ１による差動増幅回路により入
力信号は２値化され、Ｑ５により反転増幅されて出力さ
れる。
【０００４】ところが、この第１の従来回路は、常時Ｑ
４またはＱ５が飽和動作（ベースコレクタ間が順バイア
スされる状態）をする為、動作速度が遅くなるという問
題点がある。そこで、Ｑ４の飽和動作を防止するためＱ
４のコレクタ端子にクランプ回路を付加した第２の従来
回路を特開昭６１−１６６１２号公報は、開示してお
り、これを図３（ａ），（ｂ），（ｃ），（ｄ）に示
す。
４またはＱ５が飽和動作（ベースコレクタ間が順バイア
スされる状態）をする為、動作速度が遅くなるという問
題点がある。そこで、Ｑ４の飽和動作を防止するためＱ
４のコレクタ端子にクランプ回路を付加した第２の従来
回路を特開昭６１−１６６１２号公報は、開示してお
り、これを図３（ａ），（ｂ），（ｃ），（ｄ）に示
す。
【０００５】
【発明が解決しようとする課題】第１の問題点は、この
第２の従来回路では、第１の従来回路のＱ５に相当する
反転増幅回路３であるが、この部分の回路に使用される
トランジスタの飽和防止方法について開示しておらず、
このままでは反転増幅回路での動作速度の低下を防止す
ることができないということである。
第２の従来回路では、第１の従来回路のＱ５に相当する
反転増幅回路３であるが、この部分の回路に使用される
トランジスタの飽和防止方法について開示しておらず、
このままでは反転増幅回路での動作速度の低下を防止す
ることができないということである。
【０００６】第２の問題点は第２の従来回路ではコンパ
レータ回路内部の２値化出力端（Ｑ９のコレクタ端子）
をクランプする方法として、図３（ｂ）、図３（ｃ）、
図３（ｄ）をあげているが、図３（ｂ）、図３（ｄ）で
は、Ｑ９を飽和させずかつ後段の反転増幅回路の２値入
力を満足させるために必要不可欠なクランプ電圧Ｖｒと
−Ｖｒの発生方法を示しておらず、具体的に回路を構成
することは不可能であるということである。
レータ回路内部の２値化出力端（Ｑ９のコレクタ端子）
をクランプする方法として、図３（ｂ）、図３（ｃ）、
図３（ｄ）をあげているが、図３（ｂ）、図３（ｄ）で
は、Ｑ９を飽和させずかつ後段の反転増幅回路の２値入
力を満足させるために必要不可欠なクランプ電圧Ｖｒと
−Ｖｒの発生方法を示しておらず、具体的に回路を構成
することは不可能であるということである。
【０００７】第３の問題点は図３（ｃ）ではＣＭＯＳト
ランジスタによるクランプ回路を付加しているが、後段
の反転増幅回路を従来回路１のようなトランジスタ１個
の構成とするためには、クランプすべき電圧とＭＯＳト
ランジスタの特性との間に非常に正確な厳しい関係が必
要となり、製造ばらつき及び温度変化等を考えると、Ｑ
９を飽和させずかつ後段の反転増幅回路の２値入力を満
足させる事は不可能であるということである。また図３
（ｃ）の回路は、全体としてＢｉＣＭＯＳ回路であり、
ほとんどのコンパレータ回路に用いられるバイポーラト
ランジスタ回路では構成不可能であるという問題点も含
んでいる。
ランジスタによるクランプ回路を付加しているが、後段
の反転増幅回路を従来回路１のようなトランジスタ１個
の構成とするためには、クランプすべき電圧とＭＯＳト
ランジスタの特性との間に非常に正確な厳しい関係が必
要となり、製造ばらつき及び温度変化等を考えると、Ｑ
９を飽和させずかつ後段の反転増幅回路の２値入力を満
足させる事は不可能であるということである。また図３
（ｃ）の回路は、全体としてＢｉＣＭＯＳ回路であり、
ほとんどのコンパレータ回路に用いられるバイポーラト
ランジスタ回路では構成不可能であるという問題点も含
んでいる。
【０００８】図３（ｃ）の回路について詳しく説明す
る。抵抗８、ＮＭＯＳトランジスタ７、ＮＭＯＳトラン
ジスタ６は定電流源を構成している。このクランプ回路
のクランプ電圧ＶCLP(クランプ点と電源電圧ＶCCの電位
差）は、定電流源の電流値Ｉooを使用して、Ｉoo＝Ｋ
（Ｖgs−Ｖt ）2 の関係が成り立つＶgsを使用してＶCL
P＝Ｖgsとあらわすことができる。（Ｋ：ＰＭＯＳトラ
ンジスタ５の導電係数 Ｖt ：ＰＭＯＳトランジスタ５
のスレッショルド電圧 Ｖgs：ＰＭＯＳトランジスタ５
のゲートソース間電圧）同一種類・規格のＭＯＳトラン
ジスタの場合でもこのＶt は製造上０．３Ｖ程度ばらつ
き、Ｋも同様に２倍程度ばらつく。またＩooは抵抗８の
製造ばらつき及び温度特性により２倍程度ばらつく。つ
まりＶCLP はＶt が原因で０．３Ｖばらつき、さらにＩ
ooとＫが原因で（ＶCLP −Ｖt ）が２倍程度ばらつく。
（ＶCLP −Ｖt ）＝０．５Ｖの場合はＶCLP は０．５
Ｖばらつくことになる。
る。抵抗８、ＮＭＯＳトランジスタ７、ＮＭＯＳトラン
ジスタ６は定電流源を構成している。このクランプ回路
のクランプ電圧ＶCLP(クランプ点と電源電圧ＶCCの電位
差）は、定電流源の電流値Ｉooを使用して、Ｉoo＝Ｋ
（Ｖgs−Ｖt ）2 の関係が成り立つＶgsを使用してＶCL
P＝Ｖgsとあらわすことができる。（Ｋ：ＰＭＯＳトラ
ンジスタ５の導電係数 Ｖt ：ＰＭＯＳトランジスタ５
のスレッショルド電圧 Ｖgs：ＰＭＯＳトランジスタ５
のゲートソース間電圧）同一種類・規格のＭＯＳトラン
ジスタの場合でもこのＶt は製造上０．３Ｖ程度ばらつ
き、Ｋも同様に２倍程度ばらつく。またＩooは抵抗８の
製造ばらつき及び温度特性により２倍程度ばらつく。つ
まりＶCLP はＶt が原因で０．３Ｖばらつき、さらにＩ
ooとＫが原因で（ＶCLP −Ｖt ）が２倍程度ばらつく。
（ＶCLP −Ｖt ）＝０．５Ｖの場合はＶCLP は０．５
Ｖばらつくことになる。
【０００９】これに対し、図３（ａ）の反転増幅回路３
の最も一般的な例としてバイポーラトランジスタ１個の
インバータ回路を使用した図２の回路ではＢ点（トラン
ジスタＱ４のコレクタ電圧）の下限を０．２Ｖ〜０．４
Ｖの範囲内にクランプする必要があり図３（ｃ）の回路
では精度的に不可能である（図２は接地点を基準に、図
３ではＶccを基準にクランプしておりクランプする極性
は逆であるが考え方は同じ）。またＭＯＳトランジスタ
のＶt は通常０．５Ｖ程度はあり０．４Ｖ以下のクラン
プは不可能である。
の最も一般的な例としてバイポーラトランジスタ１個の
インバータ回路を使用した図２の回路ではＢ点（トラン
ジスタＱ４のコレクタ電圧）の下限を０．２Ｖ〜０．４
Ｖの範囲内にクランプする必要があり図３（ｃ）の回路
では精度的に不可能である（図２は接地点を基準に、図
３ではＶccを基準にクランプしておりクランプする極性
は逆であるが考え方は同じ）。またＭＯＳトランジスタ
のＶt は通常０．５Ｖ程度はあり０．４Ｖ以下のクラン
プは不可能である。
【００１０】
【発明の目的】本発明の目的は、少ない素子数で高速な
コンパレータ回路を構成することである。
コンパレータ回路を構成することである。
【００１１】
【課題を解決するための手段】本発明のコンパレータ回
路は、バイポーラトランジスタ回路で構成されたコンパ
レータ回路の２値化出力端にクランプ回路を付加したこ
とを特徴としている。
路は、バイポーラトランジスタ回路で構成されたコンパ
レータ回路の２値化出力端にクランプ回路を付加したこ
とを特徴としている。
【００１２】また本発明のコンパレータ回路はバイポー
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とするコンパレー
タ回路であり、差動増幅回路を構成する第１のトランジ
スタのコレクタから前記カレントミラー回路の入力端子
へ順方向に接続された第１のダイオードを挿入し、前記
第１のダイオードにより生じた、前記カレントミラー回
路の接地点よりダイオード２個の順方向電圧分だけ高い
電位点をもとにして、前記カレントミラー回路の出力端
子を前記カレントミラー出力トランジスタが飽和しない
程度の電位にクランプするように、前記第１のトランジ
スタのコレクタから前記カレントミラー回路の出力端子
へ順方向接続された第２のダイオードと前記第２のダイ
オードに直列接続された抵抗を、備えたことを特徴とし
ている。
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とするコンパレー
タ回路であり、差動増幅回路を構成する第１のトランジ
スタのコレクタから前記カレントミラー回路の入力端子
へ順方向に接続された第１のダイオードを挿入し、前記
第１のダイオードにより生じた、前記カレントミラー回
路の接地点よりダイオード２個の順方向電圧分だけ高い
電位点をもとにして、前記カレントミラー回路の出力端
子を前記カレントミラー出力トランジスタが飽和しない
程度の電位にクランプするように、前記第１のトランジ
スタのコレクタから前記カレントミラー回路の出力端子
へ順方向接続された第２のダイオードと前記第２のダイ
オードに直列接続された抵抗を、備えたことを特徴とし
ている。
【００１３】また本発明のコンパレータ回路はバイポー
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とし、前記差動増
幅回路の出力端子にそのベースが接続された第２のトラ
ンジスタのコレクタを出力端子とするコンパレータ回路
であり、差動増幅回路を構成する第３のトランジスタか
らカレントミラー回路の出力端子へ順方向接続された第
３のダイオードを挿入し、前記第２のダイオードにより
生じた、前記カレントミラー回路の出力端子の電位より
ダイオード１個の順方向電圧分だけ高い電位点に対し、
前記第２のトランジスタのコレクタ電位をダイオード１
個の順方向電圧分だけ低い電位にクランプするように前
記第３のトランジスタのコレクタから前記第２のトラン
ジスタのコレクタへ順方向に接続した第４のダイオード
を備えたことを特徴としている。
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とし、前記差動増
幅回路の出力端子にそのベースが接続された第２のトラ
ンジスタのコレクタを出力端子とするコンパレータ回路
であり、差動増幅回路を構成する第３のトランジスタか
らカレントミラー回路の出力端子へ順方向接続された第
３のダイオードを挿入し、前記第２のダイオードにより
生じた、前記カレントミラー回路の出力端子の電位より
ダイオード１個の順方向電圧分だけ高い電位点に対し、
前記第２のトランジスタのコレクタ電位をダイオード１
個の順方向電圧分だけ低い電位にクランプするように前
記第３のトランジスタのコレクタから前記第２のトラン
ジスタのコレクタへ順方向に接続した第４のダイオード
を備えたことを特徴としている。
【００１４】コンパレータ回路内部の２値化出力端及び
コンパレータ回路の出力端子にクランプ回路を付加し、
トランジスタの飽和動作を防止することにより、コンパ
レータ回路の応答速度を速くすることができる。
コンパレータ回路の出力端子にクランプ回路を付加し、
トランジスタの飽和動作を防止することにより、コンパ
レータ回路の応答速度を速くすることができる。
【００１５】
【発明の実施の形態】本発明の実施形態について図面を
参照しながら説明する。
参照しながら説明する。
【００１６】本発明の回路図は図１である。
【００１７】電流源Ｉ１によってバイアスされエミッタ
が共通接続されて差動対を構成するｐｎｐトランジスタ
Ｑ１，Ｑ２と、カレントミラー回路を構成し差動対の能
動負荷となるｎｐｎトランジスタＱ３，Ｑ４と、トラン
ジスタＱ４のコレクタにベースが接続されコレクタに電
流源Ｉ２が接続されエミッタが接地されたｎｐｎトラン
ジスタＱ５により構成され、トランジスタＱ１のベース
端子を反転入力端子ＩＮ−、トランジスタＱ２のベース
端子を非反転入力端子ＩＮ＋、トランジスタＱ５のコレ
クタ端子を出力端子ＯＵＴとする通常のコンパレータ回
路に対し、本発明の回路は、トランジスタＱ１のコレク
タからＱ３のコレクタにかけて順方向となるようにダイ
オードＤ１を挿入し、トランジスタＱ２のコレクタから
Ｑ４のコレクタにかけて順方向となるようにダイオード
Ｄ３を挿入し、ダイオードＤ１のアノードにダイオード
Ｄ２のアノード、ダイオードＤ２のカソードに抵抗Ｒ
１、トランジスタＱ４のコレクタに抵抗Ｒ１の他端を接
続し、ダイオードＤ３のアノードにダイオードＤ４のア
ノード、トランジスタＱ５のコレクタにダイオードＤ４
のカソードを接続したものである。
が共通接続されて差動対を構成するｐｎｐトランジスタ
Ｑ１，Ｑ２と、カレントミラー回路を構成し差動対の能
動負荷となるｎｐｎトランジスタＱ３，Ｑ４と、トラン
ジスタＱ４のコレクタにベースが接続されコレクタに電
流源Ｉ２が接続されエミッタが接地されたｎｐｎトラン
ジスタＱ５により構成され、トランジスタＱ１のベース
端子を反転入力端子ＩＮ−、トランジスタＱ２のベース
端子を非反転入力端子ＩＮ＋、トランジスタＱ５のコレ
クタ端子を出力端子ＯＵＴとする通常のコンパレータ回
路に対し、本発明の回路は、トランジスタＱ１のコレク
タからＱ３のコレクタにかけて順方向となるようにダイ
オードＤ１を挿入し、トランジスタＱ２のコレクタから
Ｑ４のコレクタにかけて順方向となるようにダイオード
Ｄ３を挿入し、ダイオードＤ１のアノードにダイオード
Ｄ２のアノード、ダイオードＤ２のカソードに抵抗Ｒ
１、トランジスタＱ４のコレクタに抵抗Ｒ１の他端を接
続し、ダイオードＤ３のアノードにダイオードＤ４のア
ノード、トランジスタＱ５のコレクタにダイオードＤ４
のカソードを接続したものである。
【００１８】次に動作について説明する。
【００１９】まず、Ｖ（ＩＮ−）＜Ｖ（ＩＮ＋）の場
合、Ｑ１，Ｑ３，Ｑ４がＯＮ，Ｑ２がＯＦＦとなり、Ｖ
（Ｃ）が上昇、Ｖ（Ｂ）が低下しＶ（Ｃ）＞Ｖ（Ｂ）と
なるとＤ２がＯＮしＱ３のコレクタ電流を抑制すると共
に、Ｒ１に電流が流れＢ点をクランプする。Ｒ１の値を
適当にとれば、Ｑ４を飽和させずにＱ５をＯＦＦできる
ようにＢ点の電位をクランプすることができる。この
時、Ｑ５はＯＦＦであるからコンパレータ出力はハイレ
ベルとなる。
合、Ｑ１，Ｑ３，Ｑ４がＯＮ，Ｑ２がＯＦＦとなり、Ｖ
（Ｃ）が上昇、Ｖ（Ｂ）が低下しＶ（Ｃ）＞Ｖ（Ｂ）と
なるとＤ２がＯＮしＱ３のコレクタ電流を抑制すると共
に、Ｒ１に電流が流れＢ点をクランプする。Ｒ１の値を
適当にとれば、Ｑ４を飽和させずにＱ５をＯＦＦできる
ようにＢ点の電位をクランプすることができる。この
時、Ｑ５はＯＦＦであるからコンパレータ出力はハイレ
ベルとなる。
【００２０】次に、Ｖ（ＩＮ−）＞Ｖ（ＩＮ＋）の場
合、Ｑ１，Ｑ３，Ｑ４はＯＦＦ，Ｑ２，Ｄ３，Ｑ５がＯ
Ｎとなり、Ｖ（Ｂ）が上昇、Ｖ（Ｓ）が低下しＶ（Ｂ）
＝Ｖ（Ｓ）となるとＤ４がＯＮしＱ４のコレクタ電流を
抑制すると共に、Ｓ点の電位をほぼＧＮＤ＋０．７Ｖに
クランプする。これによりＱ５を飽和させず、かつロー
レベルと見なせる電圧をコンパレータ回路が出力するこ
とができる。
合、Ｑ１，Ｑ３，Ｑ４はＯＦＦ，Ｑ２，Ｄ３，Ｑ５がＯ
Ｎとなり、Ｖ（Ｂ）が上昇、Ｖ（Ｓ）が低下しＶ（Ｂ）
＝Ｖ（Ｓ）となるとＤ４がＯＮしＱ４のコレクタ電流を
抑制すると共に、Ｓ点の電位をほぼＧＮＤ＋０．７Ｖに
クランプする。これによりＱ５を飽和させず、かつロー
レベルと見なせる電圧をコンパレータ回路が出力するこ
とができる。
【００２１】
【発明の効果】本発明の効果は、コンパレータ回路の応
答速度を速くすることができるということである。
答速度を速くすることができるということである。
【００２２】その理由は、コンパレータ回路内部の２値
化出力端及びコンパレータ回路の出力端子にクランプ回
路を付加し、トランジスタの飽和動作を防止したからで
ある。本回路の能動素子は全てバイポーラトランジスタ
で構成することができるため、バイポーラ・モノリシッ
ク集積回路として実現でき、回路の小型化及び原価低減
にも寄与する。
化出力端及びコンパレータ回路の出力端子にクランプ回
路を付加し、トランジスタの飽和動作を防止したからで
ある。本回路の能動素子は全てバイポーラトランジスタ
で構成することができるため、バイポーラ・モノリシッ
ク集積回路として実現でき、回路の小型化及び原価低減
にも寄与する。
【図１】本発明の実施形態を示す回路図である。
【図２】第１の従来技術を示す回路図である。
【図３】第２の従来技術を示す回路図である。
Ｑ１〜Ｑ１０ トランジスタ Ｉ１，Ｉ２，Ｉ３ 電流源 Ｄ１〜Ｄ６ ダイオード Ｒ１ 抵抗 １ コンパレータ ２ クランプ回路 ３ 反転増幅回路 ４ ＦＥＴ ５ ＦＥＴ ６ ＦＥＴ ７ ＦＥＴ ８ 抵抗
Claims (4)
- 【請求項１】 バイポーラトランジスタ回路で構成さ
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とするコンパレータ回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗を、備えたことを特徴
とするコンパレータ回路。 - 【請求項２】 バイポーラトランジスタ回路で構成さ
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とし、前記差動増幅回路の出力端子にそのベー
スが接続された第２のトランジスタのコレクタを出力端
子とするコンパレータ回路において、差動増幅回路を構
成する第３のトランジスタからカレントミラー回路の出
力端子へ順方向に挿入接続された第３のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように前記第３のトランジスタのコ
レクタから前記第２のトランジスタのコレクタのコレク
タへ順方向に接続した第４のダイオードを、備えたこと
を特徴とするコンパレータ回路。 - 【請求項３】 バイポーラトランジスタ回路で構成さ
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とし、前記差動増幅回路の出力端子にそのベー
スが接続された第２のトランジスタのコレクタを出力端
子とするコンパレータ回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗と、 差動増幅回路を構成する第３のトランジスタからカレン
トミラー回路の出力端子へ順方向に挿入接続された第３
のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように、前記第３のトランジスタの
コレクタから前記第２のトランジスタのコレクタへ順方
向に接続した第４のダイオードを、備えたことを特徴と
するコンパレータ回路。 - 【請求項４】 カレントミラー回路を能動負荷に持つ差
動増幅回路を入力段とし、前記差動増幅回路の出力端子
にそのベースが接続された第２のトランジスタのコレク
タを出力端子とするコンパレータ機能を持つバイポーラ
半導体集積回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗と、 差動増幅回路を構成する第３のトランジスタからカレン
トミラー回路の出力端子へ順方向に挿入接続された第３
のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように、前記第３のトランジスタの
コレクタから前記第２のトランジスタのコレクタへ順方
向に接続した第４のダイオードを、１チップに搭載した
ことを特徴とするバイポーラ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263005A JPH09105763A (ja) | 1995-10-11 | 1995-10-11 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263005A JPH09105763A (ja) | 1995-10-11 | 1995-10-11 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09105763A true JPH09105763A (ja) | 1997-04-22 |
Family
ID=17383576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263005A Pending JPH09105763A (ja) | 1995-10-11 | 1995-10-11 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09105763A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
| JP2008089577A (ja) * | 2006-09-08 | 2008-04-17 | Seiko Epson Corp | 駆動装置、物理量測定装置及び電子機器 |
| US7830182B2 (en) | 2007-09-19 | 2010-11-09 | Yamaha Corporation | Comparator |
| KR101007416B1 (ko) * | 2001-10-16 | 2011-01-12 | 엔엑스피 비 브이 | Ｒｆ 전력 증폭기 회로 및 이를 포함하는 무선 통신 장치 |
| JP2013012870A (ja) * | 2011-06-29 | 2013-01-17 | Toshiba Corp | 差動増幅回路及びコンパレータ |
| WO2015088020A1 (ja) * | 2013-12-13 | 2015-06-18 | 株式会社日立パワーデバイス | 整流装置、オルタネータおよび電力変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257425B2 (ja) * | 1978-06-12 | 1987-12-01 | San Goban Hontamutsuson Co | |
| JPH06164262A (ja) * | 1992-11-25 | 1994-06-10 | Nec Ic Microcomput Syst Ltd | 飽和防止回路 |
| JPH0792203A (ja) * | 1993-09-22 | 1995-04-07 | Rohm Co Ltd | コンパレータ |
-
1995
- 1995-10-11 JP JP7263005A patent/JPH09105763A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257425B2 (ja) * | 1978-06-12 | 1987-12-01 | San Goban Hontamutsuson Co | |
| JPH06164262A (ja) * | 1992-11-25 | 1994-06-10 | Nec Ic Microcomput Syst Ltd | 飽和防止回路 |
| JPH0792203A (ja) * | 1993-09-22 | 1995-04-07 | Rohm Co Ltd | コンパレータ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141782A (ja) * | 2000-11-02 | 2002-05-17 | Denso Corp | 台形波出力回路 |
| KR101007416B1 (ko) * | 2001-10-16 | 2011-01-12 | 엔엑스피 비 브이 | Ｒｆ 전력 증폭기 회로 및 이를 포함하는 무선 통신 장치 |
| US7215145B2 (en) | 2003-12-25 | 2007-05-08 | Seiko Epson Corporation | Comparator circuit and power supply circuit |
| CN1315261C (zh) * | 2003-12-25 | 2007-05-09 | 精工爱普生株式会社 | 比较电路及电源电路 |
| JP2008089577A (ja) * | 2006-09-08 | 2008-04-17 | Seiko Epson Corp | 駆動装置、物理量測定装置及び電子機器 |
| US7830182B2 (en) | 2007-09-19 | 2010-11-09 | Yamaha Corporation | Comparator |
| JP2013012870A (ja) * | 2011-06-29 | 2013-01-17 | Toshiba Corp | 差動増幅回路及びコンパレータ |
| WO2015088020A1 (ja) * | 2013-12-13 | 2015-06-18 | 株式会社日立パワーデバイス | 整流装置、オルタネータおよび電力変換装置 |
| JP2015116077A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社日立製作所 | 整流装置、オルタネータおよび電力変換装置 |
| TWI583118B (zh) * | 2013-12-13 | 2017-05-11 | Hitachi Power Semiconductor Device Ltd | Rectifier, alternator and power conversion device |
| US9966871B2 (en) | 2013-12-13 | 2018-05-08 | Hitachi Power Semiconductor Device, Ltd. | Rectification device, alternator, and power conversion device |
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