KR920005257B1 - 정전류원 회로 - Google Patents

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KR920005257B1
KR920005257B1 KR1019890018167A KR890018167A KR920005257B1 KR 920005257 B1 KR920005257 B1 KR 920005257B1 KR 1019890018167 A KR1019890018167 A KR 1019890018167A KR 890018167 A KR890018167 A KR 890018167A KR 920005257 B1 KR920005257 B1 KR 920005257B1
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요시노리 요시까와
구니히꼬 고또
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후지쓰 가부시끼 가이샤
야마모도 다꾸마
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    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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    • G—PHYSICS
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Abstract

내용 없음.

Description

정전류원 회로
제1a도는 종래의 정전류원 회로의 회로도.
제1b도는 제1a도에 도시한 회로에 사용된 전류 미러(mirror)회로의 회로도.
제2도는 본 발명의 바람직한 실시예에 따른 정전류 전원회로의 회로도.
제3도는 정전류 진원회로의 상세한 구성의 회로도.
제4도는 콜렉터 전류대 콜렉터-에미터 전압 특성을 도시한 그래프.
제5a도 내지 제5c도는 제3도에 도시한 바이어스 회로의 변화를 도시한 회로도.
제6도는 본 발명의 응용의 회로도.
제7도는 본 발명의 다른 응용의 회로도.
제8a도 내지 제8b도는 본 발명에 사용된 전류 미러회로의 변화의 회로도.
본 발명은 일반적으로 정전류원 회로에 관한 것이고, 특히 전지계 응용에 대해 적합한 정전류원 회로에 관한 것이다.
최근에, 전자회로는 폭넓은 전원전압 범위 이상에서 동작할 수 있에 요구되어 왔다. 부분 응용, 다양한 전지계 응용에서, 5V계 기준 전원전압으로 동작할 수 있도록 설계된 전자회로는 3V 또는 2V의 감소된 전원전압으로 안정된 동작을 할 수 있도록 요구되어 왔다. 본 발명은 전원전압이 감소하므로 전자회로가 정확하게 동작할때 충분한 전류로 전자회로를 제공할 수 있는 정전류원 회로에 관한 것이다.
제1a도에 따라, 거기에는 종래의 정전류원 회로(예를들면, 일본 종합 회합의 전자 및 통신기술 연구소에서, PP.2-176, 1985년 T. 사이또 등에 의해 발행된 "DTMF/PULSE DIALER LSI"에 보임) 도시하였다. 도시한 회로는 npn형 바이폴라 트랜지스터(지금부터 간단히 트랜지스터라 칭함) 1을 포함한다. 부하레지스터 7은 트랜지스터 1의 에미터에 연결되고, 레지스터 2는 베이스와 에미터 사이에 연결된다. 전류 Iref는 레지스터 2을 통하여 흐른다. 전류 미러회로 4는 기준전류인 전류 Iref를 이용하고, 출력전류 Io를 부하회로 5에 공급한다. 제18도에 도시한 바와 같이, 전류 미러회로 4는 2개의 P-채널 MOS 트랜지스터 4a와 4b로 구성되었다.
부하 레지스터 7을 통하여 흐르는 전류 Ia는 다음과 같다:
Ia=Ic+Iref=(1+B)Iref……………………………………………………………(1)
여기서 Ic는 콜렉터 전류이고, B는 트랜지스터 1의 전류 전송비이다. 전류 Ia는 다음과 같다 :
Ia=Va/r1…………………………………………………………………………(2)
여기서 Va는 레지스터 7에 걸리는 전압이고, r1은 레지스터 7의 저항이다. 전압 Va는 양의 전원전압 VDD로부터 트랜지스터 1의 베이스-에미터 전압 VBE와 전류 미러회로 4에서 야기된 전압 강하의 합을 감합으로써 얻어진 전압과 같다. 즉, 레지스터 7에 걸리는 전압 Va는 다음과 같이 표시한다.
Va=VDD-[(│Vth│-△1)+(VBE+△2)] (3)
여기서 │Vth│는 MOS 트랜지스터 4a의 한계전압의 절대값이고, △1은 전압 Vth대의 에라(error)전압이고, △2는 베이스-에미터 전압 VBE의 에라전압이다.
일반적으로, 한계전압 Vth의 절대값과 에라전압 △1의 합은 대략 1.0V이고, 베이스-에미터 전압 VBE와 에라전압 △2의 합은 대략 0.7V이나. 이 경우에, 전원전압 VDD가 5V와 같을때, 전압 Va(지금부터 Va1과 VDD)는 5V와 같다고 한다)는 대략 3.3V이다. 이 경우에, 전류 Ia(Ia1)는
Ia1= 3.3/r1(4)
전원전압 VDD가 2V와 같을때, 전압 Va(지금부터 Va2와 VDD는 2V와 같다고 함)는 대략 0.3V이다. 이경우에 전류 Ia(Ia2)는 다음과 같다·
Ia2= 0.3/r1(5)
다음의 공식은 공식들(4) 및 (5)로부터 얻어진다.
Ia2= Ia1/11 (6)
즉, 2V와 같은 전류 Ia2와 VDD는 5V와 같은 전류 Ia1과 VDD와 같이 큰 1/11이다· 따라서, 출력전류 Io는감소하고, 부하회로 5의 기능 부전(不全)을 야기시킨다. 예를들면, 부하회로 5는 진동하거나 그의 주파수특성이 변한다.
따라서, 본 발명의 일반적인 목적은 언급한 단점이 제거되는 향상된 정전류원 회로에 관한 것이다.
특히, 본 발명의 목적은 전원전압이 강하게 감소할때 전류 미러회로에서 유도된 출력전류의 감소가 억제되는 정전류원 회로를 제공하는 것이다.
본 발명의 상기 목적은 기준전류를 기초로 조절되는 출력전류를 부하회로에 공급하는 전류 미러회로: 에미터, 첫번째 전원선에 연결된 콜렉터, 전류 미러회로에 결합된 베이스를 갖는 트랜지스터; 에미터와 베이스 사이에 결합된 레지스터, 레지스터를 통하여 흐르는 기준전류: 트랜지스터를 통하여 흐르는 콜렉터 전류와 기준전류로 이루어진 전류, 바이어스 전압에 따라 두번째 전원선으로 향하는 전류를 제어하기 위하여 에미터에 결합된 전류 제어수단: 전류경로를 통하여 첫번째 전원선에서 두번째 전원선으로 흐르는 전류로부터 바이어스 전압을 유도하기 위하여 전류경로를 갓고, 전류 제어수단에 결합된 바이어스 수단으로 이루어진 정전류원 회로에 의해 성취된다.
본 발명의 언급한 목적은 첫번째 기준전류를 기초로 조절외는 츨력전류를 부하회로애 공급하는 전류 미러회로: 에미터, 첫번째 전원선에 연결왼 콜렉터, 전류 미러회로에 결합퇸 베이스를 갖는 트랜지스터: 에미터와 베이스 사이에 결합된 레지스터, 레지스터를 통하여 흐르는 첫번째 기준전류: 트랜지스터를 통하여 흐르는 기준전류와 콜렉더 전류로 이루어진 전류, 첫번째 전원선에서 두번째 전원선으로 향하는 두번째 기준전류에 따라 두번째 전원선으로 향하는 전류를 제어하기 위하여 트랜지스터의 에미터에 결합된 전류미러수단으로 이루어진 정전류원 회로에 의해 또한 성취된다.
본 발명의 언급한 목적은 차동회로를 구성하기 위하여 상호적으로 연결된 소오스를 갖는 첫번째와 두번째트랜 지스터 및 첫번째 전원선에서 소오스로 전류가 흐르고, 소오스와 첫번째 전원선 사이에 결합되고, 정전류원 회로에 결합된 게이트를 갖는 세번째 트랜지스터를 포함하는 차동 중폭회로에 적합한 정전류원 회로에의해 또한 성취된다. 정전류원 회로는 기준전류를 기초로 조절되는 출력전류를 부하회로에 공급하는 전류미러회로: 에미터, 첫번째 전원선에 연결된 콜렉터, 전류 미러회로에 결합된 베이스를 갖는 트랜지스티;에미터와 베이스 사이에 결합된 레지스터, 레지스터를 통하여 흐르는 기준전류; 트랜지스터를 통하여 흐르는 기준전류와 콜렉터 전류로 이루어진 전류, 바이어스 전압에 따라 두번째 전원선으로 향하는 전류를 제어하기 위하여 에미터에 결합된 전류제어수단: 전류경로를 통하여 첫번째 전원선에서 두번째 전원선으로 흐르는 전류로부터 바이어스 전압을 유도하기 위하여 전류경로를 갖고 전류제어수단에 결합된 바이어스 수단으로 이루어졌다.
본 발명의 다른 목적들, 특징 및 장점들은 첨부된 도면과 함께 읽혀질때 다음의 상세한 설명으로부터 뚜렷해질 것이다.
설명은 제2도에 의거하여 본 발명의 바람직한 실시예로 주어진다. 제1a도와 제1b도에 도시한 동일한부분들은 동일참조 번호로 주어진다.
실시예의 가장 중요한 특징은 전류제어회로 3이 제1a도에 도시한 레지스터 7 대신 대치되는 것이고, 전류제어의로 3이 전지에 의해 제공된 양의 전원 VDD와 음의 전원 GND 사이에 연결된 바이어스 회로(전류경로) 6에 의해 바이어스 된다. 전류제어회로 3은 n채널 MOS 트랜지스터 3a를 포함한다. 바이어스 회로6은 MOS 트랜지스터 3a의 게이트에 전원전압 VDD에 따라 좌우되는 바이어스 전압을 공급한다. 바이어스전압 6은 전압강하 Vp를 나타낸다. 전류 Ip 바이어스 회로 6을 통하여 흐르는 다음의 공식에 의해 규정된다:
IP= (VDD-VP)/R (7)
여기서 R은 바이어스 회로 6에 포함되는 저항이다. 전원전압 VDD가 5V이고, 전압강하 Vp가 1V와 같게세트될때, 전류 Ip(이 전압 값애 대한 표시 Ip1)은 다음과 같다.
Ip1= (5-l)/R = 4/R (8)
전원전압 Vm가 2V로 감소할때, 전류 Ip(이 전압에 대한 표시 Ip2)는 다음과 같다.
Ip = (2 -1) /R = 1/R (9)
다음의 공식은 공식를(8) 및 (9)로부터 얻어진다.
Ip2= Ip1/4 (10)
전류제어회로 3을 통하여 흐르는 전류 IA는 전류 Ip와 비례한다. 따라서, 전류제어회로 3을 통하여 흐르는 전류 IA의 감소가 제1a도에 도시한 종래의 구성과 비교할때 강력히 억제되는 것을 공식들(6)과 (10)사이의 비교로부터 보여진다. 결과로, 부하회로 5는 전원전압 VDD의 큰 감소로 동작할 수 있다. 다른 말로,본 정전류원 회로는 서로 다른 기준 전원전압을 갖는 다양한 부하회로를 유도할 수 있다.
제3도는 제2도에 도시한 정전류원 회로 6의 상세한 구성의 회로도이다. 제3도에 의거하여. 바이어스회로 6은 직렬로 연결된 레지스터 6a와 n-채널 MOS 트랜지스터 6b로 구성되었다. 레지스터 6a는 바이어스 회로 6의 언급한 저항 R을 나타낸다. 레지스터 6a는 확산 레지스터 또는 폴리실리콘 레지스터이다.MOS 트랜지스터 6b의 드레인은 그의 게이트에 연결된다. MOS 트랜지스터 6b의 소오스는 전원 GND에 연결된다. 이미 언급한 바와 같이, 전원전압 VDD가 5V에서 2V로 감소할때, 전류 IA는 IA/4로 감소한다.그것은 전류 IA가
Figure kpo00002
로 감소할때, 출력전류 Io는
Figure kpo00003
만큼 감소하지 않는다.기준전류 Iref가 같거나 소정의 전류이하일때, 기준전류 Iref의 진동은 트랜지스터 1의 베이스와 에미터 사이의 확장으로 완화된다. 다른 말로,베이스-에미터 전압 VBE는 약 0.6V 전압을 유지한다. 이런 이유 때문에, 거기에 전류 IA의 진동이 있올때, 기준전류 Iref는 크게 영향을 받지 않는다. 전류 IA의 감소가 철저히 억제되기 때문에, 콜렉터 전류 IC의 감소도 또한 억제된다.
제4도는 콜렉터 전류대 콜렉터-에미터 전압특성 그래프이다. 전원전압 VDD가 VDD1에서 VDD2로 변한다고 가징한다.여기서 VDD1＜VDD2. 제1a도에 도시한 중래의 구성에서, 콜렉터 전류 IC는 IC1에서 IC2로 변하고, 대웅적으로 베이스-에미터 전압 VBE는 VBE1에서 VBE2로 변한다. 이 경우에, 트랜지스터 1의 동작점은 제4도에 도시한 바와 같이 A에서 B로 변한다. 한편, 제3도에 도시한 구성에서, 콜렉터 전류 Ic는 Ic1'에서 VBE2',로 변한다. 이 경우에, 트랜지스터 1의 동작점은 단지 A'에서 B'로 변한다. 따라서 다음의 공식을 만족한다.
│IC2-IC1│ ＞ │IC2'-IC1'│
다음의 공식이 확증된다: (11)
│VBE2-VBE1│ ＞ │ VBE2'-VBE1'│ (12)
전류 Ic가 전원전압 VDD의 진동에 따라 좌우되지 않음을 제4도의 그래프로부터 알 수 있다.따라서 출력전류 Io의 진동은 크제 억제된다.
제3도에 도시한 레지스터 6a는 다른 요소로 대치된다. 예를들면, 제5a도에 도시한 바와 같이, 레지스터로서 제공된 p-채널 MOS 트랜지스터 6c는 전원 VDD와 MOS 트랜지스터 6b사이에 삽입된다. MOS 트랜지스터 6c의 드레인은 전원 VDD에 연결되고, 그의 게이트와 상호적으로 연결된 소오스는 MOS 트랜지스터6b의 드레인에 연결된다. 제5b도에 도시한 바와 같이, n-채널 MOS 트랜지스터 6d는 전원 VDD와 트랜지스터 6b 사이에 제공된다. M0S 트랜지스터 6d의 게이트와 상호적으로 연결된 드레인은 전원 VDD에 연결되고, 그의 소오스는 MOS 트랜지스터 6b의 드레인에 연결된다. 제5c도에 도시한 바와 같이, 공핍형MOS 트랜지스터 6e는 전원 VDD와 MOS 트랜지스터 6b 사이에 제공된다.
제6도는 본 발명의 응용의 회로도이다. 제6도에서, 앞의 도면의 그것들과 동일한 부분들은 동일 참조번호로 주어쳤다. 본 정전류원 회로는 출력회로 10에 의한 다음의 종래의 차동중폭기 9에 응용된다.
제6도에 의거하여, n-채널 MOS 트랜지스터 8은 전류 미러회로 4의 출력전류 Io를 대응하는 바이어스진압으로 변환시킨다. 변환원 바이어스 전압은 2개의 p-채널 MOS 트랜지스터 9a, 9b와 3개의 n-채널MOS 트랜지스터 9c, 9d로 구성원 차동 증폭기 9에 인가된다. 입력신호를 INl, IN2는 MOS 트랜지스터를 9c, 9d 각각의 게이트애 인가된다. 출력회로 10은 p-채널 MOS 트랜지스터 10a와 n-채널 MOS 트랜지스터 10b로 구성되었다. 차동 증폭키 9는 2개의 출력을 갖고, 그것들중 하나의 MOS 트랜지스터 10a의게이트에 인가되고, 그것들중 다른 하나는 MOS 트랜지스터 10b의 게이트애 인가된다. MOS 트랜지스터를10a와 10b의 드레인은 도시한 출력신호 OUT를 통하여 상호적으로 연결된다.
제7도는 본 발명의 다른 응용을 도시하였다. 제7도에서, 암의 도면에 도시한 그겻들과 같은 부분들은 동일한 참조번호로 주어진다. 본 정전류원 회로는 차동중폭기 11얘 응용된다. MOS 트랜지스터 4b는 전튜미러회로 4와 차동중폭기 11에 공통으로 사용원다. 극, MOS 트랜지스터 4b는 전류 미러회로 4의 요소중에하나이고, 차동중폭기 11의 정전류원 트랜지스터로서 제공된다. 도시한 바와 같이, 차동중폭기 11은 2개의p-채널 MOS 트랜지스터 1la,11b와 2개의 n-채널 MOS 트랜지스터 11c, 11d로 구성뫼었다.
제8a도 전류 미러회로 4 대신 대치될 수 있는 선택적인 전류 미러회로의 회로도이다. 도시한 바와 같이,그 대안은 2개의 npn형 바이폴라 트랜지스터 4c, 4d로 구성되었다.
제8b도는 MOS 트랜지스터 3a, 6b로 구성된 선텍적인 전류 미러회로의 회로도이다. 그 대안은 2개의 pnp형 바이폴라 트랜지스터 3b, 6f로 구성되었다.
본 발명은 언급한 실시예에 제한하지 않는다. 수정과 변화는 본 발명의 영역을 벗어남이 없이 구성될 것이다.

Claims (19)

  1. 기준전류(Irer)를 기초로 조절되는 출력전류(Io)를 부하회로(5)에 궁급하는 전류 미러회로(4), 에미터, 첫번째 전원산(VDD)에 연결된 콜렉터, 상기 전류 미러회로에 결합된 베이스를 갖는 트랜지스터(1), 상기 에미터와 베이스 사이에 결합된 레지스터(2), 상기 레지스터를 통하여 흐르는 상기 기준전류를 포함하고, 상기 트랜지스터를 통하여 흐르는 상기 기준전류와 콜렉터 전류(Ic)로 이루어진 상기 전류, 바이어스전압에 따라 두번째 전원선(GND)로 향하는 전류(IA)를 제어하기 위하여 상기 에미터에 결합된 전류제어수단(3), 상기 전류경로를 통하여 상기 첫번째 전원선에서 상기 두번째 전원선으로 흐르는 전류(Ip)로부터 상기 바이어스 전압을 유도하기 위하여 전류경로를 갖고 상기 전류제어수단에 결합된 바이어스수단(6)으로 이루어진 것을 특징으로 하는 정전류원 회로.
  2. 톡허청구 벙위 제1항에 있어서, 상기 전류제어수단(3)이 상기 트랜지스터(1)의 에미터와 상기 두번째 전원선(GND) 사이에 결합된 금속산화물 반도체(MOS) 트랜지스터(3a)로 이루어지고, 상기 바이어스수단(6)으로부티 상기 바이어스 전압에 게이트를 갖는 상기 MOS 트랜지스터와 관계가 있는 것을 특징으로하는 정전류원 회로.
  3. 특허청구 범위 제1항에 있어서, 상기 바이어스 수단(6)이 상기 첫번째 전원선(VDD)와 두번째 단자에 결합된 첫번째 단자를 갖는 레지스터(6a), 상기 레지스터의 두번째 단자에 결합된 드레인을 갖는 n-채널 MOS 트랜지스터(6b), 상기 드레인에 결합된 게이트, 상기 두번째 전원선(GND)에 연결된 소오스로 이루어진 상기 바이어스 수단(6), 상기 바이어스 전압이 상기 n-채널 MOS 트랜지스터의 게이트로부터 유도되는 것을 특징으로 하는 정전류원 회로.
  4. 특허청구 범위 제1항에 있어서, 상기 바이어스 수단(6)이 상기 첫번째 전원선(VDD)에 결합된 드레인을 갖는 p-채널 MOS 트랜지스터(6c), 게이트, 상기 게이트에 결합된 소오스, 상기 p-채널 MOS 트랜지스터의 게이트와 소오스에 결합된 드레인을 갖는 n-채널 MOS 트랜지스터, 그의 드레인에 결합된 게이트, 상기 두번째 전원선에 결합된 소오스로 이루어지고, 상기 바이어스 전압이 상기 n-채널 MOS 트랜지스터의 게이트로부터 유도되는 것올 특징으로 하는 정전류원 회로.
  5. 특허청구 범위 제1항에 있어서, 상기 바이어스 수단(6)이 상기 첫번째 전원선(VDD)에 결합된 드레인을 갖는 첫번째 n-채널 MOS 트랜지스터(6d), 그의 드레인에 결합된 게이트, 소오스, 상기 첫번째 n-체널 트랜지스터에 결합된 드레인을 갖는 두번째 n-채널 MOS 트랜지스터(6d), 그의 상기 드레인에 결합된 게이트, 상기 두번째 전원선(GND)에 결합된 소오스로 이루어지고, 상기 바이어스 전압이 상기 두번째 n-채널 MOS 트랜지스터의 게이트로부터 유도되는 것을 특징으로 하는 정전류원 회로.
  6. 특허청구 범위 제1항에 있어서, 상기 바이어스 수단(6)이 공핍형 MOS 트랜지스터(6e)로 이루어진것을 특징으로 하는 정전류원 회로.
  7. 특허청구 범위 제2항에 있어서, 상기 레지스터(6b)가 확산 레지스터로 이루어진 것을 특징으로 하는 정전류원 회로.
  8. 특허청구 범위 제3항에 있어서, 상기 레지스터(6b)가 폴리실리큰 레지스터로 이루어진 것을 톡징으로 하는 정전류원 회로.
  9. 특허청구 범위 제1항 내지 제8항에 있어서, 상기 트랜지스터(1)이l npn형 바이폴라 트랜지스터(1)인 것을 특징으로 하는 정전류원 회로.
  10. 특허청구 범위 제1항 내지 제9항에 있어서, 첫번째와 두번째 전원선을(VDD,GND)이 전지로부터 전원전압을 수신하는 것을 특징으로 하는 정전류원 회로.
  11. 특허청구 범위 제1항 내지 제10항에 있어서, 상기 부하회로가 상기 전류 미러회로에 결합된 드레인을 갖는 MOS 트랜지스터, 상기 두번째 전원선에 결합된 소오스, 상기 드레인에 결합된 게이트로 이루어진정전류원 회로.
  12. 첫번째 기준진류(Irer)를 기초로 조절되는 출력전류(Io)부하회로(5)에 공급하는 전류 미러회로(4),에미터, 첫번째 전원선(VDD)에 연결된 콜렉터, 상기 전류 미러회로에 연결된 베이스를 갖는 트랜지스터(1), 상기 에미터와 베이스 사이에 결합된 레지스터(2), 상기 레지스터를 통하여 흐르는 상기 기준전류를포함하고, 상기 첫번째 전원선에서 상기 두번째 전원선으로 향하는 상기 두번째 기준전류, 상기 트랜지스터를 통하여 흐르는 상기 기준전류와 콜렉터전류(Ic)로 이루어진 상기 전류, 두번째 기준전류(Ip)를 따라 두번째 전원선(GND)으로 향하는 전류(IA)를 제어하기 위하여 상기 트랜지스터의 에미터에 결합된 전류미러수단(3.6)으로 이루어진 것을 특징으로 하는 정전류원 회로.
  13. 특허청구 범위 제12항에 있어서, 상기 전류 미러수단(3, 6)이 상기 두번째 기준전류로부터 전압강하(Vp)를 얻기 위한 전압강하수단(6a, 6c, 6d, 6e)과 전류 미러회로를 구성하기 위하여 연결된 한쌍의 트랜지스터(3a, 6b : 3b, 6f)로 이루어지고, 상기 한쌍의 기준전류, 상기 한쌍의 트랜지스터중 다른 하나를 통하여 흐르는 상기 전류로 이루어진 것을 특징으로 하는 정전류원 회로.
  14. 특허청구 범위 제13항에 있어서, 상기 항쌍의 트랜지스터(3a, 6b : 3b, 6f)가 MOS 트랜지스터(3a, 6b)인 것을 특깅으로 하는 정전류원 회로.
  15. 특허청구 범위 제13항에 있어서, 상기 한쌍의 트랜지스터(3a,6b:3b,6f)가 바이폽라 트랜지스터(3b·
    6f)인 것을 특깅으로 하는 정전류원 회로·
  16. 특허청구 범위 제13항에 있어서, 상기 전압강하 수단(6a,6c,6d,6e)이 레지스터(6a)로 이루어진 것을
    특징으로 하는 정전류원 희로.
  17. 특허청구 범위 제12항 내지 제16항에 있어서, 상기 첫번째와 두번째 전원선들를(VDD, GND)이 전지로부터 전원전압을 수신하는 것을 특징으로 하는 정전류원 회로.
  18. 특허청구 범위 제12항 내지 제17항에 있어서, 상기 전류 미러회로에 결합된 드레인을 갖는 MOS 트랜지스터, 상기 두번째 전원선에 결합된 소오스, 상기 드레인에 결합된 게이트로 이루어진 정전류원 회로.
  19. 차동회로를 구성하기 위하여 상호적으로 연결된 소오스들을 갖는 첫번째와 두번째 트랜지스터(9c, 9d)와 상기 정전류원 회로에 결합된 게이트를 갖고, 상기 소오스애서 상기 두번째 전원선으로 전류가 흐르고 상기 소오스들과 두번째 전원선(GND) 사이에 결합된 세번째 트랜지스터(9e)를 포함하는 차동중폭회로(9)를 응용하고, 기준전류(Iref)를 기초로 조절되는 츨력전류(Io)를 부하회로(5)에 공급하는 전류미러회로(4): 에미터, 첫번째 전원선(VDD)에 연결된 콜렉터, 상기 전류 미리회로애 결합된 베이스를 갖는 트랜지스터(1): 상기 에미터와 베이스 사이에 결합된 레지스터(2), 상기 레지스터를 통하여 흐르는 상기 기준전류를 포함하고, 상기 트랜지스티를 통하여 흐르는 상기 기준전류와 콜랙터 전류(Ic)로 이루어진 상기 전류, 바이어스 전압얘 따라 상기 첫번째 전원선으로 향하는 전류(IA)를 제어하기 위하여 상기 에미터에 결합된 전류제어수단(3). 상기 전류 경로를 통하여 상기 두번째 전원선에서 상기 첫번째 전원선으로 흐르는 전류(Ip)로부터 상기 바이어스 전압을 얻기 위하여 전류경로를 갓고 상기 전류제어 수단에 결합된 바이어스 수단(6)을 륵징으로 하는 정전류원 회로.
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