JPH0470204A - バイアス電圧発生回路及び演算増幅器 - Google Patents
バイアス電圧発生回路及び演算増幅器Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイアス電圧発生回路及び演算増幅器に関し
、特に半導体集積回路（ｒｃ）の外付は抵抗器により複
数のバイアス電圧を同時に設定できるようにしたバイア
ス電圧発生回路及び演算増幅器に関する。
、特に半導体集積回路（ｒｃ）の外付は抵抗器により複
数のバイアス電圧を同時に設定できるようにしたバイア
ス電圧発生回路及び演算増幅器に関する。
本発明のバイアス電圧発生回路は、ダイオード接続され
た第１導電型の第１のトランジスタ、前記載１導電型の
第２及び第３のトランジスタからなるカレントミラー回
路と、各々がダイオード接続されると共に各々の入力電
極が前記カレントミラー回路の第２及び第３のトランジ
スタの出力電極に接続された前記第１導電型とは異なる
第２導電型のバイアス電圧発生用の第４及び第５のトラ
ンジスタとを有し、前記カレントミラー回路の第１乃至
第３のトランジスタ及び前記バイアス電圧発生用の第４
及び第５のトランジスタを１チップ半導体基板上に形成
すると共に、前記カレントミラー回路の第１のトランジ
スタの入力電極に接続され、所定のバイアス電流を供給
する抵抗器を前記半導体基板の外部に設け、前記抵抗器
の抵抗値により第４及び第５のトランジスタのバイアス
出力電圧を同時に設定できる。
た第１導電型の第１のトランジスタ、前記載１導電型の
第２及び第３のトランジスタからなるカレントミラー回
路と、各々がダイオード接続されると共に各々の入力電
極が前記カレントミラー回路の第２及び第３のトランジ
スタの出力電極に接続された前記第１導電型とは異なる
第２導電型のバイアス電圧発生用の第４及び第５のトラ
ンジスタとを有し、前記カレントミラー回路の第１乃至
第３のトランジスタ及び前記バイアス電圧発生用の第４
及び第５のトランジスタを１チップ半導体基板上に形成
すると共に、前記カレントミラー回路の第１のトランジ
スタの入力電極に接続され、所定のバイアス電流を供給
する抵抗器を前記半導体基板の外部に設け、前記抵抗器
の抵抗値により第４及び第５のトランジスタのバイアス
出力電圧を同時に設定できる。
また、本発明の演算増幅器は、各々が定電流源用トラン
ジスタを有する複数チャンネルの演算増幅器を前記ｌチ
ップ半導体基板上に形成すると共に、前記第４及び第５
のトランジスタの降下電圧により前記複数チャンネルの
演算増幅器の定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
ジスタを有する複数チャンネルの演算増幅器を前記ｌチ
ップ半導体基板上に形成すると共に、前記第４及び第５
のトランジスタの降下電圧により前記複数チャンネルの
演算増幅器の定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
従来、例えば特開昭６２−６８３０８号公報に記載され
ている通り、ＭＯＳＦＥＴ（絶縁ゲート型電界効果型ト
ランジスタ）を用いた演算増幅器が知られている。
ている通り、ＭＯＳＦＥＴ（絶縁ゲート型電界効果型ト
ランジスタ）を用いた演算増幅器が知られている。
すなわち、第３図の従来の演算増幅器器の一例を示す回
路図において、ＱＡ、Ｑｓは差動増幅用のＮチャンネル
型ＭＯ３ＦＥＴであり、Ｑｃ、Ｑ、は差動増幅用のＭＯ
３ＦＥＴＱａ 、Ｑｓのドレインにカレントミラー回路
として構成されたＰチャンネル型ＭＯ３ＦＥＴである。
路図において、ＱＡ、Ｑｓは差動増幅用のＮチャンネル
型ＭＯ３ＦＥＴであり、Ｑｃ、Ｑ、は差動増幅用のＭＯ
３ＦＥＴＱａ 、Ｑｓのドレインにカレントミラー回路
として構成されたＰチャンネル型ＭＯ３ＦＥＴである。
Ｑえはレベルシフト用のＮチャンネルＭＯ３ＦＥＴであ
り、ＭＯ３ＦＥＴＱｉのドレイン出力及びＮチャンネル
ＭＯ３ＦＥＴＱ！のソース出力によりプッシュプル接続
されたＰチャンネルＭＯ３ＦＥＴＱＦ及びＮチャンネル
ＦＥＴＱ、を駆動する。Ｑ、はバイアス電圧発生用のＮ
チャンネルＭＯＳ Ｆ ＥＴテアリ、抵抗体として直列
に接続されたＰチャンネルＭＯ５ＦＥＴＱ＋ とＮチャ
ンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｊを介して電源端子
＋Ｖと＝■との間に接続される。
り、ＭＯ３ＦＥＴＱｉのドレイン出力及びＮチャンネル
ＭＯ３ＦＥＴＱ！のソース出力によりプッシュプル接続
されたＰチャンネルＭＯ３ＦＥＴＱＦ及びＮチャンネル
ＦＥＴＱ、を駆動する。Ｑ、はバイアス電圧発生用のＮ
チャンネルＭＯＳ Ｆ ＥＴテアリ、抵抗体として直列
に接続されたＰチャンネルＭＯ５ＦＥＴＱ＋ とＮチャ
ンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｊを介して電源端子
＋Ｖと＝■との間に接続される。
そして、バイアス電圧発生用のＮチャンネルＭＯ３ＦＥ
ＴＱ、により定電流源用ＮチャンネルＭＯ３ＦＥＴ）ラ
ンジメタＱ１及びＱＬを共通バイアスする。
ＴＱ、により定電流源用ＮチャンネルＭＯ３ＦＥＴ）ラ
ンジメタＱ１及びＱＬを共通バイアスする。
第３図において、抵抗体として直列に接続されたＰチャ
ンネルＭＯ３ＦＥＴＱ、とＮチャンネルＭＯ３ＦＥＴＱ
、の抵抗値は、ＩＣで構成した場合±２０乃至±３０％
ばらつくために動作電流を大きく設定する必要があり、
その結果消費電力が大きくなる欠点があった。
ンネルＭＯ３ＦＥＴＱ、とＮチャンネルＭＯ３ＦＥＴＱ
、の抵抗値は、ＩＣで構成した場合±２０乃至±３０％
ばらつくために動作電流を大きく設定する必要があり、
その結果消費電力が大きくなる欠点があった。
また、演算増幅器を複数チャンネル設け、電流源用Ｎチ
ャンネルＭＯ３ＦＥＴ）ランジメタＱ。
ャンネルＭＯ３ＦＥＴ）ランジメタＱ。
及びＱＬをそれぞれバイアスする場合、バイアス電圧発
生用のＮチャンネルＭＯ３ＦＥＴＱ、と定電流源用トラ
ンジスタＱ、及びＱ、との間の電圧ラインを引き回すの
でノイズを拾いやすいと共に、それぞれ独立にバイアス
電圧発生用のＮチャンネルＭＯ３ＦＥＴＱＪ 、Ｑイ及
びＰチャンエルＭＯ３ＦＥＴＱ、を設けるため、ＩＣの
チンプサイズが大きくなる欠点があった。
生用のＮチャンネルＭＯ３ＦＥＴＱ、と定電流源用トラ
ンジスタＱ、及びＱ、との間の電圧ラインを引き回すの
でノイズを拾いやすいと共に、それぞれ独立にバイアス
電圧発生用のＮチャンネルＭＯ３ＦＥＴＱＪ 、Ｑイ及
びＰチャンエルＭＯ３ＦＥＴＱ、を設けるため、ＩＣの
チンプサイズが大きくなる欠点があった。
従って、本発明の目的は、前記欠点を改良したバイアス
電圧発生回路及び演算増幅器を提供することにある。
電圧発生回路及び演算増幅器を提供することにある。
〔課題を解決するための手段］
本発明のバイアス電圧発生回路は、ダイオード接続され
た第１導電型の第１のトランジスタ、前記第１導電型の
第２及び第３のトランジスタからなるカレントミラー回
路と、各々がダイオード接続されると共に各々の入力電
極が前記カレントミラー回路の第２及び第３のトランジ
スタの出力電極に接続された前記第１導電型とは異なる
第２導電型のバイアス電圧発生用の第４及び第５のトラ
ンジメタとを有し、前記カレントミラー回路の第１乃至
第３のトランジスタ及び前記バイアス電圧発生用の第４
及び第５のトランジスタを１チップ半導体基板上に形成
すると共に、前記カレントミラー回路の第１のトランジ
スタの入力電極に接続され、所定のバイアス電流を供給
する抵抗器を前記半導体基板の外部に設けて構成される
。
た第１導電型の第１のトランジスタ、前記第１導電型の
第２及び第３のトランジスタからなるカレントミラー回
路と、各々がダイオード接続されると共に各々の入力電
極が前記カレントミラー回路の第２及び第３のトランジ
スタの出力電極に接続された前記第１導電型とは異なる
第２導電型のバイアス電圧発生用の第４及び第５のトラ
ンジメタとを有し、前記カレントミラー回路の第１乃至
第３のトランジスタ及び前記バイアス電圧発生用の第４
及び第５のトランジスタを１チップ半導体基板上に形成
すると共に、前記カレントミラー回路の第１のトランジ
スタの入力電極に接続され、所定のバイアス電流を供給
する抵抗器を前記半導体基板の外部に設けて構成される
。
また、本発明の演算増幅器は各々が定電流源用トランジ
スタを有する複数チャンネルの演算増幅器を前記ｌチッ
プ半導体基板上に形成すると共に、前記第４及び第５の
トランジスタの降下電圧により前記複数チャンネルの演
算増幅器の定電流源用トランジスタをそれぞれバイアス
するように構成される。
スタを有する複数チャンネルの演算増幅器を前記ｌチッ
プ半導体基板上に形成すると共に、前記第４及び第５の
トランジスタの降下電圧により前記複数チャンネルの演
算増幅器の定電流源用トランジスタをそれぞれバイアス
するように構成される。
［作用］
本発明のバイアス電圧発生回路によれば、所定のバイア
ス電流を供給する抵抗器を前記半導体基板の外部に設け
ることにより前記抵抗器のばらつきが少なくなるのでバ
イアス電流値を正確に設定できると共に、抵抗器の抵抗
値により第４及び第５のトランジスタのバイアス出力電
圧を同時に設定できる。
ス電流を供給する抵抗器を前記半導体基板の外部に設け
ることにより前記抵抗器のばらつきが少なくなるのでバ
イアス電流値を正確に設定できると共に、抵抗器の抵抗
値により第４及び第５のトランジスタのバイアス出力電
圧を同時に設定できる。
また、本発明の演算増幅器は、各々が定電流源用トラン
ジスタを有する複数チャンネルの演算増幅器を前記１チ
ップ半導体基板上に形成すると共に、前記第４及び第５
のトランジスタの降下電圧により前記複数チャンネルの
演算増幅器の定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
ジスタを有する複数チャンネルの演算増幅器を前記１チ
ップ半導体基板上に形成すると共に、前記第４及び第５
のトランジスタの降下電圧により前記複数チャンネルの
演算増幅器の定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明のバイアス電圧発生回路の基本構成を
示す回路図であり、１は全体として１チップ半導体基板
上（図示しない）に形成されたＩＣ（集積回路）を示す
。Ｑｌはダイオード接続された第１導電型の第１のトラ
ンジスタ（−例としてＮチャンネル型ＭＯ３ＦＥＴ）
、Ｑｚ及びＱ３は第１導電型の第２及び第３のトランジ
スタ（−例としてＮチャンネル型ＭＯ３ＦＥＴ）であり
、第１のトランジスタＱ、と第２及び第３のトランジス
タＱ２及びＱ、はゲート・ソース間が互いに並列に接続
されてカレントミラー回路（ＣＭ）を構成する。Ｑ、及
びＱ、は各々がダイオード接続されると共に各々の入力
電極がカレントミラー回路（ＣＭ）の第２のトランジス
タＱｚ及び第３のトランジスタ（Ｑ、）の出力電極（ド
レイン）と電源端子■。との間に接続された第１導電型
とは異なる第２導電型のバイアス電圧発生用の第４及び
第５のトランジスタ（−例としてＰチャンネル型ＭＯ３
ＦＥＴ）であり、カレントミラー回路ＣＭの第１乃至第
３のトランジスタＱｌ乃至Ｑ、と共に１チップ半導体基
板上に形成される。２は所定のバイアス電流を供給する
抵抗器であり、電源端子■、とＩＣＩのピンＰ、との間
にに接続される。ＩＣＩのビンＰ２は、カレントミラー
回路ＣＭの第１乃至第３のトランジスタＱ、乃至Ｑ３の
各ソースに接続されると共に接地される。３及び４は、
第４及び第５のトランジスタＱ４及びＱ。
示す回路図であり、１は全体として１チップ半導体基板
上（図示しない）に形成されたＩＣ（集積回路）を示す
。Ｑｌはダイオード接続された第１導電型の第１のトラ
ンジスタ（−例としてＮチャンネル型ＭＯ３ＦＥＴ）
、Ｑｚ及びＱ３は第１導電型の第２及び第３のトランジ
スタ（−例としてＮチャンネル型ＭＯ３ＦＥＴ）であり
、第１のトランジスタＱ、と第２及び第３のトランジス
タＱ２及びＱ、はゲート・ソース間が互いに並列に接続
されてカレントミラー回路（ＣＭ）を構成する。Ｑ、及
びＱ、は各々がダイオード接続されると共に各々の入力
電極がカレントミラー回路（ＣＭ）の第２のトランジス
タＱｚ及び第３のトランジスタ（Ｑ、）の出力電極（ド
レイン）と電源端子■。との間に接続された第１導電型
とは異なる第２導電型のバイアス電圧発生用の第４及び
第５のトランジスタ（−例としてＰチャンネル型ＭＯ３
ＦＥＴ）であり、カレントミラー回路ＣＭの第１乃至第
３のトランジスタＱｌ乃至Ｑ、と共に１チップ半導体基
板上に形成される。２は所定のバイアス電流を供給する
抵抗器であり、電源端子■、とＩＣＩのピンＰ、との間
にに接続される。ＩＣＩのビンＰ２は、カレントミラー
回路ＣＭの第１乃至第３のトランジスタＱ、乃至Ｑ３の
各ソースに接続されると共に接地される。３及び４は、
第４及び第５のトランジスタＱ４及びＱ。
のそれぞれのゲートに接続された第１及び第２の出力端
子である。
子である。
以上の構成において、抵抗器２を流れるバイアス電流Ｉ
０は、カレントミラー回路ＣＭの電流比倍されて第４及
び第５のトランジスタＱ４及びＱＳにそれぞれ流れ、第
１及び第２の出力端子３及び４に所定のバイアス電圧を
発生する。この場合、バイアス電流■。を供給する抵抗
器２をＩＣＩの外部に設けることにより抵抗器２のばら
つきが少なくなるのでバイアス電流１０を正確に設定す
ることができる。
０は、カレントミラー回路ＣＭの電流比倍されて第４及
び第５のトランジスタＱ４及びＱＳにそれぞれ流れ、第
１及び第２の出力端子３及び４に所定のバイアス電圧を
発生する。この場合、バイアス電流■。を供給する抵抗
器２をＩＣＩの外部に設けることにより抵抗器２のばら
つきが少なくなるのでバイアス電流１０を正確に設定す
ることができる。
次に、第２図の本発明の演算増幅器の一実施例を示す回
路図について説明する。
路図について説明する。
第２図において、第１図に対応する部分には同一符号を
付して詳細な説明は省略する。
付して詳細な説明は省略する。
ＯＰ、は第１の演算増幅器であり、ＯＰ、は第２の演算
増幅器である。第１の演算増幅器ＯＰ。
増幅器である。第１の演算増幅器ＯＰ。
は差動増幅用のＮチャンネル型のＭＯ３ＦＥＴＱ６、Ｑ
７と、差動増幅用のＭＯ３ＦＥＴＱ、 、Ｑ、のドレイ
ンにカレントミラー回路として構成されたＮチャンネル
型のＭＯ３ＦＥＴＱ、 、Ｑ、及び増幅用のＮチャンネ
ルＭＯ３ＦＥＴＱ、。とを有する。なお、Ｑ ＋ ＋及
びＱ１□はそれぞれ定電流源用ＰチャンネルＭＯＳ Ｆ
ＥＴであり、第１の出力端子３のバイアス電圧が供給
される。第２の演算増幅器ＯＰ、は、ＭＯ３ＦＥＴＱ、
３乃至Ｑｏを有し、第１の演算増幅器ＯＰ、と略同様に
構成され、定電流源用ＰチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ＋ ｓ及びＱ ｌ ９は第２の出力端子４のバ
イアス電圧が供給される。
７と、差動増幅用のＭＯ３ＦＥＴＱ、 、Ｑ、のドレイ
ンにカレントミラー回路として構成されたＮチャンネル
型のＭＯ３ＦＥＴＱ、 、Ｑ、及び増幅用のＮチャンネ
ルＭＯ３ＦＥＴＱ、。とを有する。なお、Ｑ ＋ ＋及
びＱ１□はそれぞれ定電流源用ＰチャンネルＭＯＳ Ｆ
ＥＴであり、第１の出力端子３のバイアス電圧が供給
される。第２の演算増幅器ＯＰ、は、ＭＯ３ＦＥＴＱ、
３乃至Ｑｏを有し、第１の演算増幅器ＯＰ、と略同様に
構成され、定電流源用ＰチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ＋ ｓ及びＱ ｌ ９は第２の出力端子４のバ
イアス電圧が供給される。
以上の構成において、第４及び第５のトランジスタＱ４
及びＱ、の降下電圧により複数チャンネルの演算増幅器
ＯＰ、及びＯＰ、の定電流源用トランジスタＱ８、Ｑ１
□、Ｑｌｌ、Ｑ ＋ ９をそれぞれバイアスし、外付け
の抵抗器２により複数チャンネルの演算増幅器ＯＰ、及
びＯＰ ｇの動作電流を同時に、かつ正確に設定するこ
とができる。
及びＱ、の降下電圧により複数チャンネルの演算増幅器
ＯＰ、及びＯＰ、の定電流源用トランジスタＱ８、Ｑ１
□、Ｑｌｌ、Ｑ ＋ ９をそれぞれバイアスし、外付け
の抵抗器２により複数チャンネルの演算増幅器ＯＰ、及
びＯＰ ｇの動作電流を同時に、かつ正確に設定するこ
とができる。
この場合、カレントミラー回路ＣＭとバイアス電圧発生
用の第４及び第５のトランジスタＱ、及びＱ５との間は
バイアス用定電流が流れるのでノイズに対するレイアウ
トの自由度が増大する。
用の第４及び第５のトランジスタＱ、及びＱ５との間は
バイアス用定電流が流れるのでノイズに対するレイアウ
トの自由度が増大する。
なお、前述の実施例においてはＭＯＳＦＥＴについて説
明したが、本発明はバイポーラ型トランジスタを用いる
こといができる。
明したが、本発明はバイポーラ型トランジスタを用いる
こといができる。
また、第１の演算増幅器ＯＰ、（または、第２の演算増
幅器０Ｐ２）を複数の演算増幅器で構成し、それぞれの
演算増幅器の定電流源用ＦＥＴを共通にバイアスするこ
とも可能である。
幅器０Ｐ２）を複数の演算増幅器で構成し、それぞれの
演算増幅器の定電流源用ＦＥＴを共通にバイアスするこ
とも可能である。
〔発明の効果）
以上の説明から明らかな通り、本発明のバイアス電圧発
生回路によれば、所定のバイアス電流を供給する抵抗器
を前記半導体基板の外部に設けることにより前記抵抗器
のばらつきが少なくなるのでバイアス電流値を正確に設
定できると共に、抵抗器の抵抗値によりバイアス電圧発
生用トランジスタのバイアス出力電圧を同時に設定でき
る。
生回路によれば、所定のバイアス電流を供給する抵抗器
を前記半導体基板の外部に設けることにより前記抵抗器
のばらつきが少なくなるのでバイアス電流値を正確に設
定できると共に、抵抗器の抵抗値によりバイアス電圧発
生用トランジスタのバイアス出力電圧を同時に設定でき
る。
また、各々が定電流源用トランジスタを有する複数チャ
ンネルの演算増幅器を前記１チンブ半導体基板上に形成
すると共に、バイアス電圧発生用トランジスタの降下電
圧により前記定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
ンネルの演算増幅器を前記１チンブ半導体基板上に形成
すると共に、バイアス電圧発生用トランジスタの降下電
圧により前記定電流源用トランジスタをそれぞれバイア
スし、外付けの抵抗器により複数チャンネルの演算増幅
器の動作電流を同時に、かつ正確に設定することができ
る。
さらに、カレントミラー回路とバイアス電圧発生用トラ
ンジスタとの間はバイアス用定電流が流れるので、ノイ
ズに対するレイアウトの自由度が増大する利点がある。
ンジスタとの間はバイアス用定電流が流れるので、ノイ
ズに対するレイアウトの自由度が増大する利点がある。
第１のトランジスタ
第２のトランジスタ
第３のトランジスタ
第４のトランジスタ
・−−−−−−一第５のトランジスタ
定電流源トランジスタ
・定電流源トランジスタ
カレントミラー回路
電源端子
Ｑｌ ＝−・
Ｑ。
Ｑ、−−一・−−ｍ−−−−・
Ｑ、 −一−−−−−−−−
Ｑ、、、Ｑ、ｚ
Ｑ ｔ ｇ −、Ｑ ＋ ｖ
ＣＭ−−−−−・−一−−・
Ｖ、 、ＶＣＣ
第１図は本発明のバイアス電圧発生回路の基本構成を示
す回路図、第２図は本発明の演算増幅器の一実施例を示
す回路図、第３図は従来の演算増幅器の一例を示す回路
図である。 ■ −・・・−−−−一−−・−・・−ＩＣ２−・−−
一−−−・−一−−−−−抵抗器３−・・−・・・−・
・−・・−第１の出力端子４ ・−一一−−−・−・・
−一〜−−−−・第２の出力端子オ９茫ｆＡ創＼イアス
１リモＩ生固ｙト２逼し屹看」へ］９称す固ｉＨり一■
す回路図、第２図は本発明の演算増幅器の一実施例を示
す回路図、第３図は従来の演算増幅器の一例を示す回路
図である。 ■ −・・・−−−−一−−・−・・−ＩＣ２−・−−
一−−−・−一−−−−−抵抗器３−・・−・・・−・
・−・・−第１の出力端子４ ・−一一−−−・−・・
−一〜−−−−・第２の出力端子オ９茫ｆＡ創＼イアス
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Claims (1)
- 【特許請求の範囲】 １、ダイオード接続された第１導電型の第１のトランジ
スタ、前記第１導電型の第２及び第３のトランジスタか
らなるカレントミラー回路と、各々がダイオード接続さ
れると共に各々の入力電極が前記カレントミラー回路の
第２及び第３のトランジスタの出力電極に接続された前
記第１導電型とは異なる第２導電型のバイアス電圧発生
用の第４及び第５のトランジスタとを有し、前記カレン
トミラー回路の第１乃至第３のトランジスタ及び前記バ
イアス電圧発生用の第４及び第５のトランジスタを１チ
ップ半導体基板上に形成すると共に、前記カレントミラ
ー回路の第１のトランジスタの入力電極に接続され、所
定のバイアス電流を供給する抵抗器を前記半導体基板の
外部に設けたことを特徴とするバイアス電圧発生回路。 ２、各々が定電流源用トランジスタを有する複数チャン
ネルの演算増幅器を前記１チップ半導体基板上に形成す
ると共に、請求項１記載のバイアス電圧発生回路の第４
及び第５のトランジスタの降下電圧により前記複数チャ
ンネルの演算増幅器の定電流源用トランジスタをそれぞ
れバイアスするようにしたことを特徴とする演算増幅器
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181654A JPH0470204A (ja) | 1990-07-11 | 1990-07-11 | バイアス電圧発生回路及び演算増幅器 |
| KR1019910011593A KR0154544B1 (ko) | 1990-07-11 | 1991-07-09 | 바이어스전압발생회로 및 연산증폭기 |
| US07/727,930 US5164614A (en) | 1990-07-11 | 1991-07-10 | Low power bias voltage generating circuit comprising a current mirror |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181654A JPH0470204A (ja) | 1990-07-11 | 1990-07-11 | バイアス電圧発生回路及び演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470204A true JPH0470204A (ja) | 1992-03-05 |
Family
ID=16104528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181654A Pending JPH0470204A (ja) | 1990-07-11 | 1990-07-11 | バイアス電圧発生回路及び演算増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5164614A (ja) |
| JP (1) | JPH0470204A (ja) |
| KR (1) | KR0154544B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583464A (en) * | 1994-05-13 | 1996-12-10 | Thinking Machines Corporation | Resistor circuit for integrated circuit chip using insulated field effect transistors |
| JP3398573B2 (ja) * | 1997-07-15 | 2003-04-21 | 松下電器産業株式会社 | 差動増幅装置 |
| JP2000269426A (ja) * | 1999-03-17 | 2000-09-29 | Toshiba Corp | ミラー回路 |
| DE60123062T2 (de) * | 2000-07-03 | 2007-04-19 | Broadcom Corp., Irvine | Vorspannungsschaltung zum erzeugung von mehreren vorspannungen |
| US6404252B1 (en) | 2000-07-31 | 2002-06-11 | National Semiconductor Corporation | No standby current consuming start up circuit |
| US20060164128A1 (en) * | 2005-01-21 | 2006-07-27 | Miller Ira G | Low current power supply monitor circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3136780A1 (de) * | 1981-09-16 | 1983-03-31 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung |
| US4477737A (en) * | 1982-07-14 | 1984-10-16 | Motorola, Inc. | Voltage generator circuit having compensation for process and temperature variation |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| JPH0727424B2 (ja) * | 1988-12-09 | 1995-03-29 | 富士通株式会社 | 定電流源回路 |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
| US4978868A (en) * | 1989-08-07 | 1990-12-18 | Harris Corporation | Simplified transistor base current compensation circuitry |
-
1990
- 1990-07-11 JP JP2181654A patent/JPH0470204A/ja active Pending
-
1991
- 1991-07-09 KR KR1019910011593A patent/KR0154544B1/ko not_active IP Right Cessation
- 1991-07-10 US US07/727,930 patent/US5164614A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003629A (ko) | 1992-02-29 |
| US5164614A (en) | 1992-11-17 |
| KR0154544B1 (ko) | 1998-12-15 |
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