JPH01125108A - Ｆｅｔ負荷増幅回路 - Google Patents
Ｆｅｔ負荷増幅回路Info
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- JPH01125108A JPH01125108A JP62284919A JP28491987A JPH01125108A JP H01125108 A JPH01125108 A JP H01125108A JP 62284919 A JP62284919 A JP 62284919A JP 28491987 A JP28491987 A JP 28491987A JP H01125108 A JPH01125108 A JP H01125108A
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- Japan
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- 230000005669 field effect Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ（以下ＦＥＴという）負
荷増幅回路に関する。
荷増幅回路に関する。
従来、この種の増幅回路は、第４図に示す如く、ソース
接地で用いるＦＥＴ１１と、ゲートとソースを共通電位
にした負荷ＦＥ７４１とを接続し、負荷ＦＥＴ４１のド
レイン端から直流電源電圧■ＤＤを供給し、入力端子４
２から信号を入力し端子１２から出力を取り出していた
。
接地で用いるＦＥＴ１１と、ゲートとソースを共通電位
にした負荷ＦＥ７４１とを接続し、負荷ＦＥＴ４１のド
レイン端から直流電源電圧■ＤＤを供給し、入力端子４
２から信号を入力し端子１２から出力を取り出していた
。
上述した従来のＦＥＴ増幅回路は、ＦＥ７４１のドレイ
ン・ソース間抵抗を負荷として用いるため、容易に高抵
抗が得られ、同時に高い電圧利得が得られている。しか
し、出力端子１２のＤＣ電圧、即ちソース接地ＦＥＴ１
１の動作電圧が、素子のバラツキに非常に敏感であり、
安定な動作電圧が得られなかった。従って、ＦＥＴＩＩ
とＦＥＴ４１が少しでも異なる特性を持った場合は、設
計値から大きくずれた動作状態となり所定の電圧。
ン・ソース間抵抗を負荷として用いるため、容易に高抵
抗が得られ、同時に高い電圧利得が得られている。しか
し、出力端子１２のＤＣ電圧、即ちソース接地ＦＥＴ１
１の動作電圧が、素子のバラツキに非常に敏感であり、
安定な動作電圧が得られなかった。従って、ＦＥＴＩＩ
とＦＥＴ４１が少しでも異なる特性を持った場合は、設
計値から大きくずれた動作状態となり所定の電圧。
利得が得られないという欠点を持っていた。
本発明は、従来の増幅回路に対し、ＦＥＴを負荷とし高
い電圧利得を得ると同時に、負荷ＦＥＴのゲート供給電
圧を別回路から導入することにより安定な動作状態が得
られるという相違点を持っている。
い電圧利得を得ると同時に、負荷ＦＥＴのゲート供給電
圧を別回路から導入することにより安定な動作状態が得
られるという相違点を持っている。
本発明のＦＥＴ負荷増幅回路は、電源の一端に接続され
たソースを有しゲートを信号の入力端子としドレインを
信号の出力端子とする第１の電界効果トランジスタと、
電源の他端に接続されたドレインと前記第１の電界効果
トランジスタのドレインに接続されたソースとを有する
第２の電界効果トランジスタと、電源の一端に電圧降下
発生装置を通して接続されたソースを有する第３の電界
効果トランジスタと、電源の他端に接続されたドレイン
と前記第３の電界効果トランジスタのドレインに接続さ
れたソースとを有する第４の電界効果トランジスタとを
備え、前記第１および第３の電界効果トランジスタのゲ
ートを抵抗を通して接続して構成される。
たソースを有しゲートを信号の入力端子としドレインを
信号の出力端子とする第１の電界効果トランジスタと、
電源の他端に接続されたドレインと前記第１の電界効果
トランジスタのドレインに接続されたソースとを有する
第２の電界効果トランジスタと、電源の一端に電圧降下
発生装置を通して接続されたソースを有する第３の電界
効果トランジスタと、電源の他端に接続されたドレイン
と前記第３の電界効果トランジスタのドレインに接続さ
れたソースとを有する第４の電界効果トランジスタとを
備え、前記第１および第３の電界効果トランジスタのゲ
ートを抵抗を通して接続して構成される。
次に、本発明について図面を用いて説明する。
まず第１図を見るに、ソース接地のＦＥＴＩＩのドレイ
ン端子に負荷のＦＥＴ１３のソース端子を接続し、負荷
となるＦＥＴ１３のドレイン端子に直流電源電圧ＶＤＤ
を供給する。一方、負荷のＦＥＴ１３のゲート端子１４
の電圧を、ゲートとソースが抵抗１５を介して接続され
た電流源のＦＥＴ１６と、この電流源のＦＥＴ１６のソ
ースに接続されたＦＥＴ１７と、このＦＥＴ１７のソー
スに接続された抵抗１８とから成るバイアス回路により
、抵抗１９を介して設定される。
ン端子に負荷のＦＥＴ１３のソース端子を接続し、負荷
となるＦＥＴ１３のドレイン端子に直流電源電圧ＶＤＤ
を供給する。一方、負荷のＦＥＴ１３のゲート端子１４
の電圧を、ゲートとソースが抵抗１５を介して接続され
た電流源のＦＥＴ１６と、この電流源のＦＥＴ１６のソ
ースに接続されたＦＥＴ１７と、このＦＥＴ１７のソー
スに接続された抵抗１８とから成るバイアス回路により
、抵抗１９を介して設定される。
このバイアス回路でＦＥＴ１３のゲート端子１４の電圧
が設定されることによりＦＥＴＩＩのドレイン端子１２
すなわち出力端子１２の電圧が決定され安定な動作が得
られる。しかし、端子１４に接続されるバイアス回路の
インピーダンスが十分に高く設定されない場合は、ＦＥ
Ｔ１３のゲート・ソース間容ｌｌＣｏ５を介して端子１
２の高周波電圧も決定されるため高周波利得を低下させ
ることになる。これを防ぐため、本実施例のバイアス回
路は、端子１４から見たインピーダンスを高くする設計
がされている。
が設定されることによりＦＥＴＩＩのドレイン端子１２
すなわち出力端子１２の電圧が決定され安定な動作が得
られる。しかし、端子１４に接続されるバイアス回路の
インピーダンスが十分に高く設定されない場合は、ＦＥ
Ｔ１３のゲート・ソース間容ｌｌＣｏ５を介して端子１
２の高周波電圧も決定されるため高周波利得を低下させ
ることになる。これを防ぐため、本実施例のバイアス回
路は、端子１４から見たインピーダンスを高くする設計
がされている。
まず、本バイアス回路の直流電圧は次の様に設定される
。電流源ＦＥＴ１６により、抵抗】８を流れる電流１．
が設定される。従って、端子２０の直流電位は、抵抗１
８の抵抗値をＲとするとＲ−ＩＢとなる。この時、ＦＥ
Ｔ１７にも同じ電流■８が流れており、このＦＥＴ１７
のゲート電位はこの電流を流すために必要なゲート・ソ
ース間電圧ＶＧＳを保つ必要があるため、Ｒ・ＩＢ＋Ｖ
Ｇｓの電位になる。ＦＥＴ１７とＦＥＴ１３のゲート端
子間を結ぶ抵抗１つにはほとんど直流電流は流れない（
通常１７ｘＡ以下〉ため、端子］４のＤＣ電位はＦＥＴ
１７のゲート電位Ｒ・ＩＢ＋Ｖ０５に設定される。
。電流源ＦＥＴ１６により、抵抗】８を流れる電流１．
が設定される。従って、端子２０の直流電位は、抵抗１
８の抵抗値をＲとするとＲ−ＩＢとなる。この時、ＦＥ
Ｔ１７にも同じ電流■８が流れており、このＦＥＴ１７
のゲート電位はこの電流を流すために必要なゲート・ソ
ース間電圧ＶＧＳを保つ必要があるため、Ｒ・ＩＢ＋Ｖ
Ｇｓの電位になる。ＦＥＴ１７とＦＥＴ１３のゲート端
子間を結ぶ抵抗１つにはほとんど直流電流は流れない（
通常１７ｘＡ以下〉ため、端子］４のＤＣ電位はＦＥＴ
１７のゲート電位Ｒ・ＩＢ＋Ｖ０５に設定される。
また、端子１４から見たバイアス回路は、ソースホロア
ー回路と等価になっているため、高周波インピーダンス
も高くなり、抵抗１９の抵抗値をＲｏ、ＦＥＴ１７のゲ
ート容量をＣｏｓ、トランスコンダクタンスをｇｌとす
ると、このバイアス回路のインピーダンスはおおむねＲ
Ｇ＋［（１＋ｇ＋ａ Ｒｓ ）／ （ＪωＣｏ５）］と
なる。ＦＥＴ１３のゲート容量ｃａｓは十分小さくする
ことが可能なため、このインピーダンスを高くすること
は容易である。
ー回路と等価になっているため、高周波インピーダンス
も高くなり、抵抗１９の抵抗値をＲｏ、ＦＥＴ１７のゲ
ート容量をＣｏｓ、トランスコンダクタンスをｇｌとす
ると、このバイアス回路のインピーダンスはおおむねＲ
Ｇ＋［（１＋ｇ＋ａ Ｒｓ ）／ （ＪωＣｏ５）］と
なる。ＦＥＴ１３のゲート容量ｃａｓは十分小さくする
ことが可能なため、このインピーダンスを高くすること
は容易である。
従って、このバイアス回路により、ＦＥＴＩＩのドレイ
ン直流電圧を安定に設定できると同時に、高周波利得を
劣化させない増幅器が得られる。
ン直流電圧を安定に設定できると同時に、高周波利得を
劣化させない増幅器が得られる。
次に、本発明の第２の実施例について説明する。
第２図は、本発明の第２の実施例の構成を示し、第１の
実施例の抵抗１８をダイオード２１で置き換えた構成の
バイアス回路を用いた増幅器である。電流源ＦＥＴ１６
により定電流Ｉ８がダイオードに流れ、ダイオードの順
方向電圧ｖＦにより端子２０の直流電位は３ＸＶｐに設
定される。
実施例の抵抗１８をダイオード２１で置き換えた構成の
バイアス回路を用いた増幅器である。電流源ＦＥＴ１６
により定電流Ｉ８がダイオードに流れ、ダイオードの順
方向電圧ｖＦにより端子２０の直流電位は３ＸＶｐに設
定される。
ダイオードの順方向電圧ＶＰは電流Ｉｎの変化に対して
も安定なため、端子２０の電位は容易に安定に設定でき
、第１の実施例と同様に、端子１２の電位を安定させた
増幅器を構成することができる。この実施例のバイアス
回路のインピーダンスは多少低下するが、ＦＥＴ１７の
ゲート容ＪＬＣＧＳのインピーダンス以下に低下するこ
とは無いため、ＲＦ利得に大きな影響を与えるまでには
低下しない。
も安定なため、端子２０の電位は容易に安定に設定でき
、第１の実施例と同様に、端子１２の電位を安定させた
増幅器を構成することができる。この実施例のバイアス
回路のインピーダンスは多少低下するが、ＦＥＴ１７の
ゲート容ＪＬＣＧＳのインピーダンス以下に低下するこ
とは無いため、ＲＦ利得に大きな影響を与えるまでには
低下しない。
次に、本発明の第３の実施例について説明する。
第３図は、本発明の第３の実施例の構成を示す回路図で
、第２の実施例と同じバイアス回路を用いた差動型の増
幅回路である。このバイアス回路のダイオード２１を抵
抗１８と組合せて使うことも可能である。従ってＦＥＴ
４２Ａ・４２Ｂのゲートが入力端子となり、ＦＥＴ４２
Ａ・４２Ｂのドレインが出力端子１２Ａ・１２Ｂとなり
、負荷用のＦＥＴ１３Ａ・１３Ｂのゲートはそれぞれ抵
抗１９Ａ・１９Ｂを介してバイアス回路のＦＥＴ１７の
ゲートに接続されている。また、ＦＥＴ１１Ａ・１１Ｂ
のソースの端子４２Ａ・４２Ｂは低電流回路を形成する
ＦＥＴ３１を通し、直流電源電圧ＶＤＤと反対符号の直
流電源電圧ＶＳＳに接続されている。
、第２の実施例と同じバイアス回路を用いた差動型の増
幅回路である。このバイアス回路のダイオード２１を抵
抗１８と組合せて使うことも可能である。従ってＦＥＴ
４２Ａ・４２Ｂのゲートが入力端子となり、ＦＥＴ４２
Ａ・４２Ｂのドレインが出力端子１２Ａ・１２Ｂとなり
、負荷用のＦＥＴ１３Ａ・１３Ｂのゲートはそれぞれ抵
抗１９Ａ・１９Ｂを介してバイアス回路のＦＥＴ１７の
ゲートに接続されている。また、ＦＥＴ１１Ａ・１１Ｂ
のソースの端子４２Ａ・４２Ｂは低電流回路を形成する
ＦＥＴ３１を通し、直流電源電圧ＶＤＤと反対符号の直
流電源電圧ＶＳＳに接続されている。
以上説明したように本発明は、定電流源ＦＥＴと抵抗あ
るいはダイオードによりＤＣ［圧を決定し、これらの間
に接続されるＦＥＴのゲート電位を増幅器の負荷となる
ＦＥＴのゲート電位として与えることにより、増幅用の
ＦＥＴの直流ドレイン電圧を安定に設定すると共に、Ｆ
ＥＴ負荷の持つ高い電圧利得を同時に得られるという効
果がある。
るいはダイオードによりＤＣ［圧を決定し、これらの間
に接続されるＦＥＴのゲート電位を増幅器の負荷となる
ＦＥＴのゲート電位として与えることにより、増幅用の
ＦＥＴの直流ドレイン電圧を安定に設定すると共に、Ｆ
ＥＴ負荷の持つ高い電圧利得を同時に得られるという効
果がある。
第１図は本発明の第１の実施例の構成を示す回路図、第
２図は本発明の第２の実施例の構成を示す回路図、第３
図は本発明の第３の実施例の構成を示す回路図、第４図
は従来の技術によるＦＥＴ負荷増幅回路の一例を示す回
路図。 １］・１３・１５・１７・・・電界効果トランジスタ（
ＦＥＴ）。
２図は本発明の第２の実施例の構成を示す回路図、第３
図は本発明の第３の実施例の構成を示す回路図、第４図
は従来の技術によるＦＥＴ負荷増幅回路の一例を示す回
路図。 １］・１３・１５・１７・・・電界効果トランジスタ（
ＦＥＴ）。
Claims (1)
- 電源の一端に接続されたソースを有しゲートを信号の入
力端子としドレインを信号の出力端子とする第１の電界
効果トランジスタと、電源の他端に接続されたドレイン
と前記第１の電界効果トランジスタのドレインに接続さ
れたソースとを有する第２の電界効果トランジスタと、
電源の一端に電圧降下発生装置を通して接続されたソー
スを有する第３の電界効果トランジスタと、電源の他端
に接続されたドレインと前記第３の電界効果トランジス
タのドレインに接続されたソースとを有する第４の電界
効果トランジスタとを備え、前記第１および第３の電界
効果トランジスタのゲートを抵抗を通して接続したこと
を特徴とするＦＥＴ負荷増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284919A JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284919A JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125108A true JPH01125108A (ja) | 1989-05-17 |
| JPH0521446B2 JPH0521446B2 (ja) | 1993-03-24 |
Family
ID=17684757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284919A Granted JPH01125108A (ja) | 1987-11-10 | 1987-11-10 | Ｆｅｔ負荷増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125108A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569221A2 (en) * | 1992-05-05 | 1993-11-10 | Xerox Corporation | Integrated ultra low leakage high voltage protection circuit |
| FR2816133A1 (fr) * | 2000-10-31 | 2002-05-03 | St Microelectronics Sa | Circuit d'aide a la commutation d'un circuit logique |
| JP2007330949A (ja) * | 2006-06-19 | 2007-12-27 | Asahi Sunac Corp | 混合塗料の供給装置 |
| WO2009096192A1 (ja) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
-
1987
- 1987-11-10 JP JP62284919A patent/JPH01125108A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569221A2 (en) * | 1992-05-05 | 1993-11-10 | Xerox Corporation | Integrated ultra low leakage high voltage protection circuit |
| EP0569221A3 (ja) * | 1992-05-05 | 1994-01-19 | Xerox Corp | |
| FR2816133A1 (fr) * | 2000-10-31 | 2002-05-03 | St Microelectronics Sa | Circuit d'aide a la commutation d'un circuit logique |
| WO2002037681A1 (fr) * | 2000-10-31 | 2002-05-10 | Stmicroelectronics S.A. | Circuit d'aide a la commutation d'un circuit logique |
| US6882180B2 (en) | 2000-10-31 | 2005-04-19 | Stmicroelectronics S.A. | Switching aid circuit for a logic circuit |
| JP2007330949A (ja) * | 2006-06-19 | 2007-12-27 | Asahi Sunac Corp | 混合塗料の供給装置 |
| WO2009096192A1 (ja) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
| JPWO2009096192A1 (ja) * | 2008-01-31 | 2011-05-26 | パナソニック株式会社 | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521446B2 (ja) | 1993-03-24 |
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Legal Events
| Date | Code | Title | Description |
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