JP2665025B2 - 増幅器回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30057—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP power transistors are realised as paralleled FETs, i.e. the push or the pull transistor
-
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- H03F2203/30078—A resistor being added in the pull stage of the SEPP amplifier
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- H03F2203/30096—An op amp being used as extra drive amp for the pull side of the SEPP
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- H03F2203/30111—A resistor being added in the push stage of the SEPP amplifier
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、増幅器回路に関し、特に低出力インピーダ
ンスを持つ回路に関する。
ンスを持つ回路に関する。
［従来技術］ 比較的低出力インピーダンスを持つ増幅器回路は、通
常約600オーム以下のインピーダンスの電話回線の比較
的低インピーダンスのような、大きな容量性又は小さい
抵抗性負荷を駆動するために必要である。従来技術にお
けるこの種の増幅器回路の典型的なものは、１つ又はそ
れ以上の電圧ゲイン・ステージによって入力される低イ
ンピーダンスの統一ゲイン・バッファ出力で構成されて
いる。この増幅器回路は、通常、半導体チップに集積さ
れており、負荷はチップ外に配置される。
常約600オーム以下のインピーダンスの電話回線の比較
的低インピーダンスのような、大きな容量性又は小さい
抵抗性負荷を駆動するために必要である。従来技術にお
けるこの種の増幅器回路の典型的なものは、１つ又はそ
れ以上の電圧ゲイン・ステージによって入力される低イ
ンピーダンスの統一ゲイン・バッファ出力で構成されて
いる。この増幅器回路は、通常、半導体チップに集積さ
れており、負荷はチップ外に配置される。
例えば、Analysis and Design of Analog Integrated
Circuits（John Wilely ＆ Sons,Second edition,198
4）759ページ、12.43図に、P.R.Grayと,R.G.Meyerが示
したように、クラスＢ（プッシュ・プル）動作のための
バッファ・ステージは、統一電圧ゲインを保証する方法
で直列に接続された１対の出力トランジスタからフィー
ドバックを受けるために接続された１対のエラー演算増
幅器（エラー・オペアンプ）によって構成することがで
きる。その動作は、（quiescent）状態、即ち無信号状
態において、両出力トランジスタが電流を流し、入力電
圧が、通常、大地電圧の±0.5ボルトの狭い範囲外のと
き、両出力トランジスタの１つが電流を流さないような
場合にはクラスABである。良く知られているように、ク
ラスAB動作は、予備（standby）電源の消費が少ないこ
とや、出力を歪ませる小入力信号に対する出力信号を見
失うことがない（“デッド・ゾーン”がない）などの観
点から、一般に望ましいものとされている。しかし、上
記バッファ・ステージの回路設計は、望ましくないこと
に半導体のプロセス変動に敏感であり、そのため過大な
電力浪費、または零入力電流（無信号電流）への不完全
なフィードバック制御に起因する回路不安定（振動）、
またはこれら両方の結果を生ずる。大きすぎる零入力
（無信号）電流は電力の浪費であり、少なすぎる零入力
（無信号）電流は上記のような回路不安定を生ずる。
Circuits（John Wilely ＆ Sons,Second edition,198
4）759ページ、12.43図に、P.R.Grayと,R.G.Meyerが示
したように、クラスＢ（プッシュ・プル）動作のための
バッファ・ステージは、統一電圧ゲインを保証する方法
で直列に接続された１対の出力トランジスタからフィー
ドバックを受けるために接続された１対のエラー演算増
幅器（エラー・オペアンプ）によって構成することがで
きる。その動作は、（quiescent）状態、即ち無信号状
態において、両出力トランジスタが電流を流し、入力電
圧が、通常、大地電圧の±0.5ボルトの狭い範囲外のと
き、両出力トランジスタの１つが電流を流さないような
場合にはクラスABである。良く知られているように、ク
ラスAB動作は、予備（standby）電源の消費が少ないこ
とや、出力を歪ませる小入力信号に対する出力信号を見
失うことがない（“デッド・ゾーン”がない）などの観
点から、一般に望ましいものとされている。しかし、上
記バッファ・ステージの回路設計は、望ましくないこと
に半導体のプロセス変動に敏感であり、そのため過大な
電力浪費、または零入力電流（無信号電流）への不完全
なフィードバック制御に起因する回路不安定（振動）、
またはこれら両方の結果を生ずる。大きすぎる零入力
（無信号）電流は電力の浪費であり、少なすぎる零入力
（無信号）電流は上記のような回路不安定を生ずる。
［発明の概要］ 本発明による半導体のプロセス変動に敏感でないステ
ージは下記の各要素を含んでいる。
ージは下記の各要素を含んでいる。
（ａ）出力端子、及び第１、第２入力端子を夫々有する
第１、第２演算増幅器（A1、A2）、 （ｂ）第１、第２抵抗手段（R1、R2）、 （ｃ）第１、第２の比較的大電流を搬送する制御経路
（ソース・ドレイン経路）と、第１、第２の比較的小電
流を搬送する制御端子を夫々有する第１、第２トランジ
スタ装置（M1、M2）、 （ｄ）第１、第２の電力レール（VSS、VDD） （ｅ）第１電力レール（Vss）から第２電力レール
（Vpp）に向かって、第１トランジスタ装置（M1）の第
１大電流経路、第１抵抗手段（R1）、第２抵抗手段（R
2）、及び第２トランジスタ装置（M2）の第２大電流経
路を直列に接続するための第１接続手段、 （ｆ）第１トランジスタ装置（M1）と、第１抵抗手段
（R1）の間に位置する第１ノード（N1）を第１演算増幅
器（A1）の第２入力端子へ接続するための第２接続手
段、 （ｇ）第２トランジスタ装置（M2）と、第２抵抗手段
（R2）の間に位置する第２ノード（N2）を第２演算増幅
器（A2）の第２入力端子へ接続するための第３接続手
段、及び （ｈ）第１演算増幅器（A1）、及び第２演算増幅器（A
2）の出力端子を夫々、第１トランジスタ装置（M1）、
及び第２トランジスタ装置（M2）の制御端子へ接続する
ための第４、第５接続手段。
第１、第２演算増幅器（A1、A2）、 （ｂ）第１、第２抵抗手段（R1、R2）、 （ｃ）第１、第２の比較的大電流を搬送する制御経路
（ソース・ドレイン経路）と、第１、第２の比較的小電
流を搬送する制御端子を夫々有する第１、第２トランジ
スタ装置（M1、M2）、 （ｄ）第１、第２の電力レール（VSS、VDD） （ｅ）第１電力レール（Vss）から第２電力レール
（Vpp）に向かって、第１トランジスタ装置（M1）の第
１大電流経路、第１抵抗手段（R1）、第２抵抗手段（R
2）、及び第２トランジスタ装置（M2）の第２大電流経
路を直列に接続するための第１接続手段、 （ｆ）第１トランジスタ装置（M1）と、第１抵抗手段
（R1）の間に位置する第１ノード（N1）を第１演算増幅
器（A1）の第２入力端子へ接続するための第２接続手
段、 （ｇ）第２トランジスタ装置（M2）と、第２抵抗手段
（R2）の間に位置する第２ノード（N2）を第２演算増幅
器（A2）の第２入力端子へ接続するための第３接続手
段、及び （ｈ）第１演算増幅器（A1）、及び第２演算増幅器（A
2）の出力端子を夫々、第１トランジスタ装置（M1）、
及び第２トランジスタ装置（M2）の制御端子へ接続する
ための第４、第５接続手段。
このバッファ・ステージは、クラスAB動作が可能であ
り、増幅回路の高電圧ゲイン・ステージにより入力され
る点で有利である。さらに、第１、第２トランジスタよ
り高いチャネル幅対長さ比を有する直列に接続された第
３、第４トランジスタの対は、レール対レール電力供給
電圧により近い値で振動する出力電圧を作るために、第
１、第２トランジスタと並列に接続されることができ
る。さらに、フルのレール対レールの出力容量に対し
て、別々の切替えトランジスタが、第１、第２レールと
第１、第２トランジスタ間に夫々挿入されており、その
各切替えトランジスタは、第１、第２ノードに夫々接続
された制御端子を有している。
り、増幅回路の高電圧ゲイン・ステージにより入力され
る点で有利である。さらに、第１、第２トランジスタよ
り高いチャネル幅対長さ比を有する直列に接続された第
３、第４トランジスタの対は、レール対レール電力供給
電圧により近い値で振動する出力電圧を作るために、第
１、第２トランジスタと並列に接続されることができ
る。さらに、フルのレール対レールの出力容量に対し
て、別々の切替えトランジスタが、第１、第２レールと
第１、第２トランジスタ間に夫々挿入されており、その
各切替えトランジスタは、第１、第２ノードに夫々接続
された制御端子を有している。
［実施例の説明］ 図面は本発明に従う低インピーダンスのバッファ・ス
テージ20を示す。このバッファ・ステージ20には、高電
圧ゲイン・ステージ10により電圧V1、V2が与えられる。
ステージ10及び20の両回路は、良く知られた後述の単一
シリコン半導体チップに集積されることができる。
テージ20を示す。このバッファ・ステージ20には、高電
圧ゲイン・ステージ10により電圧V1、V2が与えられる。
ステージ10及び20の両回路は、良く知られた後述の単一
シリコン半導体チップに集積されることができる。
図面では、電力線（“レール”）VDDとVSSは、通常、
＋5Vdcと−5Vdcにセットされている。電流ISの固定電流
源は、高ゲイン・ステージ10を構成するために、抵抗RS
及びｎ−チャネルMOSトランジスタM7と直列に、電力レ
ール間に接続される。動作中は、この高ゲイン・ステー
ジ10は、その入力端子11において、入力電圧VINを受
け、電圧V1、V2をバッファ・ステージ20へ加える。
＋5Vdcと−5Vdcにセットされている。電流ISの固定電流
源は、高ゲイン・ステージ10を構成するために、抵抗RS
及びｎ−チャネルMOSトランジスタM7と直列に、電力レ
ール間に接続される。動作中は、この高ゲイン・ステー
ジ10は、その入力端子11において、入力電圧VINを受
け、電圧V1、V2をバッファ・ステージ20へ加える。
１対の標準オペアンプA1、A2（夫々は簡単な差動のト
ランジスタ対で構成され得る）の夫々は、ステージ20の
中に接続され、このオペアンプの各々は電圧V1、V2を受
けるための負性入力端子を有する。
ランジスタ対で構成され得る）の夫々は、ステージ20の
中に接続され、このオペアンプの各々は電圧V1、V2を受
けるための負性入力端子を有する。
レール（Vss）からレール（VDD）に向かって、ｎ−チ
ャネルMOSトランジスタM5とM1、抵抗R1とR2、及びｐ−
チャネルMOSトランジスタM2とM6が、直列に接続され
る。抵抗R1とR2間のノードはステージ20の出力端子21に
出力電圧VOUTを発生させる。後述する理由により、選択
的に、他のｎ−チャネルMOSトランジスタM3と、他のｐ
−チャネルMOSトランジスタM4が、直列接続のM5、M1、R
1、R2、M2、M6で形成される分岐部と並列にバッファ・
ステージに加えられる。トランジスタM3、M4は、レール
間に直列に接続される。これらトランジスタM3、M4のノ
ードは、出力端子21に接続される。
ャネルMOSトランジスタM5とM1、抵抗R1とR2、及びｐ−
チャネルMOSトランジスタM2とM6が、直列に接続され
る。抵抗R1とR2間のノードはステージ20の出力端子21に
出力電圧VOUTを発生させる。後述する理由により、選択
的に、他のｎ−チャネルMOSトランジスタM3と、他のｐ
−チャネルMOSトランジスタM4が、直列接続のM5、M1、R
1、R2、M2、M6で形成される分岐部と並列にバッファ・
ステージに加えられる。トランジスタM3、M4は、レール
間に直列に接続される。これらトランジスタM3、M4のノ
ードは、出力端子21に接続される。
便宜上トランジスタM3、M4のパラメータは、それらの
相互コンダクタンスが等しくなるように選ばれる。M3、
M4夫々のチャネル幅と長さの比（W/L）は、便宜上、夫
々M1とM2のそれより少なくとも約５倍大きい。同じく、
便宜上トランジスタM1とM2は等しい相互コンダクタンス
を有する。抵抗R1とR2は便宜上、等値（R1＝R2）であ
る。M1とM2、M3とM4の相互コンダクタンスを等しくして
も、R1とR2は、信号に多少歪みが生じてもよければ、必
ずしも等しい必要はない。事実、抵抗R1とR2のいずれか
１つは０（短絡）でもよい。
相互コンダクタンスが等しくなるように選ばれる。M3、
M4夫々のチャネル幅と長さの比（W/L）は、便宜上、夫
々M1とM2のそれより少なくとも約５倍大きい。同じく、
便宜上トランジスタM1とM2は等しい相互コンダクタンス
を有する。抵抗R1とR2は便宜上、等値（R1＝R2）であ
る。M1とM2、M3とM4の相互コンダクタンスを等しくして
も、R1とR2は、信号に多少歪みが生じてもよければ、必
ずしも等しい必要はない。事実、抵抗R1とR2のいずれか
１つは０（短絡）でもよい。
M5とM6の目的は、出力端子21における出力電圧がレー
ル間電圧全体に振れることを可能にすることである。そ
のような全レール間出力電圧の動作は、R1とR2の電圧降
下によって妨げられる傾向があるためである。例えば、
R2の電圧降下のため、出力電圧Voutは、V2がいかに高く
上昇しても、電流がR2を経て流れる限り、ＶDDを得るこ
とは出来ない。しかし、M6の存在により、V2が上昇し
て、ノードN2の電位がVDD以下のしきい値に高められる
と、トランジスタM6はターンオフして、R2の電圧降下が
なくなり、トランジスタM4は出力電圧VoutをVDDへ完全
に高めることができる。他方、もしその様な全レール間
出力が要求されない場合には、M1とM2のソース端子を夫
々VSSとVDDに直接接続して、M5とM6を省略することがで
きる。
ル間電圧全体に振れることを可能にすることである。そ
のような全レール間出力電圧の動作は、R1とR2の電圧降
下によって妨げられる傾向があるためである。例えば、
R2の電圧降下のため、出力電圧Voutは、V2がいかに高く
上昇しても、電流がR2を経て流れる限り、ＶDDを得るこ
とは出来ない。しかし、M6の存在により、V2が上昇し
て、ノードN2の電位がVDD以下のしきい値に高められる
と、トランジスタM6はターンオフして、R2の電圧降下が
なくなり、トランジスタM4は出力電圧VoutをVDDへ完全
に高めることができる。他方、もしその様な全レール間
出力が要求されない場合には、M1とM2のソース端子を夫
々VSSとVDDに直接接続して、M5とM6を省略することがで
きる。
各オペアンプA1,A2は、M1、M3の対、及びM2、M4の対
の低電流制御端子（ゲート端子）に接続される出力端子
を有している。
の低電流制御端子（ゲート端子）に接続される出力端子
を有している。
実際には、オペアンプA1,A2は、バイアス（図示せ
ず）されているので、入力信号の変化が出力に何等の変
化をも与えない“デッド・ゾーン”による信号歪み問題
を防ぐため、零入力（quiescent）状態（無信号領域）
の近傍において、零でない零入力（quiescent）電流の
適当な安全マージンがある。
ず）されているので、入力信号の変化が出力に何等の変
化をも与えない“デッド・ゾーン”による信号歪み問題
を防ぐため、零入力（quiescent）状態（無信号領域）
の近傍において、零でない零入力（quiescent）電流の
適当な安全マージンがある。
バッファ・ステージ20は次のように動作する。R1とM1
の間にあるノードN1、および、R2とM2の間にあるノード
N2から、オペアンプ（演算増幅器）A1およびA2の正入力
端子へのフィードバックにより、A1およびA2のそれぞれ
の正負の入力端子間に加えられる電圧の差があまり大き
くならないため、適当なパラメータの選択によって、適
切に制御された零入力電流iQが得られる。更に詳細に
は、M5とM6を横切るソース・ドレン電圧降下が、ｎ−チ
ャネル、ｐ−チャネルトランジスタのしきい値より非常
に小さいと仮定すれば、零入力電流は次式で与えられ
る。
の間にあるノードN1、および、R2とM2の間にあるノード
N2から、オペアンプ（演算増幅器）A1およびA2の正入力
端子へのフィードバックにより、A1およびA2のそれぞれ
の正負の入力端子間に加えられる電圧の差があまり大き
くならないため、適当なパラメータの選択によって、適
切に制御された零入力電流iQが得られる。更に詳細に
は、M5とM6を横切るソース・ドレン電圧降下が、ｎ−チ
ャネル、ｐ−チャネルトランジスタのしきい値より非常
に小さいと仮定すれば、零入力電流は次式で与えられ
る。
iQ＝ISRS（１＋ａ）／（R1＋R2） ……（１） ここでRS、R1、R2は夫々の指定抵抗の抵抗値、ａは、
（等しいトランジスタ対と仮定すれば）M3の幅対長さ比
（W/L）３とM1の幅対長さ比（W/L）１との比、及びM4対
M2のその比に等しい。即ち、 ａ＝（W/L）3/（W/L）１ ＝（W/L）4/（W/L）２ ……（２） 式（１）から、零入力電流iQは、十分調整可能であ
り、半導体のプロセス変動には敏感でないこと、及び各
抵抗の抵抗値は、W/L比と同様に、互いに関連している
ことが判る。電流源から供給される電流ISは、半導体の
製造条件によって変わるけれども、それは重大な変化で
はなく、零入力電流は半導体製造条件の変化に対して比
較的安定である。また演算増幅器へのフィードバックも
さほどの回路不安定を招くことはない。
（等しいトランジスタ対と仮定すれば）M3の幅対長さ比
（W/L）３とM1の幅対長さ比（W/L）１との比、及びM4対
M2のその比に等しい。即ち、 ａ＝（W/L）3/（W/L）１ ＝（W/L）4/（W/L）２ ……（２） 式（１）から、零入力電流iQは、十分調整可能であ
り、半導体のプロセス変動には敏感でないこと、及び各
抵抗の抵抗値は、W/L比と同様に、互いに関連している
ことが判る。電流源から供給される電流ISは、半導体の
製造条件によって変わるけれども、それは重大な変化で
はなく、零入力電流は半導体製造条件の変化に対して比
較的安定である。また演算増幅器へのフィードバックも
さほどの回路不安定を招くことはない。
R1＝R2＝Ｒと選ぶことによって、零入力状態では、 VOUT＝（V1＋V2）/2……（３） 即ち、バッファ・ステージ20の出力電圧は、このバッ
ファ・ステージへの入力電圧V1、V2の平均値に等しい。
ファ・ステージへの入力電圧V1、V2の平均値に等しい。
上記のごとく、トランジスタM3、M4、M6、M5は省略す
ることができるが、その場合、クラスAB動作（プッシュ
・プル）の間、出力電圧Voutは、これらのトランジスタ
が存在するときに可能であるような、ほぼVDDからVSSま
での振動は不可能である。式（２）で与えられるａの値
が大きいほど、出力電圧の振動はレール間電圧に近付
く。
ることができるが、その場合、クラスAB動作（プッシュ
・プル）の間、出力電圧Voutは、これらのトランジスタ
が存在するときに可能であるような、ほぼVDDからVSSま
での振動は不可能である。式（２）で与えられるａの値
が大きいほど、出力電圧の振動はレール間電圧に近付
く。
十分な零入力電流での安定動作を保証するため、また
その結果、AB級動作を保証するために、ISとRSは、その
積ISRSがA1およびA2の演算増幅器オフセット電圧の最大
期待絶対値の合計のほぼ５〜10倍またはそれ以上になる
ように、十分大きく選ぶべきである。これは、A1もしく
はA2またはその両方のオフセット電圧のチップ間変動が
零入力電流iQの望ましくない大きなチップ間変動を引き
起こさないようにするためである。
その結果、AB級動作を保証するために、ISとRSは、その
積ISRSがA1およびA2の演算増幅器オフセット電圧の最大
期待絶対値の合計のほぼ５〜10倍またはそれ以上になる
ように、十分大きく選ぶべきである。これは、A1もしく
はA2またはその両方のオフセット電圧のチップ間変動が
零入力電流iQの望ましくない大きなチップ間変動を引き
起こさないようにするためである。
抵抗R1、R2、RSは、例えば、半導体の標準拡散領域に
よって、または標準堆積ポリシリコン抵抗によって形成
することができる。電流源ISは、既知のごとく、その飽
和領域でバイアスされるMOSトランジスタにより形成さ
れる。
よって、または標準堆積ポリシリコン抵抗によって形成
することができる。電流源ISは、既知のごとく、その飽
和領域でバイアスされるMOSトランジスタにより形成さ
れる。
M7のゲート端子に供給された信号の存在下で、RSの両
端の電圧降下（V2−V1）は、一定値（ISRS）に維持され
る。すなわち、（V2−V1）/2は一定であり、（V2＋V1）
/2は信号とともに変わる。
端の電圧降下（V2−V1）は、一定値（ISRS）に維持され
る。すなわち、（V2−V1）/2は一定であり、（V2＋V1）
/2は信号とともに変わる。
説明のために、代表的なケースの各パラメータの値を
示すと大略次のとおりである。
示すと大略次のとおりである。
R1＝R2＝2000オーム RS＝1000オーム IS＝50マイクロアンペア ａ＝30 信号によって、出力端子21における出力電流は、10mA
ほどの高さになり得る。
ほどの高さになり得る。
VINが与えられるM7のゲート端子は、例えば、ディフ
ァレンシャル・ゲイン・ステージ（図示せず）の出力端
子に接続することができ、またステージ20の出力端子21
は、フィードバックの目的でそのディファレンシャル・
ゲイン・ステージの負性入力端子に接続することができ
る。その様な方法で、大電流を大負荷へ駆動する（線路
駆動器）ための増幅器回路に望まれるように、全体的に
高入力インピーダンス、低出力インピーダンスを組合わ
せることによって、そのディファレンシャル・ゲイン・
ステージの正極入力端子に与えられる入力電圧に比例す
る全体的統一ゲインのVOUTが得られる。
ァレンシャル・ゲイン・ステージ（図示せず）の出力端
子に接続することができ、またステージ20の出力端子21
は、フィードバックの目的でそのディファレンシャル・
ゲイン・ステージの負性入力端子に接続することができ
る。その様な方法で、大電流を大負荷へ駆動する（線路
駆動器）ための増幅器回路に望まれるように、全体的に
高入力インピーダンス、低出力インピーダンスを組合わ
せることによって、そのディファレンシャル・ゲイン・
ステージの正極入力端子に与えられる入力電圧に比例す
る全体的統一ゲインのVOUTが得られる。
以上、本発明の実施例の詳細をのべたが、本発明の範
囲内で各種変形例を作ることはできる。例えば、ｎ−チ
ャネル、ｐ−チャネルMOSトランジスタの代わりに、np
n、pnpバイポーラトランジスタを使うこともできる。
囲内で各種変形例を作ることはできる。例えば、ｎ−チ
ャネル、ｐ−チャネルMOSトランジスタの代わりに、np
n、pnpバイポーラトランジスタを使うこともできる。
尚、特許請求の範囲に記載した参照番号は、発明の容
易なる理解のためで、その技術的範囲を制限するよう解
釈されるべきではない。
易なる理解のためで、その技術的範囲を制限するよう解
釈されるべきではない。
図は、本発明のバッファ・ステージを含む増幅器回路の
回路図である。
回路図である。
Claims (6)
- 【請求項１】第１電力レール（VSS）と第２電力レール
（VDD）の間にバッファ段（20）と電圧利得段（10）を
接続してなる増幅器回路において、バッファ段が、 出力端子ならびに第１および第２入力端子をそれぞれ有
する第１および第２演算増幅器（A1,A2）と、 少なくとも一方が抵抗手段からなる第１および第２接続
手段（R1,R2）と、 比較的大電流が流れる制御経路と比較的小電流が流れる
制御端子をそれぞれ有する第１および第2MOSトランジス
タ装置（M1,M2）と、 第１演算増幅器の出力端子を第1MOSトランジスタ装置の
制御端子に接続する手段と、 第２演算増幅器の出力端子を第2MOSトランジスタ装置の
制御端子に接続する手段と、 第1MOSトランジスタ装置と第１接続手段の間に位置する
第１ノード（N1）を第１演算増幅器の第２入力端子に接
続する手段と、 第2MOSトランジスタ装置と第２接続手段の間に位置する
第２ノード（N2）を第２演算増幅器の第２入力端子に接
続する手段と、 第１電力レール、第1MOSトランジスタ装置の制御経路、
第１接続手段、第２接続手段、第2MOSトランジスタ装置
の制御経路および第２電力レールをこの順に直列に接続
する手段とからなり、電圧利得段が、 定電流を供給する電流源手段（IS）と、 第１および第２端子（V1,V2）を有する第３抵抗手段（R
S）と、 回路入力端子（11）に接続された制御端子を有し入力信
号電圧が入力され前記定電流が流れるのに適した比較的
大電流が流れる第３経路を与える第３トランジスタ装置
（M7）と、 第２電力レール、電流源手段、第３抵抗手段、第３経路
および第１電力レールをこの順に直列に接続する手段
と、 第３抵抗手段の第１および第２端子をそれぞれ第１およ
び第２演算増幅器の第１入力端子に接続する手段と、 第１接続手段と第２接続手段の間に位置するノードをバ
ッファ段の出力端子（21）に接続する手段とからなり、 第１接続手段と第２接続手段の並列合成抵抗を、前記出
力端子に接続される負荷の抵抗より小さくしたことを特
徴とする増幅器回路。 - 【請求項２】第１および第２接続手段がそれぞれ抵抗手
段からなることを特徴とする請求項１の増幅器回路。 - 【請求項３】第１および第2MOSトランジスタ装置のそれ
ぞれの制御端子に接続され比較的小電流が流れる制御端
子をそれぞれ有し、第１電力レールと第２電力レールの
間に直列に接続された比較的大電流が流れる経路をそれ
ぞれ有する第４および第５トランジスタ装置（M3,M4）
をさらに有することを特徴とする請求項１または２の増
幅器回路。 - 【請求項４】第４トランジスタ装置と第５トランジスタ
装置のチャネル幅対長さ比が、それぞれ、第1MOSトラン
ジスタ装置と第2MOSトランジスタ装置のチャネル幅対長
さ比よりも少なくとも５倍以上大きいことを特徴とする
請求項３の増幅器回路。 - 【請求項５】第１および第2MOSトランジスタ装置の制御
経路と直列に接続された大電流経路をそれぞれ有し、第
１および第２ノードにそれぞれ接続された制御端子を有
する第６および第７トランジスタ装置（M5,M6）をさら
に有することを特徴とする請求項３または４の増幅器回
路。 - 【請求項６】第３抵抗手段の抵抗値と前記定電流の積
が、第１および第２演算増幅器の入力オフセット電圧の
少なくとも５倍であることを特徴とする請求項１、２、
３、４または５の増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/382,162 US4959623A (en) | 1989-07-19 | 1989-07-19 | Low impedance buffer circuit |
| US382162 | 1989-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360209A JPH0360209A (ja) | 1991-03-15 |
| JP2665025B2 true JP2665025B2 (ja) | 1997-10-22 |
Family
ID=23507776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180755A Expired - Lifetime JP2665025B2 (ja) | 1989-07-19 | 1990-07-10 | 増幅器回路 |
Country Status (7)
| Country | Link |
|---|---|
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| EP (1) | EP0409476B1 (ja) |
| JP (1) | JP2665025B2 (ja) |
| KR (1) | KR0131334B1 (ja) |
| CA (1) | CA2016001C (ja) |
| DE (1) | DE69023061T2 (ja) |
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| DE4320061C1 (de) * | 1993-06-17 | 1994-11-10 | Siemens Ag | Verstärkerausgangsstufe |
| US5343166A (en) * | 1993-08-26 | 1994-08-30 | Pass Laboratories, Inc. | Efficient high fidelity audio power amplifier |
| DE4329865C2 (de) * | 1993-09-03 | 1995-12-14 | Siemens Ag | Schaltungsanordnung zur Einstellung des Querstroms einer Gegentaktendstufe |
| SE502266C2 (sv) * | 1994-01-19 | 1995-09-25 | Gunnar Liljedahl | Anordning vid lintrumma |
| US5585763A (en) * | 1995-03-30 | 1996-12-17 | Crystal Semiconductor Corporation | Controlled impedance amplifier |
| US6646508B1 (en) * | 1996-12-30 | 2003-11-11 | Anthony T. Barbetta | Wide bandwidth, current sharing, MOSFET audio power amplifier with multiple feedback loops |
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| DE19834209C1 (de) * | 1998-07-29 | 2000-04-20 | Siemens Ag | Verstärkerausgangsstufe |
| US6628274B1 (en) * | 1999-03-26 | 2003-09-30 | Seiko Epson Corporation | Display drive device, display device, hand-carry electronic device, and display driving method |
| US6064258A (en) * | 1999-04-23 | 2000-05-16 | Lucent Technologies Inc. | Distributed gain line driver amplifier |
| GB9926956D0 (en) | 1999-11-13 | 2000-01-12 | Koninkl Philips Electronics Nv | Amplifier |
| US6545538B1 (en) | 2000-10-03 | 2003-04-08 | Texas Instruments Incorporated | Rail-to-rail class AB output stage for operational amplifier with wide supply range |
| US6255909B1 (en) * | 2000-11-02 | 2001-07-03 | Texas Instruments Incorporated | Ultra low voltage CMOS class AB power amplifier with parasitic capacitance internal compensation |
| JP4170996B2 (ja) * | 2005-02-10 | 2008-10-22 | 株式会社アドバンテスト | 電力増幅回路、及び試験装置 |
| CN106603056B (zh) | 2011-12-31 | 2020-02-28 | 意法半导体研发(深圳)有限公司 | 具有精确电流导引发生器的模拟信号软开关控制电路 |
| US9281789B2 (en) * | 2012-12-31 | 2016-03-08 | Texas Instruments Deutschland Gmbh | Integrated circuit for use in a hybrid output stage |
| KR20160000241A (ko) | 2014-06-24 | 2016-01-04 | 콘쿼 일렉트로닉스 캄파니, 리미티드 | 높은 서지를 견디는 퓨즈 |
| KR20160000056U (ko) | 2014-06-27 | 2016-01-06 | 콘쿼 일렉트로닉스 캄파니, 리미티드 | 높은 서지를 견디는 퓨즈 장치 |
| US10177713B1 (en) | 2016-03-07 | 2019-01-08 | Ali Tasdighi Far | Ultra low power high-performance amplifier |
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|---|---|---|---|---|
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| US4306199A (en) * | 1978-07-24 | 1981-12-15 | Victor Company Of Japan, Ltd. | Push-pull amplifier |
| JPS5668316A (en) * | 1979-11-12 | 1981-06-09 | Iseki Agricult Mach | Combined harvester |
| IT1185935B (it) * | 1985-09-18 | 1987-11-18 | Sgs Microelettronica Spa | Stradio di uscita cmos a grande escursione di tensione e con stabilizzazione della corrente di rifoso |
-
1989
- 1989-07-19 US US07/382,162 patent/US4959623A/en not_active Expired - Lifetime
-
1990
- 1990-05-03 CA CA002016001A patent/CA2016001C/en not_active Expired - Fee Related
- 1990-07-10 JP JP2180755A patent/JP2665025B2/ja not_active Expired - Lifetime
- 1990-07-11 DE DE69023061T patent/DE69023061T2/de not_active Expired - Fee Related
- 1990-07-11 EP EP90307590A patent/EP0409476B1/en not_active Expired - Lifetime
- 1990-07-12 KR KR1019900010531A patent/KR0131334B1/ko not_active IP Right Cessation
-
1996
- 1996-05-02 HK HK78596A patent/HK78596A/xx not_active IP Right Cessation
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| HK78596A (en) | 1996-05-10 |
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| US4959623A (en) | 1990-09-25 |
| EP0409476B1 (en) | 1995-10-18 |
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| DE69023061T2 (de) | 1996-03-21 |
| JPH0360209A (ja) | 1991-03-15 |
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