JPH02124609A - 電流ミラー回路 - Google Patents
電流ミラー回路Info
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- JPH02124609A JPH02124609A JP63278839A JP27883988A JPH02124609A JP H02124609 A JPH02124609 A JP H02124609A JP 63278839 A JP63278839 A JP 63278839A JP 27883988 A JP27883988 A JP 27883988A JP H02124609 A JPH02124609 A JP H02124609A
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- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電流ミラー回路に関し、特に集積回路に適した
電流ミラー比を得る電流ミラー回路に関する。
電流ミラー比を得る電流ミラー回路に関する。
従来、かかる電流ミラー回路は一対の入出力電界効果ト
ランジスタと定電流源とで構成した回路、あるいはトラ
ンジスタをカスコード接続した回路等が用いられている
。
ランジスタと定電流源とで構成した回路、あるいはトラ
ンジスタをカスコード接続した回路等が用いられている
。
第４図はかかる従来の一例を示す電流ミラー回路図であ
る。
る。
第４図に示すように、この電流ミラー回路は、ソースが
第一の電源４ （＋Ｖ）に接続され、且つゲートに接続
されたドレインは定電流源６を介して第二の電源５ （
−Ｖ）に接続されるとともにゲートに接続されたＰチャ
ンネル・エンハンスメント型ＭＯ３ＦＥＴ８と、ゲート
がこのＰチャンネルＭＯ３ＦＥＴ８のゲートに接続され
且つソースは第一の電源４に、ドレインは出力端子３に
それぞれ接続されたＰチャンネル・エンハンスメント型
ＭＯ３ＦＥＴ９とから構成されている。
第一の電源４ （＋Ｖ）に接続され、且つゲートに接続
されたドレインは定電流源６を介して第二の電源５ （
−Ｖ）に接続されるとともにゲートに接続されたＰチャ
ンネル・エンハンスメント型ＭＯ３ＦＥＴ８と、ゲート
がこのＰチャンネルＭＯ３ＦＥＴ８のゲートに接続され
且つソースは第一の電源４に、ドレインは出力端子３に
それぞれ接続されたＰチャンネル・エンハンスメント型
ＭＯ３ＦＥＴ９とから構成されている。
かかる電流ミラー回路において、定電流源６で発生した
電流１１ｒ＋にしたがって、出力電流Ｉ。ｕｔはｌ６ｕ
ｔ ＝ Ａ Ｘ Ｉ ＩＩＩとなる。但し、Ａ＝（Ｗ９
／Ｌ９）／ （Ｗ８／Ｌｓ ）；Ｗ、、ｗ９はトランジ
スタ８，９のチャンネル幅； Ｌ ８ ＋ Ｌ ９はト
ランジスタ８，９のチャンネル長である。
電流１１ｒ＋にしたがって、出力電流Ｉ。ｕｔはｌ６ｕ
ｔ ＝ Ａ Ｘ Ｉ ＩＩＩとなる。但し、Ａ＝（Ｗ９
／Ｌ９）／ （Ｗ８／Ｌｓ ）；Ｗ、、ｗ９はトランジ
スタ８，９のチャンネル幅； Ｌ ８ ＋ Ｌ ９はト
ランジスタ８，９のチャンネル長である。
しかしながら、実際にはトランジスタ８と９のソース・
ドレイン間電位■Ｄｓが異なる場合に、チャンネル長変
調効果によりトランジスタ８と９のドレイン電流に誤差
が生じてくる。従って、正確な入出力電流の関係は、 と表わせる。但し、Ａ＝Ｗ９／Ｗ、、Ｌ、＝Ｌ９とする
。ｒｄｓはトランジスタ８の出力抵抗、ＶＤｓ２゜ＶＤ
Ｓ９はトランジスタ８，９のソース・ドレイン電圧であ
る。
ドレイン間電位■Ｄｓが異なる場合に、チャンネル長変
調効果によりトランジスタ８と９のドレイン電流に誤差
が生じてくる。従って、正確な入出力電流の関係は、 と表わせる。但し、Ａ＝Ｗ９／Ｗ、、Ｌ、＝Ｌ９とする
。ｒｄｓはトランジスタ８の出力抵抗、ＶＤｓ２゜ＶＤ
Ｓ９はトランジスタ８，９のソース・ドレイン電圧であ
る。
そこで、従来より等測的にトランジスタの出力抵抗を大
きくするためにチャンネル長りを大きくしたり、あるい
はトランジスタのカスコード接続（例えば、ウィルソン
型電流ミラー回路等）による回路を使用している。
きくするためにチャンネル長りを大きくしたり、あるい
はトランジスタのカスコード接続（例えば、ウィルソン
型電流ミラー回路等）による回路を使用している。
上述した従来の電流ミラー回路では、低電圧動作が可能
であり、広い動作電圧が得られる。すなわち、通常ＭＯ
８）ランジスの閾値電圧Ｖ↑は１■弱であるので、第４
図に示す従来例では１．５■程度でも十分に動作し、し
たがって広い動作電圧が得られる。
であり、広い動作電圧が得られる。すなわち、通常ＭＯ
８）ランジスの閾値電圧Ｖ↑は１■弱であるので、第４
図に示す従来例では１．５■程度でも十分に動作し、し
たがって広い動作電圧が得られる。
しかしながら、従来例は広い動作電圧を得られるのとは
反対に、ミラー特性の精度が十分に得られないという欠
点がある。
反対に、ミラー特性の精度が十分に得られないという欠
点がある。
また、トランジスタのカスコード接続による電流ミラー
回路においては、ゲート・ソース電圧の縦積み段数倍以
上が必要となるので、１．５Ｖ程度での低電圧動作が不
可能になるという欠点がある。
回路においては、ゲート・ソース電圧の縦積み段数倍以
上が必要となるので、１．５Ｖ程度での低電圧動作が不
可能になるという欠点がある。
本発明の目的は、かかる入力電流や出力負荷が大きく変
動しても、高精度且つ低電圧で動作する安定した電流ミ
ラー特性を得ることのできる電流ミラー回路を提供する
ことにある。
動しても、高精度且つ低電圧で動作する安定した電流ミ
ラー特性を得ることのできる電流ミラー回路を提供する
ことにある。
本発明の電流ミラー回路は、電流入力端子にドレインが
接続されソースが第一の電源に接続された第一の電界効
果トランジスタと、前記第一のトランジスタと同極性で
互いのゲートが共通接続され且つドレインが電流出力端
子に、ソースが前記第一の電源に接続された第二の電界
効果トランジスタと、ゲートおよびドレインが前記第一
のトランジスタのゲートに共通接続され且つソースが前
記第一の電源に接続された同極性の第三の電界効果トラ
ンジスタと、前記第一のトランジスタと逆極性でゲート
が前記第一のトランジスタのドレインに接続され且つド
レインが前記第一の電源に接続された第四の電界効果ト
ランジスタと、前記第四のトランジスタと同極性で共に
ソースが前記第四のトランジスタのソースに共通接続さ
れ且つそれぞれのドレインが前記第一のトランジスタの
ゲートに接続され、一方のゲートは所定の電位を供給さ
れ、他方のゲートは電流出力端子に接続された第五およ
び第六のトランジスタと、前記第四、第五、および第六
のトランジスタの共通ソース接続点と第二の電源との間
に接続された定電流源と、前記定電流源の出力電流値を
前記電流入力端子に流れ込む電流値に比例して変化させ
る手段とを備えて構成される。
接続されソースが第一の電源に接続された第一の電界効
果トランジスタと、前記第一のトランジスタと同極性で
互いのゲートが共通接続され且つドレインが電流出力端
子に、ソースが前記第一の電源に接続された第二の電界
効果トランジスタと、ゲートおよびドレインが前記第一
のトランジスタのゲートに共通接続され且つソースが前
記第一の電源に接続された同極性の第三の電界効果トラ
ンジスタと、前記第一のトランジスタと逆極性でゲート
が前記第一のトランジスタのドレインに接続され且つド
レインが前記第一の電源に接続された第四の電界効果ト
ランジスタと、前記第四のトランジスタと同極性で共に
ソースが前記第四のトランジスタのソースに共通接続さ
れ且つそれぞれのドレインが前記第一のトランジスタの
ゲートに接続され、一方のゲートは所定の電位を供給さ
れ、他方のゲートは電流出力端子に接続された第五およ
び第六のトランジスタと、前記第四、第五、および第六
のトランジスタの共通ソース接続点と第二の電源との間
に接続された定電流源と、前記定電流源の出力電流値を
前記電流入力端子に流れ込む電流値に比例して変化させ
る手段とを備えて構成される。
〔実施例〕
一
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す電流ミラー回路図
である。
である。
第１図に示すように、本実施例は電流入力端子１にドレ
インが接続され且つソースが第一の電源（＋Ｖ）４に接
続された第一の電界効果トランジスタ（ＰＭＯ８）８と
、このＰＭＯ８）ランジスタ８と同極性で互いのゲート
が共通接続され且つドレインが電流出力端子３に、ソー
スが第一の電源４に接続された第二の電界効果トランジ
スタ９と、ゲートおよびドレインがＰＭＯ８８のゲート
に共通接続され且つソースが第一の電源４に接続された
同極性の第三の電界効果トランジスタ１０と、第一のト
ランジスタ８とは逆極性でゲートが第一のトランジスタ
８のドレインに接続され且つドレインが第一の電源４に
接続された第四の電界効果トランジスタ（ＮＭＯ８）１
１と、第四のトランジスタ１１と同極性で共にソースが
第四のトランジスタ１１のソースに共通接続され且つそ
れぞれのドレインが第一のトランジスタ８のゲートに接
続され、一方のゲートは所定の電位Ｖ、を所定電圧印加
端子２から供給され、他方のゲートは電流出力端子３に
接続された第五および第六のトランジスタ（ＮＭＯ８）
１２および１３と、これら第四、第五および第六のトラ
ンジスタ１１〜１３の共通ソース接続点と第二の電源（
−Ｖ） ５との間に接続された定電流源７と、この定電
流源７の出力電流値Ｉｘを電流入力端子１に流れ込む電
流値工、に比例して変化させる定電流源６等からなる手
段とを有している。
インが接続され且つソースが第一の電源（＋Ｖ）４に接
続された第一の電界効果トランジスタ（ＰＭＯ８）８と
、このＰＭＯ８）ランジスタ８と同極性で互いのゲート
が共通接続され且つドレインが電流出力端子３に、ソー
スが第一の電源４に接続された第二の電界効果トランジ
スタ９と、ゲートおよびドレインがＰＭＯ８８のゲート
に共通接続され且つソースが第一の電源４に接続された
同極性の第三の電界効果トランジスタ１０と、第一のト
ランジスタ８とは逆極性でゲートが第一のトランジスタ
８のドレインに接続され且つドレインが第一の電源４に
接続された第四の電界効果トランジスタ（ＮＭＯ８）１
１と、第四のトランジスタ１１と同極性で共にソースが
第四のトランジスタ１１のソースに共通接続され且つそ
れぞれのドレインが第一のトランジスタ８のゲートに接
続され、一方のゲートは所定の電位Ｖ、を所定電圧印加
端子２から供給され、他方のゲートは電流出力端子３に
接続された第五および第六のトランジスタ（ＮＭＯ８）
１２および１３と、これら第四、第五および第六のトラ
ンジスタ１１〜１３の共通ソース接続点と第二の電源（
−Ｖ） ５との間に接続された定電流源７と、この定電
流源７の出力電流値Ｉｘを電流入力端子１に流れ込む電
流値工、に比例して変化させる定電流源６等からなる手
段とを有している。
かかる電流ミラー回路において、定電流源６は電流ミラ
ー回路の入力電流Ｉｎｎを発生するためのものである。
ー回路の入力電流Ｉｎｎを発生するためのものである。
また、ＰＭＯ８）ランジスタ１０とトランジスタ１１〜
１３と定電流源６とトラッキングして出力する定電流源
７は電流入力端子１ね電流出力端子３を入力とした差動
増幅回路を構成しており、その出力であるトランジスタ
１２および１３のドレインがＰＭＯ８）ランジスタ８，
９のゲートに接続され、前述したように、トランジスタ
９のドレインが電流出力端子３に接続されている。
１３と定電流源６とトラッキングして出力する定電流源
７は電流入力端子１ね電流出力端子３を入力とした差動
増幅回路を構成しており、その出力であるトランジスタ
１２および１３のドレインがＰＭＯ８）ランジスタ８，
９のゲートに接続され、前述したように、トランジスタ
９のドレインが電流出力端子３に接続されている。
次に、かかる電流ミラー回路の動作を説明する。
ここでは、説明を簡単にするために、電流ミラー回路の
入力電流１１ｎと出力電流Ｉ。ｕｔの比が１の場合を考
え、トランジスタ８，９は同一形状のトランジスタとす
る。
入力電流１１ｎと出力電流Ｉ。ｕｔの比が１の場合を考
え、トランジスタ８，９は同一形状のトランジスタとす
る。
トランジスタ１０と９の（Ｗ／Ｌ）の比を（Ｗｑ／ Ｌ
９ ） ／ （Ｗｔｏ／ Ｌｔｏ） ＝Ａとすると、ト
ランジスタ１０に流れる電流工１は１．２Ｉ。ｕｔ ／
Ａとなる。このとき、電流出力端子３の電位■。ｕＬと
電流入力端子１の電位Ｖｌｆｌが等しければ、同一のト
ランジスタ８，９に流れている電流Ｉ ｌｎ＋Ｉ ｏｕ
ｔは等しいことになる。従って、トランジスタ１１と１
３が同一サイズのトランジスタとすると、トランジスタ
１１と１３に流れる電流も等しくなる（Ｉｔ ＝Ｉ２と
なる）ように定電流源７の電流ＩＸを決める。すなわち
、Ｉ ｘ ＝ ２ Ｉ ｔとする。この状態では、トラ
ンジスタ１１と１３のゲート電位、つまりトランジスタ
８と９のドレイン電位が等しい状態で安定する。このと
き、ＩｌｎとＩＸの関係は、Ｉ Ｘ ＝ ２ Ｉ ｔ
＝ ２ Ｘ Ｉ ｏｕｔ ／ Ａ＝ ２ ｘ Ｉ ＋ｎ
／ Ａとなり、結局のところ、（Ｗ９／Ｌ９ ） ／
（ＷＩＯ／ＬＩＯ） ＝Ａ、 Ｉ ｘ ＝２Ｘ Ｉ ＋
ｎ／Ａなる関係を満足すれば良いことになる。
９ ） ／ （Ｗｔｏ／ Ｌｔｏ） ＝Ａとすると、ト
ランジスタ１０に流れる電流工１は１．２Ｉ。ｕｔ ／
Ａとなる。このとき、電流出力端子３の電位■。ｕＬと
電流入力端子１の電位Ｖｌｆｌが等しければ、同一のト
ランジスタ８，９に流れている電流Ｉ ｌｎ＋Ｉ ｏｕ
ｔは等しいことになる。従って、トランジスタ１１と１
３が同一サイズのトランジスタとすると、トランジスタ
１１と１３に流れる電流も等しくなる（Ｉｔ ＝Ｉ２と
なる）ように定電流源７の電流ＩＸを決める。すなわち
、Ｉ ｘ ＝ ２ Ｉ ｔとする。この状態では、トラ
ンジスタ１１と１３のゲート電位、つまりトランジスタ
８と９のドレイン電位が等しい状態で安定する。このと
き、ＩｌｎとＩＸの関係は、Ｉ Ｘ ＝ ２ Ｉ ｔ
＝ ２ Ｘ Ｉ ｏｕｔ ／ Ａ＝ ２ ｘ Ｉ ＋ｎ
／ Ａとなり、結局のところ、（Ｗ９／Ｌ９ ） ／
（ＷＩＯ／ＬＩＯ） ＝Ａ、 Ｉ ｘ ＝２Ｘ Ｉ ＋
ｎ／Ａなる関係を満足すれば良いことになる。
次に、上述した電流ミラー回路のダイナミック動作につ
いて説明する。
いて説明する。
ここでは、電流入力Ｉ＋７が一定であると仮定する。電
流出力端子３に接続した負荷が変動し電流出力端子３の
電位がΔＶ ｏ ｕ ｔだけ低下した場合、トランジス
タ１３のゲート電位が低下するため、電流Ｘ１が減少し
トランジスタ１１を流れる電流工２が増加する。従って
、トランジスタ８と９の電流が減少するので、電流入力
端子１の電位■−が低下するとともにトランジスタ１１
のゲート電位が低下し、電流工２が減少し電流１１を増
加させる。すなわち、このトランジスタ８の電流が■１
と等しくなるＩＩまで増加したところで安定する。すな
わち、電流出力端子３の電位Ｖ。ｕｔに電流入力端子１
の電位ｖａｎが追従するように動作する。実際には、差
動ペアトラジスタ１１．１３のミスマツチによるオフセ
ット電圧とトランジスタ１０，９のチャンネル長変調効
果の違いによる誤差が■、とＶ。ａｔの電位の差として
現われるが、２番目の項目を小さくすることはトランジ
スタ１１．１３のトランスコンダクタンスを大きくする
ことで可能であり、せいぜい数十ｍＶオーダーの差であ
る。従って、Ｖ、ｆｉ＝＝Ｖ。ｕｔであり、高精度の電
流ミラー回路が得られる。尚、トランジスタ１２は、ト
ランジスタ１３がＯＦＦする程度までに電流出力端子３
の電位Ｖ。ｕｔが低下したときに、Ｖ、、、Ｖ。ｕｔが
ＯＶで安定するのを防ぐためのトランジスタであり、こ
のトランジスタ１２が導通し電流■８を流せるだけの電
位ＶＲがゲートに印加されている。従って、電流出力端
子３の電位Ｖ。ｕｔが■１より低い場合、トランジスタ
１１と１２が差導対として動作し、結局Ｖ １ｎＬ＝：
ｖＲとなるように動作する。
流出力端子３に接続した負荷が変動し電流出力端子３の
電位がΔＶ ｏ ｕ ｔだけ低下した場合、トランジス
タ１３のゲート電位が低下するため、電流Ｘ１が減少し
トランジスタ１１を流れる電流工２が増加する。従って
、トランジスタ８と９の電流が減少するので、電流入力
端子１の電位■−が低下するとともにトランジスタ１１
のゲート電位が低下し、電流工２が減少し電流１１を増
加させる。すなわち、このトランジスタ８の電流が■１
と等しくなるＩＩまで増加したところで安定する。すな
わち、電流出力端子３の電位Ｖ。ｕｔに電流入力端子１
の電位ｖａｎが追従するように動作する。実際には、差
動ペアトラジスタ１１．１３のミスマツチによるオフセ
ット電圧とトランジスタ１０，９のチャンネル長変調効
果の違いによる誤差が■、とＶ。ａｔの電位の差として
現われるが、２番目の項目を小さくすることはトランジ
スタ１１．１３のトランスコンダクタンスを大きくする
ことで可能であり、せいぜい数十ｍＶオーダーの差であ
る。従って、Ｖ、ｆｉ＝＝Ｖ。ｕｔであり、高精度の電
流ミラー回路が得られる。尚、トランジスタ１２は、ト
ランジスタ１３がＯＦＦする程度までに電流出力端子３
の電位Ｖ。ｕｔが低下したときに、Ｖ、、、Ｖ。ｕｔが
ＯＶで安定するのを防ぐためのトランジスタであり、こ
のトランジスタ１２が導通し電流■８を流せるだけの電
位ＶＲがゲートに印加されている。従って、電流出力端
子３の電位Ｖ。ｕｔが■１より低い場合、トランジスタ
１１と１２が差導対として動作し、結局Ｖ １ｎＬ＝：
ｖＲとなるように動作する。
第２図は本発明の第二の実施例を示す電流ミラー回路図
である。
である。
第２図に示すように、本実施例におけるトランジスタ８
〜１３までの基本構成は第１図で説明した第一の実施例
と同様であり、異なる点はソースとゲートが接続された
Ｎチャンネル型デプリーションＭＯＳトランジスタ１６
とドレインおよびタートが接続されたＮＭＯＳ）ランジ
スタ１７とが第一の電源４および第二の電源５簡に直列
接続され、その接続点とトランジスタ１２のゲートが接
続されるとともに、定電流源６と７の代わりにゲートが
共に入力端子ｖＩに接続されたＮＭＯＳ）ランジスタ１
５および１４が接続されている構成にある。本実施例で
は、前述のＩ ｘ＝＝（２／ Ａ ）１１ｎなる関係を
トランジスタ１５および１４のデイメンジョン比を（Ｗ
１５／ Ｌ ｔｓ） ／ （Ｗ １４／Ｌ１４） ＝
（Ａ／ ２ ）として実現している。さらに、トラン
ジスタ１２のゲートに与える電位ＶＲを実現するために
、デプリーショントランジスタ１６の飽和電流Ｉ３によ
って生じるトランジスタ１７のゲート・ソース電圧Ｖｏ
ｓによって与えている。
〜１３までの基本構成は第１図で説明した第一の実施例
と同様であり、異なる点はソースとゲートが接続された
Ｎチャンネル型デプリーションＭＯＳトランジスタ１６
とドレインおよびタートが接続されたＮＭＯＳ）ランジ
スタ１７とが第一の電源４および第二の電源５簡に直列
接続され、その接続点とトランジスタ１２のゲートが接
続されるとともに、定電流源６と７の代わりにゲートが
共に入力端子ｖＩに接続されたＮＭＯＳ）ランジスタ１
５および１４が接続されている構成にある。本実施例で
は、前述のＩ ｘ＝＝（２／ Ａ ）１１ｎなる関係を
トランジスタ１５および１４のデイメンジョン比を（Ｗ
１５／ Ｌ ｔｓ） ／ （Ｗ １４／Ｌ１４） ＝
（Ａ／ ２ ）として実現している。さらに、トラン
ジスタ１２のゲートに与える電位ＶＲを実現するために
、デプリーショントランジスタ１６の飽和電流Ｉ３によ
って生じるトランジスタ１７のゲート・ソース電圧Ｖｏ
ｓによって与えている。
第３図は本発明の第三の実施例を示す電流ミラー回路図
である。
である。
第３図に示すように、トランジスタ８〜１３および１６
．１７は前述した第二の実施例と同様であり、本実施例
はこれらに加えて、トランジスタ８にゲートおよびソー
スがそれぞれ共通接続されたＰＭＯ３）ランジスタ１９
と、ドレインおよびゲートがトランジスタ１９のドレイ
ンに接続され且つソースが第二の電源端子（−Ｖ）５に
接続されたＮＭＯＳ）ランジスタ２０と、ゲートがトラ
ンジスタ２０のゲートに、ドレインがトランジスタ１１
〜１３のソース共通接続点にそれぞれ接続され且つソー
スが第二の電源端子５Ｇり接続されたＮＭＯＳ）ランジ
スタ１４とが接続されている。
．１７は前述した第二の実施例と同様であり、本実施例
はこれらに加えて、トランジスタ８にゲートおよびソー
スがそれぞれ共通接続されたＰＭＯ３）ランジスタ１９
と、ドレインおよびゲートがトランジスタ１９のドレイ
ンに接続され且つソースが第二の電源端子（−Ｖ）５に
接続されたＮＭＯＳ）ランジスタ２０と、ゲートがトラ
ンジスタ２０のゲートに、ドレインがトランジスタ１１
〜１３のソース共通接続点にそれぞれ接続され且つソー
スが第二の電源端子５Ｇり接続されたＮＭＯＳ）ランジ
スタ１４とが接続されている。
要するに、本実施例と前述した第二の実施例と異なる点
は、Ｉｘ ”＝ （２／Ａ） Ｘ Ｉ Ｉｎなる関係を
実現している手段であり、トランジスタ１９゜２０およ
びトランジスタ１４がその機能を担っている。すなわち
、これらトランジスタの入出力電流の関係は、 Ｉｘ ／ Ｉ ＋、、＝ （（Ｗ１９／Ｌ１９） ／
（Ｗ８ ／Ｌ８）ＩＸ （（Ｗ１４／ Ｌ １４） ／
（Ｗ２０／ Ｌ２０） ）結局、２／ Ａ ＝ （（
Ｗ１９／ Ｌ １９） ／ （Ｗ８／Ｌａ ） ） Ｘ
（（Ｗ１４／ Ｌｉ４） ／ （Ｗ２０／ Ｌ２０）
）となれば良い。また、定電流源１８はトランジスタ
１９，２０，１４．１０からなる帰還ループ回路に於い
て、スタートアップを確実に行なわせる手段であり、ト
ランジスタ１９に流れる電流の１／１００以下の微小電
流で良く、さらにこの回路は抵抗で置き替えることもで
きる。
は、Ｉｘ ”＝ （２／Ａ） Ｘ Ｉ Ｉｎなる関係を
実現している手段であり、トランジスタ１９゜２０およ
びトランジスタ１４がその機能を担っている。すなわち
、これらトランジスタの入出力電流の関係は、 Ｉｘ ／ Ｉ ＋、、＝ （（Ｗ１９／Ｌ１９） ／
（Ｗ８ ／Ｌ８）ＩＸ （（Ｗ１４／ Ｌ １４） ／
（Ｗ２０／ Ｌ２０） ）結局、２／ Ａ ＝ （（
Ｗ１９／ Ｌ １９） ／ （Ｗ８／Ｌａ ） ） Ｘ
（（Ｗ１４／ Ｌｉ４） ／ （Ｗ２０／ Ｌ２０）
）となれば良い。また、定電流源１８はトランジスタ
１９，２０，１４．１０からなる帰還ループ回路に於い
て、スタートアップを確実に行なわせる手段であり、ト
ランジスタ１９に流れる電流の１／１００以下の微小電
流で良く、さらにこの回路は抵抗で置き替えることもで
きる。
以上説明したように、本発明の電流ミラー回路は電流入
力端子と電流出力端子の電位を等しくするための複数の
電界効果トランジスタおよび定電流源等よりなる制御回
路を設けることにより、入力電流や・出力負荷が大きく
変動しても、集積回路に適した高精度且つ低電圧で動作
する安定した電流ミラー特性を得ることが出来るという
効果がある。
力端子と電流出力端子の電位を等しくするための複数の
電界効果トランジスタおよび定電流源等よりなる制御回
路を設けることにより、入力電流や・出力負荷が大きく
変動しても、集積回路に適した高精度且つ低電圧で動作
する安定した電流ミラー特性を得ることが出来るという
効果がある。
第１図は本発明の第一の実施例を示す電流ミラー回路図
、第２図および第３図はそれぞれ本発明の第二および第
三の実施例を示す電流ミラー回路図、第４図は従来の一
例を示す電流ミラー回路図である。 １・・・電流入力端子、２・・・所定電圧印加端子、３
・・・電流出力端子、４・・・第一の電源端子（高位側
）、５・・・第二の電源端子（低位側＞、６，７゜１８
・・・定電流源、８〜１０．１９・・・Ｐチャンネル・
エンハンスメント型・ＭＯＳＦＥＴ、１１〜１５．１７
．２０・・・Ｎチャンネル・エンハンスメント型・ＭＯ
ＳＦＥＴ、１６・・・Ｎチャンネル・デプリーション型
・ＭＯ３ＦＦ、Ｔ。 代理人 弁理士 内 原 晋
、第２図および第３図はそれぞれ本発明の第二および第
三の実施例を示す電流ミラー回路図、第４図は従来の一
例を示す電流ミラー回路図である。 １・・・電流入力端子、２・・・所定電圧印加端子、３
・・・電流出力端子、４・・・第一の電源端子（高位側
）、５・・・第二の電源端子（低位側＞、６，７゜１８
・・・定電流源、８〜１０．１９・・・Ｐチャンネル・
エンハンスメント型・ＭＯＳＦＥＴ、１１〜１５．１７
．２０・・・Ｎチャンネル・エンハンスメント型・ＭＯ
ＳＦＥＴ、１６・・・Ｎチャンネル・デプリーション型
・ＭＯ３ＦＦ、Ｔ。 代理人 弁理士 内 原 晋
Claims (1)
- 電流入力端子にドレインが接続されソースが第一の電
源に接続された第一の電界効果トランジスタと、前記第
一のトランジスタと同極性で互いのゲートが共通接続さ
れ且つドレインが電流出力端子に、ソースが前記第一の
電源に接続された第二の電界効果トランジスタと、ゲー
トおよびドレインが前記第一のトランジスタのゲートに
共通接続され且つソースが前記第一の電源に接続された
同極性の第三の電界効果トランジスタと、前記第一のト
ランジスタと逆極性でゲートが前記第一のトランジスタ
のドレインに接続され且つドレインが前記第一の電源に
接続された第四の電界効果トランジスタと、前記第四の
トランジスタと同極性で共にソースが前記第四のトラン
ジスタのソースに共通接続され且つそれぞれのドレイン
が前記第一のトランジスタのゲートに接続され、一方の
ゲートは所定の電位を供給され、他方のゲートは電流出
力端子に接続された第五および第六のトランジスタと、
前記第四、第五、および第六のトランジスタの共通ソー
ス接続点と第二の電源との間に接続された定電流源と、
前記定電流源の出力電流値を前記電流入力端子に流れ込
む電流値に比例して変化させる手段とを備えることを特
徴とする電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278839A JPH02124609A (ja) | 1988-11-02 | 1988-11-02 | 電流ミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278839A JPH02124609A (ja) | 1988-11-02 | 1988-11-02 | 電流ミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02124609A true JPH02124609A (ja) | 1990-05-11 |
Family
ID=17602870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278839A Pending JPH02124609A (ja) | 1988-11-02 | 1988-11-02 | 電流ミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02124609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317279A (en) * | 1992-12-31 | 1994-05-31 | Ohio State University | Linear voltage to current converter including feedback network |
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
| US7046077B2 (en) | 2003-02-14 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Current source circuit and amplifier using the same |
-
1988
- 1988-11-02 JP JP63278839A patent/JPH02124609A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317279A (en) * | 1992-12-31 | 1994-05-31 | Ohio State University | Linear voltage to current converter including feedback network |
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
| US7046077B2 (en) | 2003-02-14 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Current source circuit and amplifier using the same |
| US7053695B2 (en) | 2003-02-14 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Current source circuit and amplifier using the same |
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