JPS59212009A - 電流増幅装置 - Google Patents
電流増幅装置Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30018—A series coupled active resistor and capacitor are coupled in a feedback circuit of a SEPP amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
電流ミラーは、入力電流に比例したハイインピーダンス
の出力電流を供給する電流増幅器の一種である。出力電
流は、典型的には高利得を得るための負荷を駆動するた
めに使われる。簡単なミラーは、一般に、単一の入力ト
ランジスタと出力トランジスタの対がらなり、そのゲー
ト電極は1つに結ばれて、入力トランジスタのドレイン
にあたる入力電圧ノードにつながる。双方のトランジス
タのソースは、共に共通な基準電圧ノードに結ばれる。
の出力電流を供給する電流増幅器の一種である。出力電
流は、典型的には高利得を得るための負荷を駆動するた
めに使われる。簡単なミラーは、一般に、単一の入力ト
ランジスタと出力トランジスタの対がらなり、そのゲー
ト電極は1つに結ばれて、入力トランジスタのドレイン
にあたる入力電圧ノードにつながる。双方のトランジス
タのソースは、共に共通な基準電圧ノードに結ばれる。
入力トランジスタのドレイン及びゲートは、安定した基
準電流を供給する電流源に結ばれる。入力トランジスタ
と出力トランジスタのゲートとソースがそれぞれ結ばれ
ているため、対応する出力電流が、出力トランジスタの
導通路に発生する。一般に入力トランジスタと出力トラ
ンジスタは同一であり、電流は本質的に唯一つの利得を
持つ。このようなミラーは、一般に高利得増幅段におけ
る能動負荷を提供するのに使われる。。
準電流を供給する電流源に結ばれる。入力トランジスタ
と出力トランジスタのゲートとソースがそれぞれ結ばれ
ているため、対応する出力電流が、出力トランジスタの
導通路に発生する。一般に入力トランジスタと出力トラ
ンジスタは同一であり、電流は本質的に唯一つの利得を
持つ。このようなミラーは、一般に高利得増幅段におけ
る能動負荷を提供するのに使われる。。
現在、MO8回路の設計において、矛盾する2つの方向
が存在する。1つは、高周波信号に適応できるように、
より短い導通路チャネル長をもつMOS(金属−酸化物
−シリコン)デバイスへと向かう方向である。他方は、
ワンチップ上の単一の回路に、より多くのデバイスをの
せる目的で電力消費を減らすために、供給電圧をより低
くする方向である。ここに、電流ミラーのデバイスのチ
ャネル長を短くする程、変換コンダクタンスは大きくな
り、一方、その出力コンダクタンスはよりいっそう急峻
にあがるという矛盾が起こる。結果として、電流ミラー
の出力インピーダンスが低くなるため、出力トランジス
タが直列につながった複数のミラーを並べることになる
。
が存在する。1つは、高周波信号に適応できるように、
より短い導通路チャネル長をもつMOS(金属−酸化物
−シリコン)デバイスへと向かう方向である。他方は、
ワンチップ上の単一の回路に、より多くのデバイスをの
せる目的で電力消費を減らすために、供給電圧をより低
くする方向である。ここに、電流ミラーのデバイスのチ
ャネル長を短くする程、変換コンダクタンスは大きくな
り、一方、その出力コンダクタンスはよりいっそう急峻
にあがるという矛盾が起こる。結果として、電流ミラー
の出力インピーダンスが低くなるため、出力トランジス
タが直列につながった複数のミラーを並べることになる
。
しかしながら、これでは、各出力トランジスタは飽和さ
れるまでバイアスされるために、十分なドレイン−ソー
ス間電圧が必要であるために、出力インピーダンスを上
げるためには、電力供給電圧が大きくなり、すなわち、
オーバーヘッドが大きくなる。
れるまでバイアスされるために、十分なドレイン−ソー
ス間電圧が必要であるために、出力インピーダンスを上
げるためには、電力供給電圧が大きくなり、すなわち、
オーバーヘッドが大きくなる。
本発明に従えば、電流増幅器は、導通路が相互に直列に
接続されたような導通路と、制御電極を持つ少な(とも
二つの出力トランジスタと、出力トランジスタの導通路
に出力電流を供給する手段と、各々の出力トランジスタ
に関連して各々の入力トランジスタの制御電極が入力電
流路とそれに関連した出力トランジスタの制御電極に結
合された制御電極と導通路を持つ入力電流トランジスタ
を含むバイアス手段と、入力トランジスタの導通路に入
力電流を供給する手段を含んでいる。入力トランジスタ
は、導通路電流が本質的に、飽和状態での動作のために
導通路にそった最小限要求される電圧の平方と、入力ト
ランジスタの物理的形状に関連する定数の積に比例した
デバイスである。そして、少なくとも、入力トランジス
タの1つは、他の入力トランジスタとは異なった形状を
持つ。それによって、導通路に与えられた入力電流のた
めに、それぞれの入力トランジスタは、それぞれに連結
(9) された各出力トランジスタの制御電極に異なったバイア
ス電圧を生成する。
接続されたような導通路と、制御電極を持つ少な(とも
二つの出力トランジスタと、出力トランジスタの導通路
に出力電流を供給する手段と、各々の出力トランジスタ
に関連して各々の入力トランジスタの制御電極が入力電
流路とそれに関連した出力トランジスタの制御電極に結
合された制御電極と導通路を持つ入力電流トランジスタ
を含むバイアス手段と、入力トランジスタの導通路に入
力電流を供給する手段を含んでいる。入力トランジスタ
は、導通路電流が本質的に、飽和状態での動作のために
導通路にそった最小限要求される電圧の平方と、入力ト
ランジスタの物理的形状に関連する定数の積に比例した
デバイスである。そして、少なくとも、入力トランジス
タの1つは、他の入力トランジスタとは異なった形状を
持つ。それによって、導通路に与えられた入力電流のた
めに、それぞれの入力トランジスタは、それぞれに連結
(9) された各出力トランジスタの制御電極に異なったバイア
ス電圧を生成する。
本発明の一実施例において、複合電流ミラーは1、少な
(とも2つの入力と出力のトランジスタの対を持つ。入
力トランジスタは、異なった導通路の形状を持っている
が、別々に等しい電流が与えられる。入力トランジスタ
の形状は、それが出力トランジスタのドレイン−ソース
間電圧vD8を最適利用するゲートバイアス電圧に帰着
するという意味において、お互いに関連している。MO
Sデバイスを使った二重の対の組み合わせとして、入力
トランジスタの一方は、他方のトランジスタデバイスの
少な(とも約4倍の幅−長さ比W/Lをもつ導通路チャ
ネルを持つ。
(とも2つの入力と出力のトランジスタの対を持つ。入
力トランジスタは、異なった導通路の形状を持っている
が、別々に等しい電流が与えられる。入力トランジスタ
の形状は、それが出力トランジスタのドレイン−ソース
間電圧vD8を最適利用するゲートバイアス電圧に帰着
するという意味において、お互いに関連している。MO
Sデバイスを使った二重の対の組み合わせとして、入力
トランジスタの一方は、他方のトランジスタデバイスの
少な(とも約4倍の幅−長さ比W/Lをもつ導通路チャ
ネルを持つ。
最小限必要とするvD8で動作する2つのトランジスタ
を使って、与えられた供給電圧は、出力ノードからより
大きな電圧振動を得ることを可能にする。
を使って、与えられた供給電圧は、出力ノードからより
大きな電圧振動を得ることを可能にする。
本発明については、以後、添付の図を参照(10)
し、例を示して説明する。
まず、第1図を参照すると、電流ミラー10は、上方に
入力と出力のトランジスタ12.14の対を持ち、下方
に入力と出力のトランジスタ16.1Bの対を持つ。ト
ランジスタ12.14.16.18はすべてエンハンス
メント型のNチャネルMOSデバイスである。上方のト
ランジスタ12.14は、カスコード配置をなすために
、互いに結ばれて、上方の入力トランジスタ12のトレ
インにつながれたゲートを持つ。下方のトランジスタ1
6.18は、互いに結ばれて下方のトランジスタ16の
ドレインにつながれたゲートを持つ。上方の入力トラン
ジスタ12は、導通路が上方の入力電流源20と基準ノ
ード22の間に結ばれていて、一方、下方の入力トラン
ジスタ16は、導通路が下方の入力電流源24と基準ノ
ード22に直列に結ばれる。
入力と出力のトランジスタ12.14の対を持ち、下方
に入力と出力のトランジスタ16.1Bの対を持つ。ト
ランジスタ12.14.16.18はすべてエンハンス
メント型のNチャネルMOSデバイスである。上方のト
ランジスタ12.14は、カスコード配置をなすために
、互いに結ばれて、上方の入力トランジスタ12のトレ
インにつながれたゲートを持つ。下方のトランジスタ1
6.18は、互いに結ばれて下方のトランジスタ16の
ドレインにつながれたゲートを持つ。上方の入力トラン
ジスタ12は、導通路が上方の入力電流源20と基準ノ
ード22の間に結ばれていて、一方、下方の入力トラン
ジスタ16は、導通路が下方の入力電流源24と基準ノ
ード22に直列に結ばれる。
出力トランジスタ14.18は、それぞれの導通路が基
準ノード22と、基準ノード22に関して正である出力
ノードとの間に直列に結ばれる。入力トランジスタ16
と、出力トランジスタ14.18の両方は、本質的にそ
の形状が同様であり、従ってその動作特性も同様である
。特に、同じ導通チャネルの幅−長さ比W/Lを持つ。
準ノード22と、基準ノード22に関して正である出力
ノードとの間に直列に結ばれる。入力トランジスタ16
と、出力トランジスタ14.18の両方は、本質的にそ
の形状が同様であり、従ってその動作特性も同様である
。特に、同じ導通チャネルの幅−長さ比W/Lを持つ。
しかしながら、上方の入力トランジスタ12は、(1/
4)W/Lの導通チャネル比を持つ。MOSトランジス
タの導通チャネルの幅Wは、ソース電極とドレイン電極
の有効な物理的幅である。MOSトランジスタの導通チ
ャネルの長さしは、導通チャネルにそってとられたソー
ス電極とトレイン電極の間の最小の物理的距離である。
4)W/Lの導通チャネル比を持つ。MOSトランジス
タの導通チャネルの幅Wは、ソース電極とドレイン電極
の有効な物理的幅である。MOSトランジスタの導通チ
ャネルの長さしは、導通チャネルにそってとられたソー
ス電極とトレイン電極の間の最小の物理的距離である。
後述するように、上方の入力トランジスタ12の(1/
4)W/Lの形状は、静的状態を上方と下方の出力トラ
ンジスタ14.18の両方を、飽和動作状態におくレベ
ルであるゲートノードのバイアス電圧におくことを可能
にする。
4)W/Lの形状は、静的状態を上方と下方の出力トラ
ンジスタ14.18の両方を、飽和動作状態におくレベ
ルであるゲートノードのバイアス電圧におくことを可能
にする。
電流源20.24ば、静的状態で等しい基準電流Ire
f が入力トランジスタ12.16の導通路に流れるよ
うに設計される。MOSデバイスは°“二乗則パヲ持つ
デバイスであるかも、ドレイン電流は、多項式によって
ゲートソース間電圧に関係づけられる。その式は、実際
上無意味になる次元の項を消去することによって簡単化
ができ、次の゛ようになる。
f が入力トランジスタ12.16の導通路に流れるよ
うに設計される。MOSデバイスは°“二乗則パヲ持つ
デバイスであるかも、ドレイン電流は、多項式によって
ゲートソース間電圧に関係づけられる。その式は、実際
上無意味になる次元の項を消去することによって簡単化
ができ、次の゛ようになる。
I oc −(V −V )2(11D L
GS T ここで、 ■ は、ドレイン−ソース間電流、もしくは導通路電流 w / Lは、チャネル幅−長さ比 ■ は、ゲート−ソース間電圧 DS ■ は、デバイスの閾値電圧 この二乗則の関係は、飽和状態にバイアスされたときの
みMOSデバイスに適用される。
GS T ここで、 ■ は、ドレイン−ソース間電流、もしくは導通路電流 w / Lは、チャネル幅−長さ比 ■ は、ゲート−ソース間電圧 DS ■ は、デバイスの閾値電圧 この二乗則の関係は、飽和状態にバイアスされたときの
みMOSデバイスに適用される。
すなわち、以下の式が成立する。
V )V−VT(2)
DS GS
デバイスのゲートソース間電圧V。SがvTをこえる分
の値は、そのデバイスのオン電圧■ と言われる。飽
和状態での動作であるON かも、この時v ′:2voNである。
の値は、そのデバイスのオン電圧■ と言われる。飽
和状態での動作であるON かも、この時v ′:2voNである。
DS
電流源24かもの基準電流と、トランジスタ16のw
/ Lは、以下の式を形成する。
/ Lは、以下の式を形成する。
結果、下方の入力トランジスタ16のドレインとゲート
における静的状態の電圧は、■。
における静的状態の電圧は、■。
十v になる。これを受けて、下方の出カドN
ランジスタ18にとっては、この状態のもとでのドレイ
ン−ソース間電圧は” ONをこえねばならない。上方
のトランジスター2においても同様な過程をおい、■
+2voNのゲ−ト電圧が導かれる。これを受けて、上
方の出カドランシスター4は、そのドレイン電圧が2v
をちょうどこえるという条件のもとON に、飽和状態になる。このように、下方の入力トランジ
スタ16のW/Lの形状に対して、上方の入カドランシ
スター2の(1/ 4)W / Lという形状の特徴に
よって、ミラーのゲートバイアス電圧は、静的状態にお
いて出力トランジスタ14.18の双方とも、ちょうど
飽和点であろ■。Nで動作できるように決められる。こ
れはきわめて望まれる状態である。なぜなら、その電圧
出力が、二段から一段に終わる変換器(Double
−to−single endedconverter
)として、基準電圧ノード22からの電圧の閾値電圧
V T以内で動作する電圧振動をもつ応用を可能にする
からである。
ン−ソース間電圧は” ONをこえねばならない。上方
のトランジスター2においても同様な過程をおい、■
+2voNのゲ−ト電圧が導かれる。これを受けて、上
方の出カドランシスター4は、そのドレイン電圧が2v
をちょうどこえるという条件のもとON に、飽和状態になる。このように、下方の入力トランジ
スタ16のW/Lの形状に対して、上方の入カドランシ
スター2の(1/ 4)W / Lという形状の特徴に
よって、ミラーのゲートバイアス電圧は、静的状態にお
いて出力トランジスタ14.18の双方とも、ちょうど
飽和点であろ■。Nで動作できるように決められる。こ
れはきわめて望まれる状態である。なぜなら、その電圧
出力が、二段から一段に終わる変換器(Double
−to−single endedconverter
)として、基準電圧ノード22からの電圧の閾値電圧
V T以内で動作する電圧振動をもつ応用を可能にする
からである。
次に、第2図を参照すると電流ミラー30は、第1図の
ミラーの修正版であり、同じ数字によって示された対応
する部分を持つ。ミラー30は4つのトランジスタ12
.14.16.18に加えて、5番目の下方の入力トラ
ンジスタ16のドレインと、電流源24の間につながれ
た等化トランジスタを持つ、下方の人力トランジスタ1
6のゲートはこの等化トランジスタ32のトレインに結
ばれている。等化トランジスタ32はゲートを上方の入
力及び出力トランジスタ12.14のゲートに結ばれて
いる。このトランジスタにより下方の入力トランジスタ
16のvD8がトランジスタ18のVD8と等しくなる
ことが保証され、それにより、本質的には複合電流ミラ
ー30のオフセット電流は除去される。
ミラーの修正版であり、同じ数字によって示された対応
する部分を持つ。ミラー30は4つのトランジスタ12
.14.16.18に加えて、5番目の下方の入力トラ
ンジスタ16のドレインと、電流源24の間につながれ
た等化トランジスタを持つ、下方の人力トランジスタ1
6のゲートはこの等化トランジスタ32のトレインに結
ばれている。等化トランジスタ32はゲートを上方の入
力及び出力トランジスタ12.14のゲートに結ばれて
いる。このトランジスタにより下方の入力トランジスタ
16のvD8がトランジスタ18のVD8と等しくなる
ことが保証され、それにより、本質的には複合電流ミラ
ー30のオフセット電流は除去される。
次に、第3図を参照すると、CMO8(相補型MO8)
演算増幅器34ば、本発明の一実施例たる電流ミラーを
持つ。増幅器34は負の供給電圧ノード36と、正の供
給電圧ノード38を持つ。すべてのトランジスタは、エ
ンハンスメント型のMOSデバイスである。
演算増幅器34ば、本発明の一実施例たる電流ミラーを
持つ。増幅器34は負の供給電圧ノード36と、正の供
給電圧ノード38を持つ。すべてのトランジスタは、エ
ンハンスメント型のMOSデバイスである。
Nチャネルの負の差動入力トランジスタ40とNチャネ
ルの正の差動入力トランジスタ42はソースが電流源ト
ランジスタ44のドレインに結ばれており、トランジス
タ44はそのソースを負の供給電圧ノード36に結んで
いる。電流源トランジスタ44のゲートはバイアス電圧
Vbiasに結ばれている。負の入力トランジスタ40
のゲートは、反転入力ポート(−)を形成する。正の入
力トランジスタ42のゲートは非反転入力ポート(+)
ヲ形成する。正の入力トランジスタ42のドレインは、
分離トランジスタ48のソースに結ばれている。Pチャ
ネル復号電流ミラーは増幅器340入力段として能動負
荷を提供する。
ルの正の差動入力トランジスタ42はソースが電流源ト
ランジスタ44のドレインに結ばれており、トランジス
タ44はそのソースを負の供給電圧ノード36に結んで
いる。電流源トランジスタ44のゲートはバイアス電圧
Vbiasに結ばれている。負の入力トランジスタ40
のゲートは、反転入力ポート(−)を形成する。正の入
力トランジスタ42のゲートは非反転入力ポート(+)
ヲ形成する。正の入力トランジスタ42のドレインは、
分離トランジスタ48のソースに結ばれている。Pチャ
ネル復号電流ミラーは増幅器340入力段として能動負
荷を提供する。
このPチャネルのミラーは、第1図、第2図のNチャネ
ルトランジスタのミラー10.30のそれと比べた時、
デバイスが反対のチャネル極性であるため、反転された
ような形をとるということを記しておく。Pチャネルト
ランジスタ50.52はその導通路がここでは基準電圧
ノードに相当する正の供給電圧ノード3Bと、分離トラ
ンジスタ4Bのドレインの間に、それぞれ直列に結ばれ
ている。トランジスタ50のゲートはPチャネル入力ト
ランジスタ54のゲートにつながれている。入力トラン
ジスタ54と、Pチャネル等化トランジスタ56と、N
チャネル分離(アイソレイティング)トランジスタ58
は第一の入力電流路を形成するために正の供給電圧ノー
ド38と負の入力トランジスタ40のドレインの間に、
それぞれ直列に導通路をつないでいる。入カドランジス
タロ0と、Nチャネルダイオード結合分離トランジスタ
62ばその導通路を、第2入力端子路を形成するために
正の供給電圧ノード38と負の差動入力トランジスタ4
0のドレインの間に、それぞれ直列につないでいる。等
化トランジスタ56のトレインは、トランジスタ54.
50のゲートにつながっている。等化トランジスタ56
と分離トランジスタ48.58.62のゲートはすべて
、トランジスタ60.52のゲートにつながっている。
ルトランジスタのミラー10.30のそれと比べた時、
デバイスが反対のチャネル極性であるため、反転された
ような形をとるということを記しておく。Pチャネルト
ランジスタ50.52はその導通路がここでは基準電圧
ノードに相当する正の供給電圧ノード3Bと、分離トラ
ンジスタ4Bのドレインの間に、それぞれ直列に結ばれ
ている。トランジスタ50のゲートはPチャネル入力ト
ランジスタ54のゲートにつながれている。入力トラン
ジスタ54と、Pチャネル等化トランジスタ56と、N
チャネル分離(アイソレイティング)トランジスタ58
は第一の入力電流路を形成するために正の供給電圧ノー
ド38と負の入力トランジスタ40のドレインの間に、
それぞれ直列に導通路をつないでいる。入カドランジス
タロ0と、Nチャネルダイオード結合分離トランジスタ
62ばその導通路を、第2入力端子路を形成するために
正の供給電圧ノード38と負の差動入力トランジスタ4
0のドレインの間に、それぞれ直列につないでいる。等
化トランジスタ56のトレインは、トランジスタ54.
50のゲートにつながっている。等化トランジスタ56
と分離トランジスタ48.58.62のゲートはすべて
、トランジスタ60.52のゲートにつながっている。
電流ミラーの出力トランジスタ52のドレインは増幅器
34の入力段の出力ノードを形成し、Pチャネルの出カ
ドランジスタロ4のゲートと結ばれる。トランジスタ6
4はその導通路なNチャネルの電流源トランジスタ66
と共に、それぞれ、正の供給電圧ノード38と、負の供
給電圧ノード36の間に直列に結ばれている。キャパシ
タ70は出カドランジスタロ4のゲートと、相補型レジ
スタ結合MOSデバイス72.74の並列の対の一方の
側との間に結ばれろ。その対の他方の側は出カドランジ
スタロ4.66のトレインに結ばれる。キャパシタ70
と抵抗デバイス72.74はまとまって周波数補正網を
形成する。出カドランジスタロ4.66のドレインは増
幅器34の出力ノードの一部分である。
34の入力段の出力ノードを形成し、Pチャネルの出カ
ドランジスタロ4のゲートと結ばれる。トランジスタ6
4はその導通路なNチャネルの電流源トランジスタ66
と共に、それぞれ、正の供給電圧ノード38と、負の供
給電圧ノード36の間に直列に結ばれている。キャパシ
タ70は出カドランジスタロ4のゲートと、相補型レジ
スタ結合MOSデバイス72.74の並列の対の一方の
側との間に結ばれろ。その対の他方の側は出カドランジ
スタロ4.66のトレインに結ばれる。キャパシタ70
と抵抗デバイス72.74はまとまって周波数補正網を
形成する。出カドランジスタロ4.66のドレインは増
幅器34の出力ノードの一部分である。
入力トランジスタ54と等化トランジスタ56のW/L
比は同じである。分離トランジスタ48.58.62の
幅−長さ比W’/L’はお互いに関連しているが、ミラ
ーのトランジスタ50.52.54.56.60のW/
′I。
比は同じである。分離トランジスタ48.58.62の
幅−長さ比W’/L’はお互いに関連しているが、ミラ
ーのトランジスタ50.52.54.56.60のW/
′I。
とは、必ずしも等しくなる必要はない。トランジスタ5
8.62はバイアス電流を等しく複合ミラーの入力の道
へと分割している。トランジスタ60はトランジスタ5
4の1/4のW / L gもっていて、トランジスタ
52.56のバイアスレベルをv の線よりVT+D 2 V ONだけ低く設定する。トランジスタ50と5
2は、トランジスタ40と42のドレイン電流を通常で
等しくするように、トランジスタ54の2倍のW/Lの
大きさとなっている。トランジスタ50.54は、飽和
状態の限界のところにバイアスされていて” DD−V
Tを拡大するための入力段の高利得の部分を確保してい
る。非常に高められた入力段の電圧利得は単純な第2段
の図と結合させられる。
8.62はバイアス電流を等しく複合ミラーの入力の道
へと分割している。トランジスタ60はトランジスタ5
4の1/4のW / L gもっていて、トランジスタ
52.56のバイアスレベルをv の線よりVT+D 2 V ONだけ低く設定する。トランジスタ50と5
2は、トランジスタ40と42のドレイン電流を通常で
等しくするように、トランジスタ54の2倍のW/Lの
大きさとなっている。トランジスタ50.54は、飽和
状態の限界のところにバイアスされていて” DD−V
Tを拡大するための入力段の高利得の部分を確保してい
る。非常に高められた入力段の電圧利得は単純な第2段
の図と結合させられる。
第1図と第2図の複合電流ミラーの形10と30は、無
用な複雑さを除くことによって記述を簡単にするために
唯1つの電流利得をもつように設計された。これらは、
簡単な電流ミラーに適用されるものと類似した知られた
方法によって、たやすく唯1つでない電流利得をもつよ
うに修正されることができる。
用な複雑さを除くことによって記述を簡単にするために
唯1つの電流利得をもつように設計された。これらは、
簡単な電流ミラーに適用されるものと類似した知られた
方法によって、たやすく唯1つでない電流利得をもつよ
うに修正されることができる。
理論上では、必要とされる利得に従って与えられた対の
入力と出力のトランジスタの相対(19〕 的な幅−長さ比を変えることによって実現できる。例え
ば、第3図の増幅器34の中のミラーはミラー10と3
0の2倍の利得を持っている。
入力と出力のトランジスタの相対(19〕 的な幅−長さ比を変えることによって実現できる。例え
ば、第3図の増幅器34の中のミラーはミラー10と3
0の2倍の利得を持っている。
以上述べた回路のどれも、電力供給と基準電圧ノードの
極性を適宜に切り替えすることによって対応をみせるト
ランジスタにとって、それとは反対なものである導電型
の導通チャネルをもつトランジスタによって実現できる
ことは、熟練した当業者にならば明らかである。さらに
いえばトランジスタは、エンハンスメント型でもデプリ
ーション型でもこの両方の型の結合でもどの場合でもよ
いのである。
極性を適宜に切り替えすることによって対応をみせるト
ランジスタにとって、それとは反対なものである導電型
の導通チャネルをもつトランジスタによって実現できる
ことは、熟練した当業者にならば明らかである。さらに
いえばトランジスタは、エンハンスメント型でもデプリ
ーション型でもこの両方の型の結合でもどの場合でもよ
いのである。
本発明は、どのような6二乗則”の成り立つデバイス、
すなわち、導通路電流が、導通路中の多数キャリアの飽
和状態を確立するための導通路の最小電圧V の二乗に
比例するN デバイスによってでも実現できる。このようなデバイス
には、種々のFETデバイスがあり、特にMOSトラン
ジスタのような絶縁ゲ(20) −トFETデバイスがあげられる。種々の異なったNチ
ャネルやPチャネルのMOSデバイスは、エンハンスメ
ント型、デプリーション型にかかわらず、非混合、混合
のどちらの形にでも、本発明の一実施例たる配列をなす
ように形づ(ることかできる。従って、一般に、入力基
準電流が対応する出力電流に比例するように、より大き
な幅−長さ比をもつ入力トランジスタの導通チャネルの
幅−長さ比は、出力トランジスタの導通チャネルの幅−
長さ比に比例する。
すなわち、導通路電流が、導通路中の多数キャリアの飽
和状態を確立するための導通路の最小電圧V の二乗に
比例するN デバイスによってでも実現できる。このようなデバイス
には、種々のFETデバイスがあり、特にMOSトラン
ジスタのような絶縁ゲ(20) −トFETデバイスがあげられる。種々の異なったNチ
ャネルやPチャネルのMOSデバイスは、エンハンスメ
ント型、デプリーション型にかかわらず、非混合、混合
のどちらの形にでも、本発明の一実施例たる配列をなす
ように形づ(ることかできる。従って、一般に、入力基
準電流が対応する出力電流に比例するように、より大き
な幅−長さ比をもつ入力トランジスタの導通チャネルの
幅−長さ比は、出力トランジスタの導通チャネルの幅−
長さ比に比例する。
以上の例1.2.3においては、電流ミラーの出力トラ
ンジスタは2つだけであったが、希望があり、又出力ト
ランジスタをvD8−V にバイアスするような適当な
W/LをもN つた入力トランジスタをもつ対応した付加的な入力路に
関連するようであれば、より多(のトランジスタを加え
ることもできる。たとえば、第1図のミラーに加えられ
た第3番めの出力トランジスタは、その導通路を下方の
出力トランジスタ18のソースと、基準ノード220間
につなぐことになる。それに関連した第3番めの入力路
の中の入力トランジスタは、1/9W/Lを持ち、第4
番めの出力トランジスタに関連した入力トランジスタは
]/16W/Lを持つ、などである。しかしながら、実
際問題としては、3つもしくはそれ以上の出力トランジ
スタの使用は、急速に返報をへらす点に近づいていく。
ンジスタは2つだけであったが、希望があり、又出力ト
ランジスタをvD8−V にバイアスするような適当な
W/LをもN つた入力トランジスタをもつ対応した付加的な入力路に
関連するようであれば、より多(のトランジスタを加え
ることもできる。たとえば、第1図のミラーに加えられ
た第3番めの出力トランジスタは、その導通路を下方の
出力トランジスタ18のソースと、基準ノード220間
につなぐことになる。それに関連した第3番めの入力路
の中の入力トランジスタは、1/9W/Lを持ち、第4
番めの出力トランジスタに関連した入力トランジスタは
]/16W/Lを持つ、などである。しかしながら、実
際問題としては、3つもしくはそれ以上の出力トランジ
スタの使用は、急速に返報をへらす点に近づいていく。
出力電圧ノードは、出力トランジスタの■。Nの合計と
同じ(らいで、供給電圧の近くでだけ振動できる。した
がって、低い供給電圧での動作の利得は、非常に多くの
出力トランジスタを含む組み合わせによって、すぐに妥
協させられるのである。
同じ(らいで、供給電圧の近くでだけ振動できる。した
がって、低い供給電圧での動作の利得は、非常に多くの
出力トランジスタを含む組み合わせによって、すぐに妥
協させられるのである。
第1図は本発明の一実施例たる複合電流ミラーの説明的
回路図; 第2図は本発明の一実施例たる別の複合電流ミラーの説
明的回路図; 第3図は、本発明の一実施例たる複合電流ミラーを含ん
だ差動入力段をもつC−MOS演算増幅器の説明的回路
図である。 〔主要部分の符号の説明〕 特許請求中の名称 符号 出力トランジスタ 14.1850.52 人力トランジスタ 12.1654.60
回路図; 第2図は本発明の一実施例たる別の複合電流ミラーの説
明的回路図; 第3図は、本発明の一実施例たる複合電流ミラーを含ん
だ差動入力段をもつC−MOS演算増幅器の説明的回路
図である。 〔主要部分の符号の説明〕 特許請求中の名称 符号 出力トランジスタ 14.1850.52 人力トランジスタ 12.1654.60
Claims (1)
- 【特許請求の範囲】 1 各々が導電路と制御電極を有する少な(とも2つの
出力電流トランジスタであって該導電路が互いに直列に
接続されているものと。 出力電流を該出力トランジスタの導電路に供給する手段
と。 各出力トランジスタに関連して、導電路と制御電極とを
有する入力電流トランジスタを有するバイアス電圧手段
であって、各入力トランジスタの該制御電極が入力電流
路とこれに関連した出力トランジスタの制御電極とに結
合されているものと。 入力電流を入力トランジスタの導電路に供給する手段と
から成り。 前記入力トランジスタはその導電路電流が、飽和モード
で動作するのに必要な最小限の該導電路の電圧の2乗と
、該入力トランジスタの物理的形状に関連する定数との
積に比例するようなデバイスであり、かつ該入力トラン
ジスタのうちの少なくとも1つは別の入力トランジスタ
とは異った形状をもっており。 それにより入力トランジスタの導電路に供給される電流
に対し、前記1つの及び別の入力トランジスタが該入力
トランジスタにそれぞれ関連する出力トランジスタの制
御電極上に異ったバイアス電圧を生じせしめることを特
徴とする。 電流増幅装置。 2、特許請求の範囲第1項に記載の装置において、その
入力トランジスタは、ソースとゲートとドレインをもっ
た電界効果トランジスタであり、その定数は、その導電
路チャネルの幅の長さに対する比に比例することを特徴
とする電流増幅装置。 3 特許請求の範囲第2項に記載の装置において、その
一方の入力トランジスタは、実質的に、他の入力トラン
ジスタの導通路チャネルの幅−長さ比の1/4しかない
導通路チャネルの幅−長さ比を持つことを特徴とする電
流増幅装置。 4、特許請求の範囲第2項又は第3項に記載の装置にお
いて、その供給手段は各々の入力トランジスタの導通路
チャネル中に、同程度の大きさの入力電流を生成するよ
うにしたことを特徴とする電流増幅装置。 5、特許請求の範囲第4項に記載の装置において、その
出力トランジスタは、ソースとゲートとドレインを持つ
電界効果トランジスタであることを特徴とする電流増幅
装置。 6、特許請求の範囲第5項に記載の装置において、該装
置はその導電路が、他の入力トランジスタの導電路の一
方の側と、他の入力トランジスタのゲートが他のトラン
ジスタの入力電流路につながる点との間につながる付加
的電界効果トランジスタを含むことを特徴とする電流増
幅装置。 7、 特許請求の範囲第6項に記載の装置において、付
加的トランジスタは、本質的に他の入力トランジスタと
等しい導電路の幅−長さ比を持つことを特徴とする電流
増幅装置。 8、 入力ポートとしてのゲートと特許請求の範囲第3
項もしくは、その第3項に従属する第4項、第5項、第
6項もしくは第7項に記載の電流源装置に結合されたソ
ースをもった第1と第2の差動入力トランジスタと、導
通路が付加的トランジスタの導通路と第1差動入カトラ
ンジスタのドレインとの間に直列につながっている第1
分離トランジスタと、導通路が一方の入力トランジスタ
の導通路と第1差動入カトランジスタのトレインとの間
に直列につながっている第2分離トランジスタと導通路
が出力トランジスタの導通路と、第2差動入カトランジ
スタのドレインとの間に直列につながっている第3分離
トランジスタを含み、その付加的トランジスタと、分離
トランジスタと、一方の入力トランジスタと、その一方
の入力トランジスタと関連した出力トランジスタのゲー
トは、すべて、一つに結ばれて、第2分離トランジスタ
のドレインに結ばれていて、分離トランジスタのバルク
領域は、差動入力トランジスタのソースにつながってい
る電界効果トランジスタ信号変換回路。 9、特許請求の範囲第8項に記載の回路において、第1
と第2の分離トランジスタは、本質的に等しい導通路チ
ャネルの幅−長さ比を持つことを特徴とする電界効果ト
ランジスタ信号変換回路。 10、特許請求の範囲第8項又は第9項の記載の回路に
おいて、出力トランジスタの導通路チャネルの幅−長さ
比は本質的に等しいことを特徴とする電界効果トランジ
スタ信号変換回路。 11、特許請求の範囲第10項に記載の回路において、
出力トランジスタの導通路チャネルの幅−長さ比は、本
質的に他の入力トランジスタのそれの2倍であることを
特徴とする電界効果トランジスタ信号変換回路。 12、特許請求の範囲第8項、第9項、第10項、又は
第11項に記載の回路において、一方、および他方の入
力トランジスタと、出力トランジスタは1つの導通型の
導通チャネルを持ち、分離トランジスタと差動入力トラ
ンジスタは、別の導通型の導通チャネルをもつことを特
徴とする電界効果トランジスタ信号変換回路。 13゜特許請求の範囲第8項から第12項に記載の回路
は、一方の入力トランジスタに関連した出力トランジス
タのドレインにつながる出力段を含むことを特徴とする
電界効果トランジスタ信号変換回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/495,063 US4477782A (en) | 1983-05-13 | 1983-05-13 | Compound current mirror |
US495063 | 1983-05-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59212009A true JPS59212009A (ja) | 1984-11-30 |
JPH0616571B2 JPH0616571B2 (ja) | 1994-03-02 |
Family
ID=23967109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59093902A Expired - Lifetime JPH0616571B2 (ja) | 1983-05-13 | 1984-05-12 | 電流増幅装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4477782A (ja) |
JP (1) | JPH0616571B2 (ja) |
CA (1) | CA1205878A (ja) |
DE (1) | DE3416268C2 (ja) |
GB (1) | GB2139839B (ja) |
NL (1) | NL8401520A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012004627A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | カレントミラー回路 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8302731A (nl) * | 1983-08-02 | 1985-03-01 | Philips Nv | Halfgeleiderinrichting. |
US4550284A (en) * | 1984-05-16 | 1985-10-29 | At&T Bell Laboratories | MOS Cascode current mirror |
US4618815A (en) * | 1985-02-11 | 1986-10-21 | At&T Bell Laboratories | Mixed threshold current mirror |
US4677323A (en) * | 1985-07-22 | 1987-06-30 | American Telephone & Telegraph Co., At&T Bell Laboratories | Field-effect transistor current switching circuit |
NL8503394A (nl) * | 1985-12-10 | 1987-07-01 | Philips Nv | Stroomaftastschakeling voor een vermogenshalfgeleiderinrichting, in het bijzonder geintegreerde intelligente vermogenshalfgeleiderschakelaar voor met name automobieltoepassingen. |
DE3863040D1 (de) * | 1987-09-14 | 1991-07-04 | Philips Nv | Verstaerkerschaltung. |
GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
US4818929A (en) * | 1988-07-01 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fully differential analog comparator |
GB2225885A (en) * | 1988-12-08 | 1990-06-13 | Philips Electronic Associated | Integrator circuit |
US4983929A (en) * | 1989-09-27 | 1991-01-08 | Analog Devices, Inc. | Cascode current mirror |
EP0613072B1 (en) * | 1993-02-12 | 1997-06-18 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising a cascode current mirror |
KR100299597B1 (ko) * | 1993-02-12 | 2001-10-22 | 요트.게.아. 롤페즈 | 캐스코드전류미러가포함된집적회로 |
DE4329867C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
JP3593396B2 (ja) * | 1995-11-17 | 2004-11-24 | 富士通株式会社 | 電流出力回路 |
US5867067A (en) * | 1997-01-29 | 1999-02-02 | Lucent Technologies Inc. | Critically-biased MOS current mirror |
JP3510100B2 (ja) * | 1998-02-18 | 2004-03-22 | 富士通株式会社 | カレントミラー回路および該カレントミラー回路を有する半導体集積回路 |
US6414552B1 (en) * | 2001-11-16 | 2002-07-02 | Dialog Semiconductor Gmbh | Operational transconductance amplifier with a non-linear current mirror for improved slew rate |
US20050062539A1 (en) * | 2003-09-23 | 2005-03-24 | Chunyan Wang | Method and apparatus for current amplification |
CN100359808C (zh) * | 2004-04-21 | 2008-01-02 | 厦门优迅高速芯片有限公司 | 高速电流模式逻辑电路 |
US7639081B2 (en) * | 2007-02-06 | 2009-12-29 | Texas Instuments Incorporated | Biasing scheme for low-voltage MOS cascode current mirrors |
US20100327844A1 (en) * | 2009-06-23 | 2010-12-30 | Qualcomm Incorporated | Current mirror, devices including same, and methods of operation thereof |
JP6229369B2 (ja) * | 2013-08-21 | 2017-11-15 | 三菱電機株式会社 | 電力増幅器 |
US10845839B1 (en) * | 2019-09-13 | 2020-11-24 | Analog Devices, Inc. | Current mirror arrangements with double-base current circulators |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50105252A (ja) * | 1974-01-24 | 1975-08-19 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3936725A (en) * | 1974-08-15 | 1976-02-03 | Bell Telephone Laboratories, Incorporated | Current mirrors |
IT1099381B (it) * | 1978-01-09 | 1985-09-18 | Rca Corp | Specchi di corrente a transistori mos, con scarichi allungati |
US4264874A (en) * | 1978-01-25 | 1981-04-28 | Harris Corporation | Low voltage CMOS amplifier |
-
1983
- 1983-05-13 US US06/495,063 patent/US4477782A/en not_active Expired - Lifetime
-
1984
- 1984-04-30 CA CA000453141A patent/CA1205878A/en not_active Expired
- 1984-05-01 GB GB08411126A patent/GB2139839B/en not_active Expired
- 1984-05-03 DE DE3416268A patent/DE3416268C2/de not_active Expired - Lifetime
- 1984-05-11 NL NL8401520A patent/NL8401520A/nl active Search and Examination
- 1984-05-12 JP JP59093902A patent/JPH0616571B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50105252A (ja) * | 1974-01-24 | 1975-08-19 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012004627A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | カレントミラー回路 |
Also Published As
Publication number | Publication date |
---|---|
DE3416268A1 (de) | 1984-11-15 |
NL8401520A (nl) | 1984-12-03 |
GB2139839A (en) | 1984-11-14 |
CA1205878A (en) | 1986-06-10 |
DE3416268C2 (de) | 1993-10-14 |
US4477782A (en) | 1984-10-16 |
JPH0616571B2 (ja) | 1994-03-02 |
GB8411126D0 (en) | 1984-06-06 |
GB2139839B (en) | 1986-05-14 |
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---|---|---|---|
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