JPH0741215Y2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH0741215Y2 JPH0741215Y2 JP2986289U JP2986289U JPH0741215Y2 JP H0741215 Y2 JPH0741215 Y2 JP H0741215Y2 JP 2986289 U JP2986289 U JP 2986289U JP 2986289 U JP2986289 U JP 2986289U JP H0741215 Y2 JPH0741215 Y2 JP H0741215Y2
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- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- output
- voltage
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、MOSトランジスタで構成した差動増幅回路に
関し、特に矩形波信号入力時の出力立上りと立下りの時
間を揃えた差動増幅回路に関する。
関し、特に矩形波信号入力時の出力立上りと立下りの時
間を揃えた差動増幅回路に関する。
第２図に従来のMOS差動増幅回路の回路図を示す。この
回路は差動回路を構成するＰ形（Ｐチャンネル、以下同
じ）MOSトランジスタP1、P2、その差動回路の能動負荷
を構成するカレントミラー接続のＮ形（Ｎチャンネル、
以下同じ）MOSトランジスタN1、N2、電流I1の定電流源
１、カレントミラー回路を構成するＰ形MOSトランジス
タP3、P5、Ｐ形MOSトランジスタP4（電流吐出回路）、
Ｎ形MOSトランジスタN3（電流吸込み回路）から構成さ
れている。
回路は差動回路を構成するＰ形（Ｐチャンネル、以下同
じ）MOSトランジスタP1、P2、その差動回路の能動負荷
を構成するカレントミラー接続のＮ形（Ｎチャンネル、
以下同じ）MOSトランジスタN1、N2、電流I1の定電流源
１、カレントミラー回路を構成するＰ形MOSトランジス
タP3、P5、Ｐ形MOSトランジスタP4（電流吐出回路）、
Ｎ形MOSトランジスタN3（電流吸込み回路）から構成さ
れている。
２は入力電圧VINが印加する入力端子、３は基準電圧V
REFが印加する基準電圧端子、４は出力電圧VOUTが現れ
る出力端子である。
REFが印加する基準電圧端子、４は出力電圧VOUTが現れ
る出力端子である。
この回路では、カレントミラー作用により、トランジス
タP4、P5に定電流源１の電流I1と同じ電流が流れる。
タP4、P5に定電流源１の電流I1と同じ電流が流れる。
ここで、入力端子２に矩形波入力電圧VINを印加する
と、その矩形波の立下り時には、点Ａの電位が上昇し、
トランジスタN3がオンして出力端子４の電圧VOUTが立下
り、逆に同入力電圧VINの立上り時にはＡ点の電位が下
降し、トランジスタN3がオフして、出力端子４の電圧V
OUTが立ち上がる。
と、その矩形波の立下り時には、点Ａの電位が上昇し、
トランジスタN3がオンして出力端子４の電圧VOUTが立下
り、逆に同入力電圧VINの立上り時にはＡ点の電位が下
降し、トランジスタN3がオフして、出力端子４の電圧V
OUTが立ち上がる。
ところが、電流吐出回路を構成するトランジスタP4から
供給される電流は定電流源１の電流I1に等しい一定の値
の電流であるが、電流吸込み回路を構成するトランジス
タN3を流れる電流は一定の電流ではない。
供給される電流は定電流源１の電流I1に等しい一定の値
の電流であるが、電流吸込み回路を構成するトランジス
タN3を流れる電流は一定の電流ではない。
従って、出力端子４に現れる電圧VOUTの波形は、第３図
に示すように、立上り（トランジスタP4から出力電流を
吐き出す時）に比べて、立下り（トランジスタN3で出力
電流を吸い込む時）の時間が速くなり、両者で差が生じ
るという問題がある。
に示すように、立上り（トランジスタP4から出力電流を
吐き出す時）に比べて、立下り（トランジスタN3で出力
電流を吸い込む時）の時間が速くなり、両者で差が生じ
るという問題がある。
本考案はこのような点に鑑みてなされたものであり、そ
の目的は、出力電圧の立下り、立上りの時間差を無くす
ことである。
の目的は、出力電圧の立下り、立上りの時間差を無くす
ことである。
このために本考案は、入力電圧が入力する第１のトラン
ジスタ、基準電圧が入力する第２のトランジスタ、およ
び該第１、第２のトランジスタに流れる合計電流を決め
る第３のトランジスタからなる差動回路と、上記第２の
トランジスタに基準側として第４のトランジスタが、上
記第１のトランジスタに出力側としての第５のトランジ
スタが各々接続された能動負荷としてのカレントミラー
回路と、出力端子と第１の電源端子との間に接続され上
記第１のトランジスタと上記第５のトランジスタの共通
接続点の電圧を入力してオン／オフ動作する第１の出力
電流回路と、上記出力端子と第２の電源端子との間に接
続され上記第１の出力電流回路が上記出力端子に流す電
流方向と反対の方向の定電流を上記出力端子に対して流
す第２の出力電流回路とからなり、且つ上記第１、第２
のトランジスタが常時オン状態にあるように制御される
差動増幅回路において、上記第３のトランジスタに流れ
る電流を第２の出力電流回路の定電流の値の２倍に設定
するとともに、上記第１の出力電流回路を上記第３のト
ランジスタと同一サイズ比の第６、第７のトランジスタ
を直列接続した回路で構成し、該第６のトランジスタに
上記第１のトランジスタと上記第５のトランジスタとの
共通接続点の電圧を入力し、上記第７のトランジスタに
上記第２のトランジスタと上記第４のトランジスタとの
共通接続点の電圧を入力させるよう構成した。
ジスタ、基準電圧が入力する第２のトランジスタ、およ
び該第１、第２のトランジスタに流れる合計電流を決め
る第３のトランジスタからなる差動回路と、上記第２の
トランジスタに基準側として第４のトランジスタが、上
記第１のトランジスタに出力側としての第５のトランジ
スタが各々接続された能動負荷としてのカレントミラー
回路と、出力端子と第１の電源端子との間に接続され上
記第１のトランジスタと上記第５のトランジスタの共通
接続点の電圧を入力してオン／オフ動作する第１の出力
電流回路と、上記出力端子と第２の電源端子との間に接
続され上記第１の出力電流回路が上記出力端子に流す電
流方向と反対の方向の定電流を上記出力端子に対して流
す第２の出力電流回路とからなり、且つ上記第１、第２
のトランジスタが常時オン状態にあるように制御される
差動増幅回路において、上記第３のトランジスタに流れ
る電流を第２の出力電流回路の定電流の値の２倍に設定
するとともに、上記第１の出力電流回路を上記第３のト
ランジスタと同一サイズ比の第６、第７のトランジスタ
を直列接続した回路で構成し、該第６のトランジスタに
上記第１のトランジスタと上記第５のトランジスタとの
共通接続点の電圧を入力し、上記第７のトランジスタに
上記第２のトランジスタと上記第４のトランジスタとの
共通接続点の電圧を入力させるよう構成した。
以下、本考案の実施例について説明する。第１図はその
一実施例の回路図である。第２図と同一のものには同一
の符号を付した。
一実施例の回路図である。第２図と同一のものには同一
の符号を付した。
本実施例では、差動回路を構成するＰ形MOSトランジス
タP11（第１のトランジスタ）、P12（第２のトランジス
タ）、その差動回路の能動負荷を構成するカレントミラ
ー接続のＮ形MOSトランジスタN11（第５のトランジス
タ）、N12（第４のトランジスタ）、並びに電流I1（＝1
0μＡ）の定電流源１に接続されるＰ形MOSトランジスタ
P13、そのトランジスタP13とカレントミラー接続される
Ｐ形MOSトランジスタP14のサイズ比（W/L）を同一に設
定する。なお、Ｗはチャンネル幅、Ｌはチャンネル長で
ある。
タP11（第１のトランジスタ）、P12（第２のトランジス
タ）、その差動回路の能動負荷を構成するカレントミラ
ー接続のＮ形MOSトランジスタN11（第５のトランジス
タ）、N12（第４のトランジスタ）、並びに電流I1（＝1
0μＡ）の定電流源１に接続されるＰ形MOSトランジスタ
P13、そのトランジスタP13とカレントミラー接続される
Ｐ形MOSトランジスタP14のサイズ比（W/L）を同一に設
定する。なお、Ｗはチャンネル幅、Ｌはチャンネル長で
ある。
そして、トランジスタP13とカレントミラー接続される
Ｐ形MOSトランジスタP15（第３のトランジスタ）、並び
に電流吸込み回路を構成するよう直列接続されるＮ形MO
SトランジスタN13（第６のトランジスタ）、N14（第７
のトランジスタ）のサイズ比を、上記したそれの２倍に
設定する。そして、このトランジスタN13、N14のゲート
には各々トランジスタN11、N12のドレイン電圧が印加す
るようにする。
Ｐ形MOSトランジスタP15（第３のトランジスタ）、並び
に電流吸込み回路を構成するよう直列接続されるＮ形MO
SトランジスタN13（第６のトランジスタ）、N14（第７
のトランジスタ）のサイズ比を、上記したそれの２倍に
設定する。そして、このトランジスタN13、N14のゲート
には各々トランジスタN11、N12のドレイン電圧が印加す
るようにする。
本実施例では入力電圧VINと基準電圧VREFとの差が比較
的小さく、且つトランジスタP11、P12はどちらも常にオ
ン状態を維持しているような条件での使用を想定してお
り、従って、この回路では、トランジスタP11、P12は完
全にはオフせず、トランジスタN11、N12、N14のゲート
電位が常時閾値を越えているように設定される。つま
り、トランジスタN11、N12、N14は常時オンしている。
しかし、接続点Ａには、差動増幅回路の増幅作用により
大きく変化する電圧が得られ、これはトランジスタN13
をオン／オフするために十分な電圧となる。
的小さく、且つトランジスタP11、P12はどちらも常にオ
ン状態を維持しているような条件での使用を想定してお
り、従って、この回路では、トランジスタP11、P12は完
全にはオフせず、トランジスタN11、N12、N14のゲート
電位が常時閾値を越えているように設定される。つま
り、トランジスタN11、N12、N14は常時オンしている。
しかし、接続点Ａには、差動増幅回路の増幅作用により
大きく変化する電圧が得られ、これはトランジスタN13
をオン／オフするために十分な電圧となる。
さて、電源電圧VDD、VSSを適当な値（例えば、VDD＝5
v、VSS＝0v）に設定し、入力端子２に矩形波入力電圧V
INを印加する。
v、VSS＝0v）に設定し、入力端子２に矩形波入力電圧V
INを印加する。
ここで、その入力電圧VINが基準電圧VREFに対して低レ
ベルから高レベルに変化すると、トランジスタP11のオ
ン傾向が低くなり、Ａ点の電位が高レベルから低レベル
に変化して、トランジスタN13がオフし、出力電圧VOUT
が低レベルから高レベルに変化する（立ち上がる）。こ
のときの変化時間（立上り時間）は、トランジスタP14
を流れる定電流（I1＝10μＡ）によって決まる。このと
き、トランジスタP12がオン傾向を強くするので、トラ
ンジスタN11、N12、N14はそのオン傾向を強くするが、
出力電圧VOUTに影響は与えない。
ベルから高レベルに変化すると、トランジスタP11のオ
ン傾向が低くなり、Ａ点の電位が高レベルから低レベル
に変化して、トランジスタN13がオフし、出力電圧VOUT
が低レベルから高レベルに変化する（立ち上がる）。こ
のときの変化時間（立上り時間）は、トランジスタP14
を流れる定電流（I1＝10μＡ）によって決まる。このと
き、トランジスタP12がオン傾向を強くするので、トラ
ンジスタN11、N12、N14はそのオン傾向を強くするが、
出力電圧VOUTに影響は与えない。
一方、入力電圧VINが基準電圧VREFに対して高レベルか
ら低レベルに変化すると、トランジスタP11のオン傾向
が強くなり、Ａ点が低レベルから高レベルに変化し、ト
ランジスタN13がオンして、出力電圧VOUTが高レベルか
ら低レベルに変化する（立ち下がる）。このときの変化
時間（立上り時間）は、トランジスタN14を流れる電流
によって決まる。
ら低レベルに変化すると、トランジスタP11のオン傾向
が強くなり、Ａ点が低レベルから高レベルに変化し、ト
ランジスタN13がオンして、出力電圧VOUTが高レベルか
ら低レベルに変化する（立ち下がる）。このときの変化
時間（立上り時間）は、トランジスタN14を流れる電流
によって決まる。
ここで、前述したように、トランジスタN13、N14のサイ
ズ比がトランジスタN12のサイズ比の２倍に設定され、
且つトランジスタN14はトランジスタN12とカレントミラ
ー接続されているので、そこに吸い込まれる電流は2I1
（＝20μＡ）となり、このトランジスタN14は定電流源
として機能する。
ズ比がトランジスタN12のサイズ比の２倍に設定され、
且つトランジスタN14はトランジスタN12とカレントミラ
ー接続されているので、そこに吸い込まれる電流は2I1
（＝20μＡ）となり、このトランジスタN14は定電流源
として機能する。
このとき実際には、トランジスタP11のオン傾向が強い
ので、トランジスタP12、N12に流れる電流は電流値I1よ
り少なくなる。しかし、本実施例で扱う入力電圧VINの
変化範囲が小さい範囲ではこの違いは僅かであり、そこ
に流れる電流はI1とみなし得るので、トランジスタN14
の電流は一定の電流2I1とみなし得る。
ので、トランジスタP12、N12に流れる電流は電流値I1よ
り少なくなる。しかし、本実施例で扱う入力電圧VINの
変化範囲が小さい範囲ではこの違いは僅かであり、そこ
に流れる電流はI1とみなし得るので、トランジスタN14
の電流は一定の電流2I1とみなし得る。
このとき、トランジスタP14から吐き出される電流は定
電流I1（10μＡ）であるので、出力端子４で吸い込む電
流I0は、 I0＝2I1−I1＝I1 となり、出力端子４に対する吐出電流、吸い込み電流が
同一の定電流I1となって、出力電圧VOUTの立上りと立下
りの時間が同一となる。
電流I1（10μＡ）であるので、出力端子４で吸い込む電
流I0は、 I0＝2I1−I1＝I1 となり、出力端子４に対する吐出電流、吸い込み電流が
同一の定電流I1となって、出力電圧VOUTの立上りと立下
りの時間が同一となる。
なお、上記作用は、MOSトランジスタはＰ形とＮ形を置
き換え、電源の極性を置き換えても同様である。
き換え、電源の極性を置き換えても同様である。
以上説明したように本考案によれば、出力電圧の立上り
と立下りの時間を揃えることができるという特徴があ
る。
と立下りの時間を揃えることができるという特徴があ
る。
第１図は本考案の一実施例のMOS差動増幅回路の回路
図、第２図は従来のMOS差動増幅回路の回路図、第３図
は従来の応答特性の説明図である。 １……定電流源、２……入力端子、３……基準電圧入力
端子、４……出力端子。
図、第２図は従来のMOS差動増幅回路の回路図、第３図
は従来の応答特性の説明図である。 １……定電流源、２……入力端子、３……基準電圧入力
端子、４……出力端子。
Claims (1)
- 【請求項１】入力電圧が入力する第１のトランジスタ、
基準電圧が入力する第２のトランジスタ、および該第
１、第２のトランジスタに流れる合計電流を決める第３
のトランジスタからなる差動回路と、上記第２のトラン
ジスタに基準側として第４のトランジスタが、上記第１
のトランジスタに出力側としての第５のトランジスタが
各々接続された能動負荷としてのカレントミラー回路
と、出力端子と第１の電源端子との間に接続され上記第
１のトランジスタと上記第５のトランジスタの共通接続
点の電圧を入力してオン／オフ動作する第１の出力電流
回路と、上記出力端子と第２の電源端子との間に接続さ
れ上記第１の出力電流回路が上記出力端子に流す電流方
向と反対の方向の定電流を上記出力端子に対して流す第
２の出力電流回路とからなり、且つ上記第１、第２のト
ランジスタが常時オン状態にあるように制御される差動
増幅回路において、 上記第３のトランジスタに流れる電流を第２の出力電流
回路の定電流の値の２倍に設定するとともに、 上記第１の出力電流回路を上記第３のトランジスタと同
一サイズ比の第６、第７のトランジスタを直列接続した
回路で構成し、該第６のトランジスタに上記第１のトラ
ンジスタと上記第５のトランジスタとの共通接続点の電
圧を入力し、上記第７のトランジスタに上記第２のトラ
ンジスタと上記第４のトランジスタとの共通接続点の電
圧を入力させた、 ことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2986289U JPH0741215Y2 (ja) | 1989-03-17 | 1989-03-17 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2986289U JPH0741215Y2 (ja) | 1989-03-17 | 1989-03-17 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02120926U JPH02120926U (ja) | 1990-10-01 |
| JPH0741215Y2 true JPH0741215Y2 (ja) | 1995-09-20 |
Family
ID=31254445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2986289U Expired - Lifetime JPH0741215Y2 (ja) | 1989-03-17 | 1989-03-17 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0741215Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681001B2 (ja) * | 1994-08-31 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | コンパレータ回路 |
-
1989
- 1989-03-17 JP JP2986289U patent/JPH0741215Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02120926U (ja) | 1990-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |