JPS61157106A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPS61157106A JPS61157106A JP60283209A JP28320985A JPS61157106A JP S61157106 A JPS61157106 A JP S61157106A JP 60283209 A JP60283209 A JP 60283209A JP 28320985 A JP28320985 A JP 28320985A JP S61157106 A JPS61157106 A JP S61157106A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- circuit
- voltage
- transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は定バイアス回路、さらに具体的には電界効果ト
ランジスタ(FET)を使用した演算増幅器に関する。
ランジスタ(FET)を使用した演算増幅器に関する。
B、開示の概要
本発明に従い、定バイアス回路が与えられ、これがない
場合は浮遊電位レベルにある、2つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ(T
5′及びT6′)より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源(+5v及び−5V)に接続
されている。
場合は浮遊電位レベルにある、2つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ(T
5′及びT6′)より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源(+5v及び−5V)に接続
されている。
C0従来技術
通常の動作条件で浮遊電圧になりがちな2つの回路点間
に予め定まった一定の電位差を保持する必要がある回路
は多い、説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
に予め定まった一定の電位差を保持する必要がある回路
は多い、説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
演算増幅器は最も普通に使用されているアナログ型の回
路の一つである。従って、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
路の一つである。従って、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
多くのFET演算増幅器は一つもしくはいくつかの駆動
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
演算増幅器の出力段は通常、ブツシュ・プル・モードで
動作する一対の電界効果トランジスタで形成されている
にの出力段の応答の線形性は出力トランジスタの相対バ
イアスを適切に調節する事によって達成されている。換
言すれば、独立に浮遊電圧レベルにあった2つの出力F
ETトランジスタのゲート間に比較的一定の電位差を与
える事によって出力信号の歪が避けられる。一定電位差
を与える回路の一つは1983年2月刊IEEEジャー
ナル・オフ・ソリッド・ステート・サーキット(I E
E E Journal of 5olid−5t
ateCircuits)第5C−18巻、第1号第1
21−127頁に開示されている。この方法によれば抵
抗器として働くトランジスタが出力トランジスタのゲー
ト間に挿入されて、増幅器の動作中に上述の電位差が発
生されている。このトランジスタはバイアス素子として
働き、これによって出力ゲートの接続点の各々が電圧源
間の略全範囲にわたって駆動出来る様になる。しかしな
がら、この様な解決法はいくつかの欠点がある。例えば
回路の特性が制御されるべき浮遊電圧と共に変化する。
動作する一対の電界効果トランジスタで形成されている
にの出力段の応答の線形性は出力トランジスタの相対バ
イアスを適切に調節する事によって達成されている。換
言すれば、独立に浮遊電圧レベルにあった2つの出力F
ETトランジスタのゲート間に比較的一定の電位差を与
える事によって出力信号の歪が避けられる。一定電位差
を与える回路の一つは1983年2月刊IEEEジャー
ナル・オフ・ソリッド・ステート・サーキット(I E
E E Journal of 5olid−5t
ateCircuits)第5C−18巻、第1号第1
21−127頁に開示されている。この方法によれば抵
抗器として働くトランジスタが出力トランジスタのゲー
ト間に挿入されて、増幅器の動作中に上述の電位差が発
生されている。このトランジスタはバイアス素子として
働き、これによって出力ゲートの接続点の各々が電圧源
間の略全範囲にわたって駆動出来る様になる。しかしな
がら、この様な解決法はいくつかの欠点がある。例えば
回路の特性が制御されるべき浮遊電圧と共に変化する。
さらにトランジスタは現在の技術では不可能な程長くな
くではならず、高い精度を与えることは出来ない。
くではならず、高い精度を与えることは出来ない。
D1発明が解決しようとする問題点
本発明の目的は1反対にバイアスされる直列の相補トラ
ンジスタを2つの回路接続点間に挿入して、挿入しない
時は浮遊電位レベルにある接続点間に制御可能な一定の
電位差を与える定バイアス回路を与える事にある。
ンジスタを2つの回路接続点間に挿入して、挿入しない
時は浮遊電位レベルにある接続点間に制御可能な一定の
電位差を与える定バイアス回路を与える事にある。
E1問題点を解決するための手段
本発明の目的は出力トランジスタのゲート間に接続され
る直列相補トランジスタを含む回路によって演算増幅器
の出力段をバイアスし、全動作範囲にわたって上記ゲー
ト間に一定の電位差を与える事によって達成される。
る直列相補トランジスタを含む回路によって演算増幅器
の出力段をバイアスし、全動作範囲にわたって上記ゲー
ト間に一定の電位差を与える事によって達成される。
F、実施例
第1A図には本発明のバイアス回路を含むブツシュ・プ
ル増幅器が示されている。このブツシュ・プル出力回路
は夫々p型及びn型の電界効果トランジスタ(FET)
Tl’及びT2’より形成される。トランジスタTl’
及びT2’のソース電極(S)は夫々電源v十及びV−
に接続され、ドレイン電極(D)は抵抗性の負荷インピ
ーダンスRによって接地されている。
ル増幅器が示されている。このブツシュ・プル出力回路
は夫々p型及びn型の電界効果トランジスタ(FET)
Tl’及びT2’より形成される。トランジスタTl’
及びT2’のソース電極(S)は夫々電源v十及びV−
に接続され、ドレイン電極(D)は抵抗性の負荷インピ
ーダンスRによって接地されている。
Tl’及びT2’のゲート電極(G)はp型FETであ
るT3’及びT4’ を含む駆動段によって駆動される
。各T3’及びT4’は電流シンク11もしくは工2に
接続されている。
るT3’及びT4’ を含む駆動段によって駆動される
。各T3’及びT4’は電流シンク11もしくは工2に
接続されている。
入力信号VinがトランジスタT3’及びT4’のゲー
トに印加される。上記入力信号が増加すると、接続点A
及びBの電圧は減少する。A及びBの電位は浮遊してい
て、これ等はトランジスタT3′及びT4’のドレイン
−ソース電流(I d s)対電圧(Vds)特性に従
って変化する。この特性は線形ではない、換言すれば、
接続点A及びB上の電位は上記rds−Vds特性(第
1B図参照)の飽和領域を離れる事がある。これによっ
てブツシュ・プル・トランジスタの両方が一緒にオンも
しくはオフに強制される。これは明らかにブツシュ・プ
ル動作条件を満足しない。
トに印加される。上記入力信号が増加すると、接続点A
及びBの電圧は減少する。A及びBの電位は浮遊してい
て、これ等はトランジスタT3′及びT4’のドレイン
−ソース電流(I d s)対電圧(Vds)特性に従
って変化する。この特性は線形ではない、換言すれば、
接続点A及びB上の電位は上記rds−Vds特性(第
1B図参照)の飽和領域を離れる事がある。これによっ
てブツシュ・プル・トランジスタの両方が一緒にオンも
しくはオフに強制される。これは明らかにブツシュ・プ
ル動作条件を満足しない。
この欠点を避けるために、接続点A及びBの電位を強制
して、互に異なる様に保持しなければならない。この目
的は接続点A及びB間に抵抗を挿入する事によって達成
される。しかしながら、この方法も又欠点がある。
して、互に異なる様に保持しなければならない。この目
的は接続点A及びB間に抵抗を挿入する事によって達成
される。しかしながら、この方法も又欠点がある。
代換方法として、接続点A及びB間に一個のトランジス
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第2図
に関して後に説明される理由で避けなければならない。
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第2図
に関して後に説明される理由で避けなければならない。
最後に、本発明の解決法は入力電極が反対極性の電圧に
接続され、接続点A及びB間に挿入される相補FET装
置の対称配列であるという点で優れている。
接続され、接続点A及びB間に挿入される相補FET装
置の対称配列であるという点で優れている。
第1A図に示された最も簡単な回路は一対の直列に接続
されたFETであるT5’及びT6’ を含む。T5’
及びT6’のソース電極はFETTl’及びT2’のゲ
ート電極に夫々接続され、ゲート電極はV−及びV+、
すなわち反対極性の一定電圧に夫々接続される。FET
T5’及びT6’は夫々Pチャンネル及びnチャン
ネル型のFETである。T5’及びT6’の構造上の配
列は両トランジスタがそのIds−Vds特性の線形部
分で動作する様に選択されている。接続点A及びBの電
位が増大すると、トランジスタT5’のVgsは増大す
るが、T6’のVgsは減少する。従ってT5’のドレ
イン−ソース抵抗は減少するが、T6’ のドレイン−
ソース抵抗は増大して全体的な抵抗値が自動的に補償さ
れる。トランジスタTl’及びT2’のゲートのバイア
ス電圧が一定に保持され、接続点A及びB間のインピー
ダンスは常に同一である。出力の利得は一定でトランジ
スタTl’及びT2’の出力の利得は略等しい。これに
よって歪及びオフセット制御の要件が満足される。トラ
ンジスタT6’及びT5’の電流は■+からT4’及び
工1シンクを通ってV−に流れる。トランジスタTl’
及びT2’ をゲートをバイアスする回路が与えられる
と、Tl’及びT2’のVgsは低くなる。従って出力
装置の寸法及び消費電力は負荷の駆動能力に関連して小
さく保持される。トランジスタT5’ −T6’を通っ
て強制的に流されるバイアス電流を選択する事によって
トランジスタTl’及びT2’中の静止電流は小さくな
り、かなり安定する6接続点B上の電圧が上昇すると、
接続点A上の電圧も上−昇し、Vgsl(Tlのゲート
−ソース電圧)が減少してV g s 2は増大する。
されたFETであるT5’及びT6’ を含む。T5’
及びT6’のソース電極はFETTl’及びT2’のゲ
ート電極に夫々接続され、ゲート電極はV−及びV+、
すなわち反対極性の一定電圧に夫々接続される。FET
T5’及びT6’は夫々Pチャンネル及びnチャン
ネル型のFETである。T5’及びT6’の構造上の配
列は両トランジスタがそのIds−Vds特性の線形部
分で動作する様に選択されている。接続点A及びBの電
位が増大すると、トランジスタT5’のVgsは増大す
るが、T6’のVgsは減少する。従ってT5’のドレ
イン−ソース抵抗は減少するが、T6’ のドレイン−
ソース抵抗は増大して全体的な抵抗値が自動的に補償さ
れる。トランジスタTl’及びT2’のゲートのバイア
ス電圧が一定に保持され、接続点A及びB間のインピー
ダンスは常に同一である。出力の利得は一定でトランジ
スタTl’及びT2’の出力の利得は略等しい。これに
よって歪及びオフセット制御の要件が満足される。トラ
ンジスタT6’及びT5’の電流は■+からT4’及び
工1シンクを通ってV−に流れる。トランジスタTl’
及びT2’ をゲートをバイアスする回路が与えられる
と、Tl’及びT2’のVgsは低くなる。従って出力
装置の寸法及び消費電力は負荷の駆動能力に関連して小
さく保持される。トランジスタT5’ −T6’を通っ
て強制的に流されるバイアス電流を選択する事によって
トランジスタTl’及びT2’中の静止電流は小さくな
り、かなり安定する6接続点B上の電圧が上昇すると、
接続点A上の電圧も上−昇し、Vgsl(Tlのゲート
−ソース電圧)が減少してV g s 2は増大する。
従ってトランジスタTl’はオフに転じ、電流はアース
から負荷及びT2’ を通って最低の電圧源(−5ボル
ト)に流れる。接続点Bの電圧が減少すると、T2′が
オフに転じ、電流は最大の電圧源(+5V)からTl’
及び負荷を通ってアースに流れる。
から負荷及びT2’ を通って最低の電圧源(−5ボル
ト)に流れる。接続点Bの電圧が減少すると、T2′が
オフに転じ、電流は最大の電圧源(+5V)からTl’
及び負荷を通ってアースに流れる。
本発明を組込んだ回路の好ましい実施例が第2図に示さ
れている。図中にはCMO8演算増幅器が示されている
。
れている。図中にはCMO8演算増幅器が示されている
。
バイアス電流回路網は3つのPチャンネル・トランジス
タ(T7−T8−T9)及び2つのnチャンネル・1ヘ
ランジスタ(T5−T6)から形成される。トランジス
タT6、T7、T8及びT9はドレイン−ゲート路を短
絡する事によってダイオードに接続される。この結果こ
れ等のトランジスタは飽和領域で動作する6 トランジ
スタの寸法は回路網中に予定の電流(例えば18マイク
ロ−アンペア)を流す様に選択しなければならない。
タ(T7−T8−T9)及び2つのnチャンネル・1ヘ
ランジスタ(T5−T6)から形成される。トランジス
タT6、T7、T8及びT9はドレイン−ゲート路を短
絡する事によってダイオードに接続される。この結果こ
れ等のトランジスタは飽和領域で動作する6 トランジ
スタの寸法は回路網中に予定の電流(例えば18マイク
ロ−アンペア)を流す様に選択しなければならない。
T7−T8−T9は一個の長いトランジスタによって置
換える事が出来る。単一のトランジスタが使用される時
には、Vgs(ゲート−ソース電圧)によって必要な電
流を保持するためには、はるかに長いチャンネルもしく
は、はるかに狭いチャンネルを必要とする。
換える事が出来る。単一のトランジスタが使用される時
には、Vgs(ゲート−ソース電圧)によって必要な電
流を保持するためには、はるかに長いチャンネルもしく
は、はるかに狭いチャンネルを必要とする。
4つのトランジスタを使用すると、単一の装置を使用し
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。4つのトランジスタを使用すると、接
続点3.4及び5に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用される
。
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。4つのトランジスタを使用すると、接
続点3.4及び5に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用される
。
T5−T6は電流ミラーとしての働きを有する。
これ等の2つのトランジスタは同じであり、従って同じ
電流を与える。
電流を与える。
差動入力段は単一の出力に関して非対称の段になる様に
配列されたトランジスタT1.T2、T3及びT4を含
む。入力トランジスタT1及びT2はnチャンネル型で
ある。負荷トランジスタT3及びT4はpチャンネル型
である。接続点6及び1の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はT3の寸法及び所望の電流によって決定され
る。
配列されたトランジスタT1.T2、T3及びT4を含
む。入力トランジスタT1及びT2はnチャンネル型で
ある。負荷トランジスタT3及びT4はpチャンネル型
である。接続点6及び1の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はT3の寸法及び所望の電流によって決定され
る。
駆動段はトランジスタTl01Tll、T12、T13
、T16及びT17を含む。トランジスタT10−Tl
l及びT12−T13は2つの別個6段として働き、p
−及びn−チャンネル出力装置を駆動する。nチャンネ
ル・トランジスタT10及びT12のゲートは接続点3
に接続されている。この接続点3の電圧並びにTl0−
T12の寸法がT10−Tll及びT12−T13の反
転回路中の電流値を決定する。この電流は十分高くて装
置のキャパシタを急速に充電し、応答時間を減少する。
、T16及びT17を含む。トランジスタT10−Tl
l及びT12−T13は2つの別個6段として働き、p
−及びn−チャンネル出力装置を駆動する。nチャンネ
ル・トランジスタT10及びT12のゲートは接続点3
に接続されている。この接続点3の電圧並びにTl0−
T12の寸法がT10−Tll及びT12−T13の反
転回路中の電流値を決定する。この電流は十分高くて装
置のキャパシタを急速に充電し、応答時間を減少する。
Tll及びT13のゲートは差動段の出力電圧によって
対称的に駆動される。もし接続点6の電圧が増大すると
、接続点7及び8の電圧が減少する。TIO,Tll、
T12及びT13が共通のソースに接続されていると仮
定すると、接続点7及び8上の電位は一定せず、ドレイ
ン−ソース電流対ドレイン−ソース電圧(I d 5−
Vd s)特性の線形領域にシフトする事がある。これ
によって接続点7及び8の電圧は出力トランジスタT1
4及びT15の両方を同じ導通状態もしくは非導通状態
へ強制するが、この様な状態は避けなければならない、
換言すれば、例えば両トランジスタが同時に導通してい
るものとすると、出力信号中には歪及びオフセット電圧
が現われる。第1図を参照して説明した様にこの様な動
作状態が生ずるのを防止するために、接続点7及び8間
に定電位差発生回路が挿入される。この回路は直列に接
続した相補型のFETトランジスタを含む様に形成され
る。この回路の好ましい実施例は第1図を参照して説明
された原理に従って、2つのトランジスタ即ちT16−
T17で形成される。
対称的に駆動される。もし接続点6の電圧が増大すると
、接続点7及び8の電圧が減少する。TIO,Tll、
T12及びT13が共通のソースに接続されていると仮
定すると、接続点7及び8上の電位は一定せず、ドレイ
ン−ソース電流対ドレイン−ソース電圧(I d 5−
Vd s)特性の線形領域にシフトする事がある。これ
によって接続点7及び8の電圧は出力トランジスタT1
4及びT15の両方を同じ導通状態もしくは非導通状態
へ強制するが、この様な状態は避けなければならない、
換言すれば、例えば両トランジスタが同時に導通してい
るものとすると、出力信号中には歪及びオフセット電圧
が現われる。第1図を参照して説明した様にこの様な動
作状態が生ずるのを防止するために、接続点7及び8間
に定電位差発生回路が挿入される。この回路は直列に接
続した相補型のFETトランジスタを含む様に形成され
る。この回路の好ましい実施例は第1図を参照して説明
された原理に従って、2つのトランジスタ即ちT16−
T17で形成される。
この様な回路を使用すると、接続点6の電圧が変化する
時は、接続点7及び8上の電圧が対称的に変化する。さ
らに接続点7及び8間に一定の電圧降下を与える事によ
って、出力トランジスタT14及びT15のゲート−ソ
ース電圧を一定にする事が出来る。
時は、接続点7及び8上の電圧が対称的に変化する。さ
らに接続点7及び8間に一定の電圧降下を与える事によ
って、出力トランジスタT14及びT15のゲート−ソ
ース電圧を一定にする事が出来る。
図示されている電源(+5v及び−5V)の場合、接続
点7及び8間の電圧降下は約5.5ボルトである。トラ
ンジスタT16−717の経路中に約13マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧(Vds)が5.
5ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約10メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点7及び
8に適切なバイアス電圧を与える事は出来ない、トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧(Vgs)でバイアスしな
ければならない、現在の集積回路技術では、トランジス
タ装置はこの様な高いV g sの下で低い所望の静止
電流を保持するには、良くて細過ぎる。さらに、このト
ランジスタのゲートはNチャンネル装置の場合には、一
定の電圧1例えば+5vに接続されている。この様なバ
イアスでは、ゲート−ソース電圧(Vgs)は接続点7
(トランジスタの型に依存して接続点8)に従って変化
する。この事は節点7及び8の電位が変化する時はドレ
イン−ソース抵抗が一定に保持されない事を意味する。
点7及び8間の電圧降下は約5.5ボルトである。トラ
ンジスタT16−717の経路中に約13マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧(Vds)が5.
5ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約10メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点7及び
8に適切なバイアス電圧を与える事は出来ない、トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧(Vgs)でバイアスしな
ければならない、現在の集積回路技術では、トランジス
タ装置はこの様な高いV g sの下で低い所望の静止
電流を保持するには、良くて細過ぎる。さらに、このト
ランジスタのゲートはNチャンネル装置の場合には、一
定の電圧1例えば+5vに接続されている。この様なバ
イアスでは、ゲート−ソース電圧(Vgs)は接続点7
(トランジスタの型に依存して接続点8)に従って変化
する。この事は節点7及び8の電位が変化する時はドレ
イン−ソース抵抗が一定に保持されない事を意味する。
従って、T14及びT15のゲートのバイアスは入力信
号と共に変化して、歪み及びオフセット条件を生ずる。
号と共に変化して、歪み及びオフセット条件を生ずる。
本発明の回路は直列接続の相補的FETトランジスタを
使用して、上述の欠点を克服する。例えば、本発明の回
路は、2つのトランジスタ装置T16及びT17を含む
様に形成される6T16はnチャンネル型でT17はp
チャンネル型である。
使用して、上述の欠点を克服する。例えば、本発明の回
路は、2つのトランジスタ装置T16及びT17を含む
様に形成される6T16はnチャンネル型でT17はp
チャンネル型である。
これ等のトランジスタは夫々+5v及び−5vに接続さ
れている。各トランジスタのドレイン及びソース電圧は
約(V (8) −V (7) ) ==5.5/2=
2.75Vである。但しT16及びT17は接続点10
、即ちT16及びT17間の接続点にOvを生ずる様に
設計されている。この様な設計ではT16及びT17は
Ids−Vds特性の線形領域で動作し約425にオー
ムの等価抵抗を与える。 。
れている。各トランジスタのドレイン及びソース電圧は
約(V (8) −V (7) ) ==5.5/2=
2.75Vである。但しT16及びT17は接続点10
、即ちT16及びT17間の接続点にOvを生ずる様に
設計されている。この様な設計ではT16及びT17は
Ids−Vds特性の線形領域で動作し約425にオー
ムの等価抵抗を与える。 。
コンデンサC3、C4及びC5並びにトランジスタT2
0、T21及びT22を含む第2のフィードバック回路
が付加されて、コンデンサC1、C2及びトランジスタ
T23を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合には
、利得1を得る様に接続した演算増幅器は発振する惧れ
がある。
0、T21及びT22を含む第2のフィードバック回路
が付加されて、コンデンサC1、C2及びトランジスタ
T23を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合には
、利得1を得る様に接続した演算増幅器は発振する惧れ
がある。
T20−T21は利得1のソース追従段であり、高周波
では信号が接続点6から接続点10に直接流九ない、コ
ンデンサC4はソース追従段の出力電圧による差動段の
出力(接続点6)の電圧シフトを防止する。この様な補
償回路でも位相のマージンは改善されるけれども、高周
波では位相のマ−ジンは下ることになろう。この様な状
況はソース追従出力電圧による差動段の出力(接続点6
)の電圧のシフトを防止するコンデンサC4を挿入する
事によって避けられる。
では信号が接続点6から接続点10に直接流九ない、コ
ンデンサC4はソース追従段の出力電圧による差動段の
出力(接続点6)の電圧シフトを防止する。この様な補
償回路でも位相のマージンは改善されるけれども、高周
波では位相のマ−ジンは下ることになろう。この様な状
況はソース追従出力電圧による差動段の出力(接続点6
)の電圧のシフトを防止するコンデンサC4を挿入する
事によって避けられる。
G。発明の効果
以上のように1本発明によれば、回路の2つの接続点間
に反対にバイアスされる直列の相補トランジスタを挿入
する事によって接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
に反対にバイアスされる直列の相補トランジスタを挿入
する事によって接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
第1A図は本発明の回路の一実施例を示した概略図であ
る。第1B図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。 第2図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Tl’ 、T2’ 、T3’ 、T4’ 、T5’ 、
T6′・・・・電界効果トランジスタ、11、I2・・
・・電流シンク。
る。第1B図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。 第2図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Tl’ 、T2’ 、T3’ 、T4’ 、T5’ 、
T6′・・・・電界効果トランジスタ、11、I2・・
・・電流シンク。
Claims (1)
- 【特許請求の範囲】 各々独立に浮遊電圧レベルにある2つの回路接続点間に
一定の電位差を保持するために、 上記接続点間に接続された少なく共2個の直列に接続し
た相補トランジスタ・デバイスを有する対称回路を含み
、各トランジスタの入力電極が反対極性の電圧源に接続
されている事を特徴とする、定バイアス回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP84430047A EP0189489B1 (en) | 1984-12-28 | 1984-12-28 | Constant biasing circuit and operational amplifier using said circuit |
EP84430047.5 | 1984-12-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61157106A true JPS61157106A (ja) | 1986-07-16 |
JPH0618293B2 JPH0618293B2 (ja) | 1994-03-09 |
Family
ID=8192958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60283209A Expired - Lifetime JPH0618293B2 (ja) | 1984-12-28 | 1985-12-18 | 演算増幅器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4656435A (ja) |
EP (1) | EP0189489B1 (ja) |
JP (1) | JPH0618293B2 (ja) |
DE (1) | DE3480044D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
US5229721A (en) * | 1992-04-06 | 1993-07-20 | Plantronics, Inc. | Micropower amplifier/transducer driver with signal expansion |
US6118341A (en) * | 1998-11-02 | 2000-09-12 | Philips Electronics North America Corporation | Device with common mode feedback for a differential output |
US6388523B1 (en) * | 2000-10-16 | 2002-05-14 | Conexant Systems, Inc. | Dual-drive coupling for output amplifier stage |
US6657495B2 (en) * | 2002-04-01 | 2003-12-02 | Texas Instruments Incorporated | Operational amplifier output stage and method |
US20140354258A1 (en) * | 2013-05-30 | 2014-12-04 | Silicon Laboratories Inc. | Supply voltage circuit |
TWI721932B (zh) * | 2020-10-08 | 2021-03-11 | 立錡科技股份有限公司 | 多級放大電路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5754965A (en) * | 1980-09-18 | 1982-04-01 | Canon Inc | Fixing device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3611170A (en) * | 1969-10-27 | 1971-10-05 | Rca Corp | Bias networks for class b operation of an amplifier |
JPS5838965B2 (ja) * | 1974-10-31 | 1983-08-26 | ソニー株式会社 | ゾウフクカイロ |
JPS50131444A (ja) * | 1974-04-03 | 1975-10-17 | ||
US3887881A (en) * | 1974-01-24 | 1975-06-03 | American Micro Syst | Low voltage CMOS amplifier |
JPS5853521B2 (ja) * | 1974-11-15 | 1983-11-30 | ソニー株式会社 | デンリヨクゾウフクカイロ |
JPS5753113A (en) * | 1980-09-17 | 1982-03-30 | Pioneer Electronic Corp | Push-pull amplifier |
-
1984
- 1984-12-28 DE DE8484430047T patent/DE3480044D1/de not_active Expired
- 1984-12-28 EP EP84430047A patent/EP0189489B1/en not_active Expired
-
1985
- 1985-12-18 JP JP60283209A patent/JPH0618293B2/ja not_active Expired - Lifetime
- 1985-12-23 US US06/812,416 patent/US4656435A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5754965A (en) * | 1980-09-18 | 1982-04-01 | Canon Inc | Fixing device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
Also Published As
Publication number | Publication date |
---|---|
US4656435A (en) | 1987-04-07 |
DE3480044D1 (en) | 1989-11-09 |
JPH0618293B2 (ja) | 1994-03-09 |
EP0189489A1 (en) | 1986-08-06 |
EP0189489B1 (en) | 1989-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5266887A (en) | Bidirectional voltage to current converter | |
US4524328A (en) | MOS Power amplifier circuit | |
US5162753A (en) | Amplifier arrangement for use as a line driver | |
GB1592800A (en) | Linear amplifier | |
JP2885151B2 (ja) | 演算増幅器 | |
US5021730A (en) | Voltage to current converter with extended dynamic range | |
US4371844A (en) | Differential load circuit equipped with field-effect transistors | |
JPS61157106A (ja) | 演算増幅器 | |
JPH06216666A (ja) | 差動増幅器 | |
JP3085803B2 (ja) | 差動電流源回路 | |
JPH0583003B2 (ja) | ||
JPS6190509A (ja) | トランジスタ又はダイオードの模擬回路 | |
US6194956B1 (en) | Low critical voltage current mirrors | |
US4241314A (en) | Transistor amplifier circuits | |
JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
US5519357A (en) | Biasing arrangement for a quasi-complementary output stage | |
US5592123A (en) | Frequency stability bootstrapped current mirror | |
US6316999B1 (en) | Operational amplifier | |
JPH0612856B2 (ja) | 増幅回路 | |
JPH08307224A (ja) | 演算増幅回路 | |
JPH0793543B2 (ja) | 電圧リピ−タ回路 | |
JPH02177724A (ja) | 出力バッファ回路 | |
JP2705169B2 (ja) | 定電流供給回路 | |
JP2540767B2 (ja) | 差動増幅回路 | |
JPH0521446B2 (ja) |