JP3085803B2 - 差動電流源回路 - Google Patents
差動電流源回路Info
- Publication number
- JP3085803B2 JP3085803B2 JP04316927A JP31692792A JP3085803B2 JP 3085803 B2 JP3085803 B2 JP 3085803B2 JP 04316927 A JP04316927 A JP 04316927A JP 31692792 A JP31692792 A JP 31692792A JP 3085803 B2 JP3085803 B2 JP 3085803B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current source
- constant current
- source
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、カラー グラフィッ
クス システム等に内蔵される電流駆動型ディジタル／
アナログ変換器（以下、ＤＡＣと略称する）に係り、特
にＤＡＣにおける各単位差動電流源回路に関する。
クス システム等に内蔵される電流駆動型ディジタル／
アナログ変換器（以下、ＤＡＣと略称する）に係り、特
にＤＡＣにおける各単位差動電流源回路に関する。
【０００２】
【従来の技術】従来、ＤＡＣに用いられる最もオーソド
ックスな差動電流源回路は、図５に示すように構成され
ている。図において、Ｐ１〜Ｐ４はＰチャネル型ＭＯＳ
ＦＥＴで、ＭＯＳＦＥＴ Ｐ１〜Ｐ３は電源Ｖと接地点
（／Ｑ出力端）間に直列接続される。ＭＯＳＦＥＴ Ｐ
１のゲートには第１のバイアス電圧Ｖref １が印加さ
れ、ＭＯＳＦＥＴ Ｐ２のゲートには第２のバイアス電
圧Ｖref ２が印加され、ＭＯＳＦＥＴ Ｐ３のゲートに
はディジタル信号φが供給される。ＭＯＳＦＥＴＰ４
は、ＭＯＳＦＥＴ Ｐ２とＰ３との接続点（ノードＮＤ
１）とＱ出力端間に接続され、ゲートにディジタル信号
φの反転信号／φが供給される。
ックスな差動電流源回路は、図５に示すように構成され
ている。図において、Ｐ１〜Ｐ４はＰチャネル型ＭＯＳ
ＦＥＴで、ＭＯＳＦＥＴ Ｐ１〜Ｐ３は電源Ｖと接地点
（／Ｑ出力端）間に直列接続される。ＭＯＳＦＥＴ Ｐ
１のゲートには第１のバイアス電圧Ｖref １が印加さ
れ、ＭＯＳＦＥＴ Ｐ２のゲートには第２のバイアス電
圧Ｖref ２が印加され、ＭＯＳＦＥＴ Ｐ３のゲートに
はディジタル信号φが供給される。ＭＯＳＦＥＴＰ４
は、ＭＯＳＦＥＴ Ｐ２とＰ３との接続点（ノードＮＤ
１）とＱ出力端間に接続され、ゲートにディジタル信号
φの反転信号／φが供給される。
【０００３】図６は、上記図５に示した回路におけるデ
ィジタル信号／φ，φとノードＮＤ１の電位及びＱ出力
端の出力電流の関係を示している。図５に示した回路
は、バイアス電圧Ｖref １，Ｖref ２でＭＯＳＦＥＴ
Ｐ１，Ｐ２を導通制御することにより生成した定電流を
Ｑ，／Ｑのいずれか一方の端子側に流し続けるものであ
る。しかしながら、この回路は図６に実線で示すように
ディジタル信号／φ，φの遷移が極めて理想的に行われ
るように入力タイミングを制御しなければならず、ＭＯ
ＳＦＥＴの製造ばらつき等により、ノードＮＤ１の電位
及びＱ出力端からの出力電流の波形に破線や一点鎖線で
示すようなグリッチが現れやすい。破線は信号φの立上
がりが急峻になった場合を示し、一点鎖線は信号／φの
立上がりが緩やかになった場合を示している。また、こ
の回路は、ＭＯＳＦＥＴ Ｐ４のゲートに印加されるデ
ィジタル信号／φが、このＦＥＴ Ｐ４の寄生容量を介
してＱ出力端側に伝達され、ＤＡＣに用いた場合には、
アナログ出力信号に重畳されるという問題がある（フィ
ードスルーと呼ばれる）。
ィジタル信号／φ，φとノードＮＤ１の電位及びＱ出力
端の出力電流の関係を示している。図５に示した回路
は、バイアス電圧Ｖref １，Ｖref ２でＭＯＳＦＥＴ
Ｐ１，Ｐ２を導通制御することにより生成した定電流を
Ｑ，／Ｑのいずれか一方の端子側に流し続けるものであ
る。しかしながら、この回路は図６に実線で示すように
ディジタル信号／φ，φの遷移が極めて理想的に行われ
るように入力タイミングを制御しなければならず、ＭＯ
ＳＦＥＴの製造ばらつき等により、ノードＮＤ１の電位
及びＱ出力端からの出力電流の波形に破線や一点鎖線で
示すようなグリッチが現れやすい。破線は信号φの立上
がりが急峻になった場合を示し、一点鎖線は信号／φの
立上がりが緩やかになった場合を示している。また、こ
の回路は、ＭＯＳＦＥＴ Ｐ４のゲートに印加されるデ
ィジタル信号／φが、このＦＥＴ Ｐ４の寄生容量を介
してＱ出力端側に伝達され、ＤＡＣに用いた場合には、
アナログ出力信号に重畳されるという問題がある（フィ
ードスルーと呼ばれる）。
【０００４】更に、一般に電流駆動型ＤＡＣはＱ出力端
に抵抗等を接続してインピーダンスで終端して使用す
る。このため、Ｑ出力端から見た差動スイッチのインピ
ーダンス（トランジスタのオン抵抗）が低いため、出力
電流の総和が大きいほど（ＭＳＢレベル フルスケー
ル）各単位電流源の出力電流が減少する。この出力電流
の減少は、スイッチ素子がＭＯＳトランジスタの場合に
はドレイン・ソース間電圧ＶＤＳの変動（この場合は減
少）によるチャネル長変調効果により起こり、バイポー
ラトランジスタの場合にはコレクタ・エミッタ間電圧Ｖ
ＣＥの変動によるアーリー効果の影響が現れるために起
こる。このような出力電流の減少は、ＤＡＣの分解能が
高くなるにしたがって無視できなくなる。
に抵抗等を接続してインピーダンスで終端して使用す
る。このため、Ｑ出力端から見た差動スイッチのインピ
ーダンス（トランジスタのオン抵抗）が低いため、出力
電流の総和が大きいほど（ＭＳＢレベル フルスケー
ル）各単位電流源の出力電流が減少する。この出力電流
の減少は、スイッチ素子がＭＯＳトランジスタの場合に
はドレイン・ソース間電圧ＶＤＳの変動（この場合は減
少）によるチャネル長変調効果により起こり、バイポー
ラトランジスタの場合にはコレクタ・エミッタ間電圧Ｖ
ＣＥの変動によるアーリー効果の影響が現れるために起
こる。このような出力電流の減少は、ＤＡＣの分解能が
高くなるにしたがって無視できなくなる。
【０００５】図７は、スイッチ素子としてＭＯＳトラン
ジスタを用いた場合の出力電流の減少を示すものであ
る。図示するように、ドレイン・ソース間電圧ＶＤＳが
ａ点のレベルからｂ点のレベルに減少すると、これに伴
ってＱ出力端の出力電流ＩＤＲがΔＩだけ減少してしま
う。
ジスタを用いた場合の出力電流の減少を示すものであ
る。図示するように、ドレイン・ソース間電圧ＶＤＳが
ａ点のレベルからｂ点のレベルに減少すると、これに伴
ってＱ出力端の出力電流ＩＤＲがΔＩだけ減少してしま
う。
【０００６】図８は、従来の差動電流源回路の他の構成
例を示している。この図８に示す差動電流源回路につい
ては、ＵＳＰ．４８３１２８、“ＣＭＯＳ ＩＮＰＵＴ
ＣＩＲＣＵＩＴ”に記載されている。この回路は、３
つのＰチャネル型ＭＯＳＦＥＴ Ｐ５〜Ｐ７で構成され
る。ＭＯＳＦＥＴ Ｐ５，Ｐ６は電源ＶとＱ出力端間に
直列接続される。ＭＯＳＦＥＴ Ｐ５のゲートには第１
のバイアス電圧Ｖref１が印加され、ＭＯＳＦＥＴ Ｐ
６のゲートには第２のバイアス電圧Ｖref ２が印加され
る。ＭＯＳＦＥＴ Ｐ７は、ＭＯＳＦＥＴ Ｐ５とＰ６
との接続点（ノードＮＤ２）と接地点（／Ｑ出力端）間
に接続され、ゲートにディジタル信号φが供給される。
例を示している。この図８に示す差動電流源回路につい
ては、ＵＳＰ．４８３１２８、“ＣＭＯＳ ＩＮＰＵＴ
ＣＩＲＣＵＩＴ”に記載されている。この回路は、３
つのＰチャネル型ＭＯＳＦＥＴ Ｐ５〜Ｐ７で構成され
る。ＭＯＳＦＥＴ Ｐ５，Ｐ６は電源ＶとＱ出力端間に
直列接続される。ＭＯＳＦＥＴ Ｐ５のゲートには第１
のバイアス電圧Ｖref１が印加され、ＭＯＳＦＥＴ Ｐ
６のゲートには第２のバイアス電圧Ｖref ２が印加され
る。ＭＯＳＦＥＴ Ｐ７は、ＭＯＳＦＥＴ Ｐ５とＰ６
との接続点（ノードＮＤ２）と接地点（／Ｑ出力端）間
に接続され、ゲートにディジタル信号φが供給される。
【０００７】図８に示す回路は、ディジタル入力が１相
であるため、図５に示した回路のような入力タイミング
を考慮する必要はないが、バイアス電圧Ｖref １とＶre
f ２のレベルには高い安定性が要求される。しかしなが
ら、この回路は、ノードＮＤ２の電位が最低でもＶth
（約１Ｖ）以上変動するため、高速スイッチング動作
時、先に述べたようにＭＯＳＦＥＴの寄生容量の影響に
よりバイアス電圧Ｖref １，Ｖref ２が変動し、グリッ
チの発生原因となる。このため、バイアス電圧Ｖref
１，Ｖref ２を安定させるために、大容量のコンデンサ
を外付けしなければならないという問題がある。
であるため、図５に示した回路のような入力タイミング
を考慮する必要はないが、バイアス電圧Ｖref １とＶre
f ２のレベルには高い安定性が要求される。しかしなが
ら、この回路は、ノードＮＤ２の電位が最低でもＶth
（約１Ｖ）以上変動するため、高速スイッチング動作
時、先に述べたようにＭＯＳＦＥＴの寄生容量の影響に
よりバイアス電圧Ｖref １，Ｖref ２が変動し、グリッ
チの発生原因となる。このため、バイアス電圧Ｖref
１，Ｖref ２を安定させるために、大容量のコンデンサ
を外付けしなければならないという問題がある。
【０００８】また、この図８に示す回路も上記図５の回
路と同様に、Ｑ出力素子（ＭＯＳＦＥＴ Ｐ６）のゲー
トバイアスが一定であるため、前述したような出力電流
の総和が増大するのに伴って各単位電流源の電流が減少
する。更に、Ｄ／Ａ変換スピードであるセトリングタイ
ムについても図８の回路では図９に示すように「Ｖth＋
α」の低いゲート・ソース間電圧ＶＧＳで出力インピー
ダンスを駆動するため、ＭＯＳＦＥＴ Ｐ６の相互コン
ダクタンスｇｍが小さく、高速動作には支障がある。
路と同様に、Ｑ出力素子（ＭＯＳＦＥＴ Ｐ６）のゲー
トバイアスが一定であるため、前述したような出力電流
の総和が増大するのに伴って各単位電流源の電流が減少
する。更に、Ｄ／Ａ変換スピードであるセトリングタイ
ムについても図８の回路では図９に示すように「Ｖth＋
α」の低いゲート・ソース間電圧ＶＧＳで出力インピー
ダンスを駆動するため、ＭＯＳＦＥＴ Ｐ６の相互コン
ダクタンスｇｍが小さく、高速動作には支障がある。
【０００９】
【発明が解決しようとする課題】上述したように、図５
に示した従来の差動電流源回路は、差動スイッチの切り
替えタイミングをコントロールするドライバーが必要で
あり、素子の製造ばらつきまで考慮すると付加回路が増
加してパターン占有面積が増大するという問題がある。
また、図８に示した回路構成では、２つのバイアス電圧
が変動しないように安定化させるためには外付けのコン
デンサが必要となり、システムコストの増大や素子の製
造ばらつきにより動作速度の低下や特性の劣化を招くと
いう問題がある。
に示した従来の差動電流源回路は、差動スイッチの切り
替えタイミングをコントロールするドライバーが必要で
あり、素子の製造ばらつきまで考慮すると付加回路が増
加してパターン占有面積が増大するという問題がある。
また、図８に示した回路構成では、２つのバイアス電圧
が変動しないように安定化させるためには外付けのコン
デンサが必要となり、システムコストの増大や素子の製
造ばらつきにより動作速度の低下や特性の劣化を招くと
いう問題がある。
【００１０】この発明は、上記のような事情に鑑みてな
されたもので、その目的とするところは、タイミングコ
ントローラやコンデンサ等の付加回路を用いることな
く、プロセス変動により素子特性がばらついてもスピー
ドの低下や定電流性を損なわないようにでき、且つ出力
電位が変動しても定電流性が低下しない差動電流源回路
を提供することにある。
されたもので、その目的とするところは、タイミングコ
ントローラやコンデンサ等の付加回路を用いることな
く、プロセス変動により素子特性がばらついてもスピー
ドの低下や定電流性を損なわないようにでき、且つ出力
電位が変動しても定電流性が低下しない差動電流源回路
を提供することにある。
【００１１】
【課題を解決するための手段】すなわち、請求項１に記
載した発明では、上記の目的を達成するために、差動電
流源回路を、バイアス電圧に応じた電流が流れる第１の
定電流源と、上記バイアス電圧で制御され、上記第１の
定電流源と同じ量の電流が流れる第２の定電流源と、上
記第１の定電流源と第１の出力端子との間に接続される
第１のスイッチ手段と、上記第２の定電流源と第２の出
力端子との間に接続され、上記第１のスイッチ手段と逆
極性の第２のスイッチ手段と、論理信号で導通／遮断制
御され、上記第１，第２の定電流源間を電気的に接続／
分離制御する第３のスイッチ手段とで構成し、上記第１
のスイッチ手段を上記第２の定電流源と上記第２のスイ
ッチ手段との接続点の電位で導通／遮断制御し、上記第
２のスイッチ手段を上記第１の定電流源と上記第１のス
イッチ手段との接続点の電位で導通／遮断制御するよう
にしたものである。
載した発明では、上記の目的を達成するために、差動電
流源回路を、バイアス電圧に応じた電流が流れる第１の
定電流源と、上記バイアス電圧で制御され、上記第１の
定電流源と同じ量の電流が流れる第２の定電流源と、上
記第１の定電流源と第１の出力端子との間に接続される
第１のスイッチ手段と、上記第２の定電流源と第２の出
力端子との間に接続され、上記第１のスイッチ手段と逆
極性の第２のスイッチ手段と、論理信号で導通／遮断制
御され、上記第１，第２の定電流源間を電気的に接続／
分離制御する第３のスイッチ手段とで構成し、上記第１
のスイッチ手段を上記第２の定電流源と上記第２のスイ
ッチ手段との接続点の電位で導通／遮断制御し、上記第
２のスイッチ手段を上記第１の定電流源と上記第１のス
イッチ手段との接続点の電位で導通／遮断制御するよう
にしたものである。
【００１２】また、請求項４に記載した発明では、差動
電流源回路を、一端が第１の電位供給源に接続され、制
御電極にバイアス電圧が印加される第１導電型の第１ト
ランジスタと、一端が上記第１の電位供給源に接続さ
れ、制御電極に上記バイアス電圧が印加される第１導電
型の第２トランジスタと、上記第１トランジスタの他端
と第２の電位供給源間に接続され、制御電極が上記第２
トランジスタの他端に接続される第２導電型の第３トラ
ンジスタと、上記第２トランジスタの他端と出力端子間
に接続され、制御電極が上記第１トランジスタの他端に
接続される第１導電型の第４トランジスタと、上記第
１，第３トランジスタの接続点と上記第２，第４トラン
ジスタの接続点間に接続され、制御電極にディジタル信
号が供給される第２導電型の第５トランジスタとで構成
している。
電流源回路を、一端が第１の電位供給源に接続され、制
御電極にバイアス電圧が印加される第１導電型の第１ト
ランジスタと、一端が上記第１の電位供給源に接続さ
れ、制御電極に上記バイアス電圧が印加される第１導電
型の第２トランジスタと、上記第１トランジスタの他端
と第２の電位供給源間に接続され、制御電極が上記第２
トランジスタの他端に接続される第２導電型の第３トラ
ンジスタと、上記第２トランジスタの他端と出力端子間
に接続され、制御電極が上記第１トランジスタの他端に
接続される第１導電型の第４トランジスタと、上記第
１，第３トランジスタの接続点と上記第２，第４トラン
ジスタの接続点間に接続され、制御電極にディジタル信
号が供給される第２導電型の第５トランジスタとで構成
している。
【００１３】
【作用】上記のような構成では、ディジタル入力を１相
で行っているので、２相のディジタル入力を用いる場合
のように入力タイミングを考慮する必要はない。また、
出力オフ時には出力スイッチ素子であるＭＯＳＦＥＴの
ゲートとソースが短絡され、出力オン時にはカスケード
接続されたそれぞれの定電流経路が平衡した動作点で安
定に出力するので、この時の出力インピーダンスを数十
ＫΩに高められるとともに、出力電位の変動に対しても
それぞれ追従でき、常に一定の電流を出力できる。
で行っているので、２相のディジタル入力を用いる場合
のように入力タイミングを考慮する必要はない。また、
出力オフ時には出力スイッチ素子であるＭＯＳＦＥＴの
ゲートとソースが短絡され、出力オン時にはカスケード
接続されたそれぞれの定電流経路が平衡した動作点で安
定に出力するので、この時の出力インピーダンスを数十
ＫΩに高められるとともに、出力電位の変動に対しても
それぞれ追従でき、常に一定の電流を出力できる。
【００１４】
【実施例】以下、この発明の一実施例について図面を参
照してを説明する。
照してを説明する。
【００１５】図１はこの発明の第１の実施例に係る差動
電流源回路を示す回路図である。図において、Ｐ８，Ｐ
９は定電流源として働くＰチャネル型ＭＯＳＦＥＴで、
これらＭＯＳＦＥＴ Ｐ８，Ｐ９のソースには電源Ｖが
接続され、ゲートにはバイアス電圧Ｖref が印加され
る。上記ＭＯＳＦＥＴ Ｐ８のドレインと接地点（／Ｑ
出力端）間にはＮチャネル型ＭＯＳＦＥＴ Ｎ１が接続
され、このＦＥＴ Ｎ１のゲートはＭＯＳＦＥＴ Ｐ９
のドレインに接続される。ＭＯＳＦＥＴ Ｐ９のドレイ
ンとＱ出力端間にはＰチャネル型ＭＯＳＦＥＴ Ｐ１０
が接続され、このＦＥＴ Ｐ１０のゲートはＭＯＳＦＥ
Ｔ Ｐ８のドレインに接続される。また、ＭＯＳＦＥＴ
Ｐ８，Ｐ９のドレイン間にはＮチャネル型ＭＯＳＦＥ
Ｔ Ｎ２が接続され、このＦＥＴ Ｎ２のゲートにはデ
ィジタル信号（“Ｈ”レベルまたは“Ｌ”レベルの論理
信号）／φが供給される。
電流源回路を示す回路図である。図において、Ｐ８，Ｐ
９は定電流源として働くＰチャネル型ＭＯＳＦＥＴで、
これらＭＯＳＦＥＴ Ｐ８，Ｐ９のソースには電源Ｖが
接続され、ゲートにはバイアス電圧Ｖref が印加され
る。上記ＭＯＳＦＥＴ Ｐ８のドレインと接地点（／Ｑ
出力端）間にはＮチャネル型ＭＯＳＦＥＴ Ｎ１が接続
され、このＦＥＴ Ｎ１のゲートはＭＯＳＦＥＴ Ｐ９
のドレインに接続される。ＭＯＳＦＥＴ Ｐ９のドレイ
ンとＱ出力端間にはＰチャネル型ＭＯＳＦＥＴ Ｐ１０
が接続され、このＦＥＴ Ｐ１０のゲートはＭＯＳＦＥ
Ｔ Ｐ８のドレインに接続される。また、ＭＯＳＦＥＴ
Ｐ８，Ｐ９のドレイン間にはＮチャネル型ＭＯＳＦＥ
Ｔ Ｎ２が接続され、このＦＥＴ Ｎ２のゲートにはデ
ィジタル信号（“Ｈ”レベルまたは“Ｌ”レベルの論理
信号）／φが供給される。
【００１６】上記のような構成において、ディジタル信
号／φが“Ｈ”レベルの時、ＭＯＳＦＥＴ Ｎ２はオン
状態にあり、ノードＮＤ３（ＦＥＴ Ｐ９のドレインと
ＦＥＴ Ｐ１０のソースとの接続点）とノードＮＤ４
（ＦＥＴ Ｐ８とＮ１のドレイン共通接続点）との電位
差が非常に小さくなるため、ＭＯＳＦＥＴ Ｐ１０のゲ
ート・ソース間電圧ＶＧＳが小さくなり（ＶＧＳ＜Ｖt
h）、このＦＥＴ Ｐ１０は確実にカットオフする。Ｆ
ＥＴ Ｐ１０のカットオフによりＦＥＴ Ｐ９のドレイ
ン電流は、ＦＥＴ Ｎ２のドレイン，ソース間を経由し
て、ＦＥＴ Ｐ８のドレイン電流と共にＦＥＴ Ｎ１の
ドレイン，ソース間を接地点へ流れる。
号／φが“Ｈ”レベルの時、ＭＯＳＦＥＴ Ｎ２はオン
状態にあり、ノードＮＤ３（ＦＥＴ Ｐ９のドレインと
ＦＥＴ Ｐ１０のソースとの接続点）とノードＮＤ４
（ＦＥＴ Ｐ８とＮ１のドレイン共通接続点）との電位
差が非常に小さくなるため、ＭＯＳＦＥＴ Ｐ１０のゲ
ート・ソース間電圧ＶＧＳが小さくなり（ＶＧＳ＜Ｖt
h）、このＦＥＴ Ｐ１０は確実にカットオフする。Ｆ
ＥＴ Ｐ１０のカットオフによりＦＥＴ Ｐ９のドレイ
ン電流は、ＦＥＴ Ｎ２のドレイン，ソース間を経由し
て、ＦＥＴ Ｐ８のドレイン電流と共にＦＥＴ Ｎ１の
ドレイン，ソース間を接地点へ流れる。
【００１７】一方、ディジタル信号／φが“Ｌ”レベル
の時には、ＭＯＳＦＥＴ Ｎ２はオフ状態となり、ＭＯ
ＳＦＥＴ Ｐ８，Ｐ９のドレイン電流はそれぞれ、ＭＯ
ＳＦＥＴ Ｎ１，Ｐ１０を介して接地点及びＱ出力端に
流れる。
の時には、ＭＯＳＦＥＴ Ｎ２はオフ状態となり、ＭＯ
ＳＦＥＴ Ｐ８，Ｐ９のドレイン電流はそれぞれ、ＭＯ
ＳＦＥＴ Ｎ１，Ｐ１０を介して接地点及びＱ出力端に
流れる。
【００１８】図２は、上記図１に示した差動電流源回路
の入出力特性を示している。図示するように、ノードＮ
Ｄ３，ＮＤ４の電位並びにＱ出力端の出力電流にはグリ
ッチの発生はない。
の入出力特性を示している。図示するように、ノードＮ
Ｄ３，ＮＤ４の電位並びにＱ出力端の出力電流にはグリ
ッチの発生はない。
【００１９】上記図１に示した回路は、図８に示した従
来回路と同様にディジタル入力が１相であるため、図５
に示した回路のようなタイミングコントローラを必要と
しない。また、この発明の回路は、スイッチ素子のカス
ケード接続及びゲートのたすき掛けにより図３に示すよ
うにＦＥＴ Ｐ１０のゲート・ソース間電圧ＶＧＳの減
少を相互コンダクタンスｇｍの大きいＦＥＴ Ｎ１のゲ
ート・ソース間電圧ＶＧＳで拡大するので、ＦＥＴ Ｐ
１０のゲート・ソース間電圧ＶＤＳがａ点のレベルから
ｂ点のレベルに減少しても出力電流ＩＤＲは変化せず、
常に一定の電流が出力される。更に、図１に示した回路
構成はＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳ
ＦＥＴの素子特性の製造ばらつきに対しても強く、例え
ばＰチャネル型ＭＯＳＦＥＴの閾値電圧Ｖthが低めで、
Ｎチャネル型ＭＯＳＦＥＴの閾値電圧Ｖthが高めに形成
された場合、ディジタル信号が“Ｈ”レベルの時、ノー
ドＮＤ３，ＮＤ４間の電位差が拡大し、Ｑ出力端側に漏
れ電流が現れ易い状態となるが、これもカスケード接続
及びたすき掛けにより、ＭＯＳＦＥＴ Ｎ１，Ｎ２のオ
ン抵抗によってノードＮＤ３の電位が高まり、ＭＯＳＦ
ＥＴ Ｎ１の相互コンダクタンスｇｍが上がることによ
って補償されるため、製造ばらつきがあってもその特性
が損なわれることはない。
来回路と同様にディジタル入力が１相であるため、図５
に示した回路のようなタイミングコントローラを必要と
しない。また、この発明の回路は、スイッチ素子のカス
ケード接続及びゲートのたすき掛けにより図３に示すよ
うにＦＥＴ Ｐ１０のゲート・ソース間電圧ＶＧＳの減
少を相互コンダクタンスｇｍの大きいＦＥＴ Ｎ１のゲ
ート・ソース間電圧ＶＧＳで拡大するので、ＦＥＴ Ｐ
１０のゲート・ソース間電圧ＶＤＳがａ点のレベルから
ｂ点のレベルに減少しても出力電流ＩＤＲは変化せず、
常に一定の電流が出力される。更に、図１に示した回路
構成はＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳ
ＦＥＴの素子特性の製造ばらつきに対しても強く、例え
ばＰチャネル型ＭＯＳＦＥＴの閾値電圧Ｖthが低めで、
Ｎチャネル型ＭＯＳＦＥＴの閾値電圧Ｖthが高めに形成
された場合、ディジタル信号が“Ｈ”レベルの時、ノー
ドＮＤ３，ＮＤ４間の電位差が拡大し、Ｑ出力端側に漏
れ電流が現れ易い状態となるが、これもカスケード接続
及びたすき掛けにより、ＭＯＳＦＥＴ Ｎ１，Ｎ２のオ
ン抵抗によってノードＮＤ３の電位が高まり、ＭＯＳＦ
ＥＴ Ｎ１の相互コンダクタンスｇｍが上がることによ
って補償されるため、製造ばらつきがあってもその特性
が損なわれることはない。
【００２０】一方、変換スピードに関しても従来回路よ
りも高速性に優れており、具体的には出力が／ＱからＱ
へ遷移するとき、ＭＯＳＦＥＴ Ｐ８，Ｐ９の電流がノ
ードＮＤ４へ流れている状態、すなわちＱ出力スイッチ
素子（ＭＯＳＦＥＴ Ｐ１０）を駆動するＭＯＳＦＥＴ
Ｎ１の相互コンダクタンスｇｍが高い状態から動作を
始めるため、高速なスイッチング動作を行うことができ
る。また、Ｑ出力端が安定出力する状態に達すると、Ｍ
ＯＳＦＥＴ Ｎ１の相互コンダクタンスｇｍは小さく、
ゲインが失われてくるため、Ｑ出力のオーバーシュート
やアンダーシュートは発生し難く、良好な出力遷移を実
現できる。また、Ｑ出力から／Ｑ出力へと移るときに
は、ＭＯＳＦＥＴ Ｎ１の相互コンダクタンスｇｍが小
さく、オン抵抗が高いため、ノードＮＤ４の電位上昇
（ｄＶ／ｄｔ）が速く、ＭＯＳＦＥＴＰ１０のゲート・
ソース間電圧ＶＧＳが急速に小さくなることで速くカッ
トオフさせることができる。更に、ＭＯＳＦＥＴ Ｐ１
０をオン／オフ制御するノードＮＤ３，ＮＤ４の振幅レ
ベルは必要最小限で動作するため、スルーレイトが小さ
く、これも高速化の一つの要因となる。
りも高速性に優れており、具体的には出力が／ＱからＱ
へ遷移するとき、ＭＯＳＦＥＴ Ｐ８，Ｐ９の電流がノ
ードＮＤ４へ流れている状態、すなわちＱ出力スイッチ
素子（ＭＯＳＦＥＴ Ｐ１０）を駆動するＭＯＳＦＥＴ
Ｎ１の相互コンダクタンスｇｍが高い状態から動作を
始めるため、高速なスイッチング動作を行うことができ
る。また、Ｑ出力端が安定出力する状態に達すると、Ｍ
ＯＳＦＥＴ Ｎ１の相互コンダクタンスｇｍは小さく、
ゲインが失われてくるため、Ｑ出力のオーバーシュート
やアンダーシュートは発生し難く、良好な出力遷移を実
現できる。また、Ｑ出力から／Ｑ出力へと移るときに
は、ＭＯＳＦＥＴ Ｎ１の相互コンダクタンスｇｍが小
さく、オン抵抗が高いため、ノードＮＤ４の電位上昇
（ｄＶ／ｄｔ）が速く、ＭＯＳＦＥＴＰ１０のゲート・
ソース間電圧ＶＧＳが急速に小さくなることで速くカッ
トオフさせることができる。更に、ＭＯＳＦＥＴ Ｐ１
０をオン／オフ制御するノードＮＤ３，ＮＤ４の振幅レ
ベルは必要最小限で動作するため、スルーレイトが小さ
く、これも高速化の一つの要因となる。
【００２１】図４は、この発明の第２の実施例に係わる
差動電流源回路を示している。この図４に示す回路は、
基本的には図１に示した回路におけるＭＯＳＦＥＴの極
性並びに電源の極性を逆極性にしたものである。図４に
おいて、Ｎチャネル型ＭＯＳＦＥＴ Ｎ３，Ｎ４はそれ
ぞれ図１のＭＯＳＦＥＴ Ｐ８，Ｐ９に対応し、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｎ５は図１のＭＯＳＦＥＴ Ｐ１
０に、Ｐチャネル型ＭＯＳＦＥＴ Ｐ１１は図１のＭＯ
ＳＦＥＴ Ｎ１にそれぞれ対応している。
差動電流源回路を示している。この図４に示す回路は、
基本的には図１に示した回路におけるＭＯＳＦＥＴの極
性並びに電源の極性を逆極性にしたものである。図４に
おいて、Ｎチャネル型ＭＯＳＦＥＴ Ｎ３，Ｎ４はそれ
ぞれ図１のＭＯＳＦＥＴ Ｐ８，Ｐ９に対応し、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｎ５は図１のＭＯＳＦＥＴ Ｐ１
０に、Ｐチャネル型ＭＯＳＦＥＴ Ｐ１１は図１のＭＯ
ＳＦＥＴ Ｎ１にそれぞれ対応している。
【００２２】上記図１に示した回路では、Ｑ出力端から
チップの外部に電流を流したのに対し、図４に示す回路
ではＱ出力端からチップ内へ定電流を引き込む点が異な
るが、他の基本動作は図１と同様であり、同じ作用効果
が得られる。
チップの外部に電流を流したのに対し、図４に示す回路
ではＱ出力端からチップ内へ定電流を引き込む点が異な
るが、他の基本動作は図１と同様であり、同じ作用効果
が得られる。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
タイミングコントローラやコンデンサ等の付加回路を用
いることなく、プロセス変動により素子特性がばらつい
てもスピードの低下や定電流性を損なわないようにで
き、且つ出力電位が変動しても定電流性が低下しない差
動電流源回路が得られる。
タイミングコントローラやコンデンサ等の付加回路を用
いることなく、プロセス変動により素子特性がばらつい
てもスピードの低下や定電流性を損なわないようにで
き、且つ出力電位が変動しても定電流性が低下しない差
動電流源回路が得られる。
【図１】この発明の第１の実施例に係る差動電流源回路
の構成を示す回路図。
の構成を示す回路図。
【図２】図１に示した差動電流源回路の入出力特性につ
いて説明するための図。
いて説明するための図。
【図３】図１に示した差動電流源回路における出力スイ
ッチ素子として働くＭＯＳＦＥＴのゲート・ソース間電
圧と出力電流との関係を示す図。
ッチ素子として働くＭＯＳＦＥＴのゲート・ソース間電
圧と出力電流との関係を示す図。
【図４】この発明の第２の実施例に係る差動電流源回路
の構成を示す回路図。
の構成を示す回路図。
【図５】従来の差動電流源回路の構成例を示す回路図。
【図６】図５に示した回路における入出力特性について
説明するための図。
説明するための図。
【図７】図５に示した回路における出力スイッチ素子と
して働くＭＯＳＦＥＴのゲート・ソース間電圧と出力電
流との関係を示す図。
して働くＭＯＳＦＥＴのゲート・ソース間電圧と出力電
流との関係を示す図。
【図８】従来の差動電流源回路の他の構成例を示す回路
図。
図。
【図９】図８に示した回路における入出力特性について
説明するための図。
説明するための図。
Ｐ８…ＭＯＳＦＥＴ（第１の定電流源、第１トランジス
タ），Ｐ９…ＭＯＳＦＥＴ（第２の定電流源、第２トラ
ンジスタ），Ｎ１…ＭＯＳＦＥＴ（第１のスイッチ手
段、第３トランジスタ），Ｐ１０…ＭＯＳＦＥＴ（第２
のスイッチ手段、第４トランジスタ），Ｎ２…ＭＯＳＦ
ＥＴ（第３のスイッチ手段、第５トランジスタ），Ｖre
f …バイアス電圧，／φ…ディジタル信号（論理信
号），Ｑ，／Ｑ…出力端。
タ），Ｐ９…ＭＯＳＦＥＴ（第２の定電流源、第２トラ
ンジスタ），Ｎ１…ＭＯＳＦＥＴ（第１のスイッチ手
段、第３トランジスタ），Ｐ１０…ＭＯＳＦＥＴ（第２
のスイッチ手段、第４トランジスタ），Ｎ２…ＭＯＳＦ
ＥＴ（第３のスイッチ手段、第５トランジスタ），Ｖre
f …バイアス電圧，／φ…ディジタル信号（論理信
号），Ｑ，／Ｑ…出力端。
フロントページの続き (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 松尾 研二 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 藤井 真二 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平１−289319（ＪＰ，Ａ) 特開 昭58−154925（ＪＰ，Ａ) 特開 平５−175803（ＪＰ，Ａ) 特開 平１−166612（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03F 3/45 G05F 3/24
Claims (6)
- 【請求項１】 バイアス電圧に応じた電流が流れる第１
の定電流源と、上記バイアス電圧で制御され、上記第１
の定電流源と同じ量の電流が流れる第２の定電流源と、
上記第１の定電流源と第１の出力端子との間に接続され
る第１のスイッチ手段と、上記第２の定電流源と第２の
出力端子との間に接続され、上記第１のスイッチ手段と
逆極性の第２のスイッチ手段と、論理信号で導通／遮断
制御され、上記第１，第２の定電流源間を電気的に接続
／分離制御する第３のスイッチ手段とを具備し、上記第
１のスイッチ手段は上記第２の定電流源と上記第２のス
イッチ手段との接続点の電位で導通／遮断制御され、上
記第２のスイッチ手段は上記第１の定電流源と上記第１
のスイッチ手段との接続点の電位で導通／遮断制御され
ることを特徴とする差動電流源回路。 - 【請求項２】 前記第１，第２の定電流源にはそれぞれ
電源が接続され、前記第１の出力端子には接地点が接続
されることを特徴とする請求項１記載の差動電流源回
路。 - 【請求項３】 前記第１，第２の定電流源にはそれぞれ
接地点が接続され、前記第１の出力端子には電源が接続
されることを特徴とする請求項１記載の差動電流源回
路。 - 【請求項４】 一端が第１の電位供給源に接続され、制
御電極にバイアス電圧が印加される第１導電型の第１ト
ランジスタと、一端が上記第１の電位供給源に接続さ
れ、制御電極に上記バイアス電圧が印加される第１導電
型の第２トランジスタと、上記第１トランジスタの他端
と第２の電位供給源間に接続され、制御電極が上記第２
トランジスタの他端に接続される第２導電型の第３トラ
ンジスタと、上記第２トランジスタの他端と出力端子間
に接続され、制御電極が上記第１トランジスタの他端に
接続される第１導電型の第４トランジスタと、上記第
１，第３トランジスタの接続点と上記第２，第４トラン
ジスタの接続点間に接続され、制御電極にディジタル信
号が供給される第２導電型の第５トランジスタとを具備
することを特徴とする差動電流源回路。 - 【請求項５】 前記第１の電位供給源は電源であり、前
記第１導電型はＰチャネル型であり、前記第２の電位供
給源は接地点であり、前記第２導電型はＮチャネル型で
あり、前記第１ないし第５トランジスタはそれぞれＭＯ
ＳＦＥＴであることを特徴とする請求項４記載の差動電
流源回路。 - 【請求項６】 前記第１の電位供給源は接地点であり、
前記第１導電型はＮチャネル型であり、前記第２の電位
供給源は電源であり、前記第２導電型はＰチャネル型で
あり、前記第１ないし第５トランジスタはそれぞれＭＯ
ＳＦＥＴであることを特徴とする請求項４記載の差動電
流源回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316927A JP3085803B2 (ja) | 1992-11-26 | 1992-11-26 | 差動電流源回路 |
| US08/156,627 US5406135A (en) | 1992-11-26 | 1993-11-24 | Differential current source circuit in DAC of current driving type |
| KR1019930025210A KR970005825B1 (ko) | 1992-11-26 | 1993-11-25 | 차동 전류원 회로 |
| GB9324276A GB2273012B (en) | 1992-11-26 | 1993-11-25 | Differential current source circuit used in DAC of current driving type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316927A JP3085803B2 (ja) | 1992-11-26 | 1992-11-26 | 差動電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164401A JPH06164401A (ja) | 1994-06-10 |
| JP3085803B2 true JP3085803B2 (ja) | 2000-09-11 |
Family
ID=18082477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04316927A Expired - Fee Related JP3085803B2 (ja) | 1992-11-26 | 1992-11-26 | 差動電流源回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5406135A (ja) |
| JP (1) | JP3085803B2 (ja) |
| KR (1) | KR970005825B1 (ja) |
| GB (1) | GB2273012B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3043241B2 (ja) * | 1994-10-24 | 2000-05-22 | 沖電気工業株式会社 | 可変遅延回路 |
| JPH08149011A (ja) * | 1994-11-18 | 1996-06-07 | Mitsubishi Electric Corp | 電流加算型ディジタル／アナログ変換器 |
| JP2776285B2 (ja) * | 1995-01-13 | 1998-07-16 | 日本電気株式会社 | 電流スイッチ回路 |
| SE507892C2 (sv) * | 1996-11-04 | 1998-07-27 | Ericsson Telefon Ab L M | Förfarande och anordning för att åstadkomma en konstruktion för digital-till-analogomvandling med hög prestanda |
| US5854568A (en) * | 1997-08-20 | 1998-12-29 | Ramtron International Corporation | Voltage boost circuit and operation thereof at low power supply voltages |
| JP4253735B2 (ja) * | 2000-05-12 | 2009-04-15 | Ｏｋｉセミコンダクタ株式会社 | ディジタル／アナログ変換器 |
| US7701256B2 (en) * | 2006-09-29 | 2010-04-20 | Analog Devices, Inc. | Signal conditioning circuit, a comparator including such a conditioning circuit and a successive approximation converter including such a circuit |
| WO2010041353A1 (ja) | 2008-10-06 | 2010-04-15 | パナソニック株式会社 | 差動スイッチ、d/aコンバータ、半導体集積回路、および通信機器 |
| JP5418073B2 (ja) * | 2009-08-28 | 2014-02-19 | ソニー株式会社 | Ｄａ変換器及び固体撮像装置 |
| JP6659447B2 (ja) * | 2016-05-02 | 2020-03-04 | 浜松ホトニクス株式会社 | 距離センサ |
| EP3503403B1 (en) * | 2017-12-22 | 2020-12-02 | STMicroelectronics Srl | Current steering circuit, corresponding device, system and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1523752A (en) * | 1974-08-28 | 1978-09-06 | Siemens Ag | Dynamic semiconductor data stores |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| JPS5914827B2 (ja) * | 1976-08-23 | 1984-04-06 | 株式会社日立製作所 | アドレス選択システム |
| JPS6012717B2 (ja) * | 1976-09-10 | 1985-04-03 | 日本電気株式会社 | 絶縁ゲ−ト型電界効果トランジスタを用いた半導体回路 |
| JPS59126315A (ja) * | 1982-12-24 | 1984-07-20 | Fujitsu Ltd | 比較回路 |
| US4831282A (en) * | 1985-03-21 | 1989-05-16 | Brooktree Corporation | CMOS input circuit |
| US5065045A (en) * | 1990-10-04 | 1991-11-12 | Atmel Corporation | Multistage offset-cancelled voltage comparator |
-
1992
- 1992-11-26 JP JP04316927A patent/JP3085803B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-24 US US08/156,627 patent/US5406135A/en not_active Expired - Lifetime
- 1993-11-25 GB GB9324276A patent/GB2273012B/en not_active Expired - Fee Related
- 1993-11-25 KR KR1019930025210A patent/KR970005825B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164401A (ja) | 1994-06-10 |
| GB2273012B (en) | 1996-10-16 |
| GB2273012A (en) | 1994-06-01 |
| KR940012851A (ko) | 1994-06-24 |
| GB9324276D0 (en) | 1994-01-12 |
| US5406135A (en) | 1995-04-11 |
| KR970005825B1 (ko) | 1997-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5266887A (en) | Bidirectional voltage to current converter | |
| JP4102003B2 (ja) | 電気回路 | |
| JP3085803B2 (ja) | 差動電流源回路 | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US5159216A (en) | Precision tristate output driver circuit having a voltage clamping feature | |
| US5801523A (en) | Circuit and method of providing a constant current | |
| JPH01288010A (ja) | ドライバ回路 | |
| US5656952A (en) | All-MOS differential high speed output driver for providing positive-ECL levels into a variable load impedance | |
| JPH088456B2 (ja) | ドライバ回路 | |
| US4471319A (en) | FET Buffer amplifier with improved noise rejection | |
| JP3407928B2 (ja) | スイッチング可能な電流源回路 | |
| JPS63240123A (ja) | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 | |
| JPH0252460B2 (ja) | ||
| JPH06140915A (ja) | インターフェース回路 | |
| US6362655B1 (en) | Linear active resistor and driver circuit incorporating the same | |
| US5136293A (en) | Differential current source type d/a converter | |
| EP0189489B1 (en) | Constant biasing circuit and operational amplifier using said circuit | |
| KR100357967B1 (ko) | 바이씨모스(BiCMOS)에미터결합로직-씨모스레벨변환기 | |
| JP2004129276A (ja) | トラックアンドホールド回路 | |
| US5864228A (en) | Current mirror current source with current shunting circuit | |
| US6222414B1 (en) | Bipolar-plus-DMOS mixed-typology power output stage | |
| JPH0831194A (ja) | サンプルホールド回路 | |
| JPH11186860A (ja) | 差動増幅回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| US6316999B1 (en) | Operational amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000620 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |