JPH0831194A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0831194A JPH0831194A JP6156318A JP15631894A JPH0831194A JP H0831194 A JPH0831194 A JP H0831194A JP 6156318 A JP6156318 A JP 6156318A JP 15631894 A JP15631894 A JP 15631894A JP H0831194 A JPH0831194 A JP H0831194A
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- Japan
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- transistor
- emitter
- sample
- diode element
- hold circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】線形性の良好な高速サンプルホールド回路を提
供する。 【構成】ベースが入力端子に接続されコレクタが高位側
電源端子に接続されたトランジスタＱ１と、Ｑ１のエミ
ッタにカソード側が接続されたダイオードＤ１，Ｄ２
と、Ｄ２のアノードに一端が接続され他端が高位側電源
端子に接続された定電流源Ｉ４と、差動回路２１と、カ
ソードがＤ２のアノードに接続されたダイオードＤ４
と、ベースがＤ２，Ｄ４の接続点に接続されコレクタが
高位側電源端子に接続されたトランジスタＱ２と、差動
回路２２と、一端がＱ２のエミッタに接続され他端が接
地された保持容量ＣＨと、入力端がＣＨに接続され出力
端が出力端子およびダイオードＤ４のアノードに接続さ
れたバッファとを有している。 【効果】入力電圧の保持条件が入力電圧範囲によらず、
動作範囲を広くできる。また、遮断の程度の違いにより
生ずる非線形性を排除できる。
供する。 【構成】ベースが入力端子に接続されコレクタが高位側
電源端子に接続されたトランジスタＱ１と、Ｑ１のエミ
ッタにカソード側が接続されたダイオードＤ１，Ｄ２
と、Ｄ２のアノードに一端が接続され他端が高位側電源
端子に接続された定電流源Ｉ４と、差動回路２１と、カ
ソードがＤ２のアノードに接続されたダイオードＤ４
と、ベースがＤ２，Ｄ４の接続点に接続されコレクタが
高位側電源端子に接続されたトランジスタＱ２と、差動
回路２２と、一端がＱ２のエミッタに接続され他端が接
地された保持容量ＣＨと、入力端がＣＨに接続され出力
端が出力端子およびダイオードＤ４のアノードに接続さ
れたバッファとを有している。 【効果】入力電圧の保持条件が入力電圧範囲によらず、
動作範囲を広くできる。また、遮断の程度の違いにより
生ずる非線形性を排除できる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号の瞬時値を
標本化保持するサンプルホールド回路に関し、特に、高
速のアナログ信号を取り扱い、集積回路に適用して有効
なサンプルホールド回路に関する。
標本化保持するサンプルホールド回路に関し、特に、高
速のアナログ信号を取り扱い、集積回路に適用して有効
なサンプルホールド回路に関する。
【０００２】
【従来の技術】従来、この種のサンプルホールド回路
は、例えば、特開昭６３−２００３９７号公報に開示さ
れており、図８に示すような回路構成を有している。
は、例えば、特開昭６３−２００３９７号公報に開示さ
れており、図８に示すような回路構成を有している。
【０００３】図８を参照すると、この従来のサンプルホ
ールド回路は、ベースが入力端子１１に接続されコレク
タが高位側電源端子１５に接続されたトランジスタＱ１
１と、トランジスタＱ１１のエミッタにカソード側が接
続されたダイオード（Ｄ１１〜Ｄ１３）と、ダイオード
Ｄ１３のアノードに一端が接続され他端が高位側電源端
子１５に接続された定電流源Ｉ１４と、コレクタがトラ
ンジスタＱ１１のエミッタと接続された一方のトランジ
スタＱ１４と、コレクタがダイオードＤ１３のアノード
に接続された他方のトランジスタＱ１５とで構成される
差動対と定電流源Ｉ１１とからなる差動回路３１と、カ
ソードがダイオードＤ１３のアノードに接続されアノー
ドがバイアス電源端子１７に接続されたダイオードＤ１
４と、ベースがダイオードＤ１３およびダイオードＤ１
４の接続点に接続されコレクタが高位側電源端子１５に
接続されたトランジスタＱ１２と、コレクタが高位側電
源端子１５に接続された一方のトランジスタＱ１６と、
コレクタがトランジスタＱ１２のエミッタに接続された
他方のトランジスタＱ１７とから構成される差動対と定
電流源Ｉ１２とからなる差動回路３２と、一端がトラン
ジスタＱ１２のエミッタに接続され他端が接地された保
持容量ＣＨと、ベースが保持容量ＣＨに接続されエミッ
タが出力端子１２に接続されたトランジスタＱ１３と定
電流源Ｉ１３とからなるエミッタフォロワ３３とを有し
ている。
ールド回路は、ベースが入力端子１１に接続されコレク
タが高位側電源端子１５に接続されたトランジスタＱ１
１と、トランジスタＱ１１のエミッタにカソード側が接
続されたダイオード（Ｄ１１〜Ｄ１３）と、ダイオード
Ｄ１３のアノードに一端が接続され他端が高位側電源端
子１５に接続された定電流源Ｉ１４と、コレクタがトラ
ンジスタＱ１１のエミッタと接続された一方のトランジ
スタＱ１４と、コレクタがダイオードＤ１３のアノード
に接続された他方のトランジスタＱ１５とで構成される
差動対と定電流源Ｉ１１とからなる差動回路３１と、カ
ソードがダイオードＤ１３のアノードに接続されアノー
ドがバイアス電源端子１７に接続されたダイオードＤ１
４と、ベースがダイオードＤ１３およびダイオードＤ１
４の接続点に接続されコレクタが高位側電源端子１５に
接続されたトランジスタＱ１２と、コレクタが高位側電
源端子１５に接続された一方のトランジスタＱ１６と、
コレクタがトランジスタＱ１２のエミッタに接続された
他方のトランジスタＱ１７とから構成される差動対と定
電流源Ｉ１２とからなる差動回路３２と、一端がトラン
ジスタＱ１２のエミッタに接続され他端が接地された保
持容量ＣＨと、ベースが保持容量ＣＨに接続されエミッ
タが出力端子１２に接続されたトランジスタＱ１３と定
電流源Ｉ１３とからなるエミッタフォロワ３３とを有し
ている。
【０００４】次に、この従来のサンプルホールド回路の
動作について説明する。
動作について説明する。
【０００５】制御入力端子１３の入力電圧Ｓｉｎがハイ
レベル状態“Ｈ”およびその反転入力端子１４の入力電
圧Ｈｉｎがローレベル状態“Ｌ”（以下、単に“Ｈ”お
よび“Ｌ”と称す）にあるサンプリングモードの場合に
は、差動トランジスタ対（Ｑ１４，Ｑ１５）および差動
トランジスタ対（Ｑ１６，Ｑ１７）のうち、トランジス
タＱ１４，およびトランジスタＱ１７のそれぞれが共に
導通し、トランジスタＱ１５およびトランジスタＱ１６
のそれぞれが遮断する。
レベル状態“Ｈ”およびその反転入力端子１４の入力電
圧Ｈｉｎがローレベル状態“Ｌ”（以下、単に“Ｈ”お
よび“Ｌ”と称す）にあるサンプリングモードの場合に
は、差動トランジスタ対（Ｑ１４，Ｑ１５）および差動
トランジスタ対（Ｑ１６，Ｑ１７）のうち、トランジス
タＱ１４，およびトランジスタＱ１７のそれぞれが共に
導通し、トランジスタＱ１５およびトランジスタＱ１６
のそれぞれが遮断する。
【０００６】この時、入力端子１１から入力されるアナ
ログ信号ＶｉｎはトランジスタＱ１１のベースに印加さ
れ、トランジスタＱ１１はエミッタフォロワ動作をす
る。トランジスタＱ１１のエミッタに接続されたダイオ
ード（Ｄ１１〜Ｄ１３）は、定電流源Ｉ１４より電流を
供給されレベルシフト回路として動作する。なお、定電
流源Ｉ１１の電流は定電流源Ｉ１４の電流とトランジス
タＱ１１の動作電流を加えたものである。トランジスタ
Ｑ１２はエミッタフォロワ動作をし、保持容量ＣＨを充
放電する。トランジスタＱ１３は保持容量ＣＨの電圧を
入力としてエミッタフォロワ動作をし、出力端子１２よ
り出力電圧Ｖ０が出力される。
ログ信号ＶｉｎはトランジスタＱ１１のベースに印加さ
れ、トランジスタＱ１１はエミッタフォロワ動作をす
る。トランジスタＱ１１のエミッタに接続されたダイオ
ード（Ｄ１１〜Ｄ１３）は、定電流源Ｉ１４より電流を
供給されレベルシフト回路として動作する。なお、定電
流源Ｉ１１の電流は定電流源Ｉ１４の電流とトランジス
タＱ１１の動作電流を加えたものである。トランジスタ
Ｑ１２はエミッタフォロワ動作をし、保持容量ＣＨを充
放電する。トランジスタＱ１３は保持容量ＣＨの電圧を
入力としてエミッタフォロワ動作をし、出力端子１２よ
り出力電圧Ｖ０が出力される。
【０００７】いま、トランジスタＱ１１のベースエミッ
タ間電圧ＶＢＥ１１，トランジスタＱ１２のベースエミ
ッタ間電圧ＶＢＥ１２およびトランジスタＱ１３のベー
スエミッタ間電圧ＶＢＥ１３ならびにダイオードＤ１１
の順方向電圧ＶＦ１１、ダイオードＤ１２の順方向電圧
ＶＦ１２およびダイオードＤ１３の順方向電圧ＶＦ１３
のそれぞれをすべて等しくしその電圧値をＶＤと仮定す
れば、出力電圧Ｖ０は Ｖ０＝Ｖｉｎ−（ＶＢＥ１１＋ＶＢＥ１２＋ＶＢＥ１
３）＋３ＶＤ となる。
タ間電圧ＶＢＥ１１，トランジスタＱ１２のベースエミ
ッタ間電圧ＶＢＥ１２およびトランジスタＱ１３のベー
スエミッタ間電圧ＶＢＥ１３ならびにダイオードＤ１１
の順方向電圧ＶＦ１１、ダイオードＤ１２の順方向電圧
ＶＦ１２およびダイオードＤ１３の順方向電圧ＶＦ１３
のそれぞれをすべて等しくしその電圧値をＶＤと仮定す
れば、出力電圧Ｖ０は Ｖ０＝Ｖｉｎ−（ＶＢＥ１１＋ＶＢＥ１２＋ＶＢＥ１
３）＋３ＶＤ となる。
【０００８】ここで、トランジスタ（Ｑ１１，Ｑ１２，
Ｑ１３）およびダイオード（Ｄ１１〜Ｄ１３）の各素子
の電流密度を等しく設定すると、 ＶＢＥ１１＋ＶＢＥ１２＋ＶＢＥ１３≒３ＶＤ とすることが可能である。この場合には、Ｖ０＝Ｖｉｎ
となり、出力電圧Ｖ０は入力電圧Ｖｉｎに追従する。
Ｑ１３）およびダイオード（Ｄ１１〜Ｄ１３）の各素子
の電流密度を等しく設定すると、 ＶＢＥ１１＋ＶＢＥ１２＋ＶＢＥ１３≒３ＶＤ とすることが可能である。この場合には、Ｖ０＝Ｖｉｎ
となり、出力電圧Ｖ０は入力電圧Ｖｉｎに追従する。
【０００９】次に、入力電圧Ｓｉｎが“Ｌ”および入力
電圧Ｈｉｎが“Ｈ”のホールドモードになると、トラン
ジスタＱ１４およびＱ１７のそれぞれが共に遮断し、ト
ランジスタＱ１５およびＱ１６のそれぞれが共に導通す
る。この時には、上述のようにエミッタフォロワ動作を
して保持容量ＣＨを充放電していたトランジスタＱ１２
が、ダイオードＤ１４の導通により遮断し、充放電動作
を停止し、保持容量ＣＨには電圧（Ｖｉｎ＋ＶＤ）の瞬
時値が保持される。
電圧Ｈｉｎが“Ｈ”のホールドモードになると、トラン
ジスタＱ１４およびＱ１７のそれぞれが共に遮断し、ト
ランジスタＱ１５およびＱ１６のそれぞれが共に導通す
る。この時には、上述のようにエミッタフォロワ動作を
して保持容量ＣＨを充放電していたトランジスタＱ１２
が、ダイオードＤ１４の導通により遮断し、充放電動作
を停止し、保持容量ＣＨには電圧（Ｖｉｎ＋ＶＤ）の瞬
時値が保持される。
【００１０】従って、端子１２には、入力電圧Ｖｉｎの
瞬時値の保持された電圧が出力される。なお、トランジ
スタＱ１２を遮断状態にするための条件は、保持容量Ｃ
Ｈの電位にトランジスタＱ１２のベースエミッタ間電圧
ＶＢＥ１２を加えた電圧、すなわちトランジスタＱ１２
のベース電位（Ｖｉｎ＋２ＶＤ）が、バイアス電源端子
１７の電位からダイオードＤ１４の順方向電圧ＶＦ１４
を減じた電位より大きければ良い。バイアス電源端子１
７の電位をＶＢとし、ダイオードＤ１４の順方向電圧
を、トランジスタＱ１１，Ｑ１２およびＱ１３ならびに
ダイオード（Ｄ１１〜Ｄ１３）に電流密度を等しくして
ＶＤと設定すると、上記の条件は、 ＶＢ＝ＶＤ＜Ｖｉｎ＋２ＶＤ となる。
瞬時値の保持された電圧が出力される。なお、トランジ
スタＱ１２を遮断状態にするための条件は、保持容量Ｃ
Ｈの電位にトランジスタＱ１２のベースエミッタ間電圧
ＶＢＥ１２を加えた電圧、すなわちトランジスタＱ１２
のベース電位（Ｖｉｎ＋２ＶＤ）が、バイアス電源端子
１７の電位からダイオードＤ１４の順方向電圧ＶＦ１４
を減じた電位より大きければ良い。バイアス電源端子１
７の電位をＶＢとし、ダイオードＤ１４の順方向電圧
を、トランジスタＱ１１，Ｑ１２およびＱ１３ならびに
ダイオード（Ｄ１１〜Ｄ１３）に電流密度を等しくして
ＶＤと設定すると、上記の条件は、 ＶＢ＝ＶＤ＜Ｖｉｎ＋２ＶＤ となる。
【００１１】一例として、アナログ入力電圧Ｖｉｎが
（−２Ｖ〜０Ｖ）の範囲の値をとるものと仮定すると、
ＶＤは一般に０．７Ｖ〜０．８Ｖであるから、バイアス
電圧ＶＢとしては０Ｖ（接地電位）程度の値で十分とな
る。また、端子１７を高位側電源端子１５と共通接続
し、ダイオードＤ１４を複数のダイオードにより構成し
ても上記の条件を満たすことができる。
（−２Ｖ〜０Ｖ）の範囲の値をとるものと仮定すると、
ＶＤは一般に０．７Ｖ〜０．８Ｖであるから、バイアス
電圧ＶＢとしては０Ｖ（接地電位）程度の値で十分とな
る。また、端子１７を高位側電源端子１５と共通接続
し、ダイオードＤ１４を複数のダイオードにより構成し
ても上記の条件を満たすことができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のサンプルホールド回路は、入力電圧を保持する
ための条件が入力電圧に依存し、結果として、回路の非
線形性が増大するという問題点があった。
た従来のサンプルホールド回路は、入力電圧を保持する
ための条件が入力電圧に依存し、結果として、回路の非
線形性が増大するという問題点があった。
【００１３】すなわち、エミッタフォロワトランジスタ
Ｑ１２の遮断条件 ＶＢ−ＶＤ＜Ｖｉｎ＋２ＶＤは ＶＢ−３ＶＤ＜Ｖｉｎ となり、保持できる入力電圧の範囲が限定され、かつ、
トランジスタＱ１２の遮断の程度が入力電圧に依存する
という問題点があった。
Ｑ１２の遮断条件 ＶＢ−ＶＤ＜Ｖｉｎ＋２ＶＤは ＶＢ−３ＶＤ＜Ｖｉｎ となり、保持できる入力電圧の範囲が限定され、かつ、
トランジスタＱ１２の遮断の程度が入力電圧に依存する
という問題点があった。
【００１４】
【課題を解決するための手段】本発明のサンプルホール
ド回路は、ベースが第１の入力端子に接続されコレクタ
が電源端子に接続された第１のトランジスタと、このト
ランジスタのエミッタにカソード側が接続された単一も
しくは複数のダイオードまたはダイオード接続されたト
ランジスタからなる第１のダイオード素子と、このダイ
オード素子のアノード側に一端が接続され他端が前記電
源端子に接続された定電流源と、コレクタが前記第１の
トランジスタのエミッタに接続される一方のトランジス
タと、コレクタが前記第１のダイオード素子のアノード
側に接続された他方のトランジスタとからなる第１の差
動回路と、カソード側が前記第１のダイオード素子のア
ノード側に接続された単一もしくは複数のダイオードま
たはダイオード接続されたトランジスタからなる第２の
ダイオード素子と、ベースが前記第１のダイオード素子
および第２のダイオード素子の接続点に接続されコレク
タが前記電源端子に接続された第２のトランジスタと、
コレクタが前記電源端子に接続される一方のトランジス
タと、コレクタが前記第２のトランジスタのエミッタに
接続された他方のトランジスタとからなる第２の差動回
路と、一端が前記第２のトランジスタのエミッタに接続
された保持容量と、入力端が前記保持容量に接続され出
力端が前記第２のダイオード素子のアノード側および出
力端子に接続されたバッファを備える構成である。
ド回路は、ベースが第１の入力端子に接続されコレクタ
が電源端子に接続された第１のトランジスタと、このト
ランジスタのエミッタにカソード側が接続された単一も
しくは複数のダイオードまたはダイオード接続されたト
ランジスタからなる第１のダイオード素子と、このダイ
オード素子のアノード側に一端が接続され他端が前記電
源端子に接続された定電流源と、コレクタが前記第１の
トランジスタのエミッタに接続される一方のトランジス
タと、コレクタが前記第１のダイオード素子のアノード
側に接続された他方のトランジスタとからなる第１の差
動回路と、カソード側が前記第１のダイオード素子のア
ノード側に接続された単一もしくは複数のダイオードま
たはダイオード接続されたトランジスタからなる第２の
ダイオード素子と、ベースが前記第１のダイオード素子
および第２のダイオード素子の接続点に接続されコレク
タが前記電源端子に接続された第２のトランジスタと、
コレクタが前記電源端子に接続される一方のトランジス
タと、コレクタが前記第２のトランジスタのエミッタに
接続された他方のトランジスタとからなる第２の差動回
路と、一端が前記第２のトランジスタのエミッタに接続
された保持容量と、入力端が前記保持容量に接続され出
力端が前記第２のダイオード素子のアノード側および出
力端子に接続されたバッファを備える構成である。
【００１５】また、本発明のサンプルホールド回路の前
記バッファは演算増幅器に全帰還を施した閉ループバッ
ファで構成される。
記バッファは演算増幅器に全帰還を施した閉ループバッ
ファで構成される。
【００１６】さらにまた、本発明のサンプルホールド回
路の前記バッファはエミッタフォロワにより構成され
る。
路の前記バッファはエミッタフォロワにより構成され
る。
【００１７】またさらに、本発明のサンプルホールド回
路の前記バッファはソースフォロワにより構成される。
路の前記バッファはソースフォロワにより構成される。
【００１８】また、本発明の他のサンプルホールド回路
は、ベースが第１の入力端子に接続されコレクタが電源
端子に接続された第１のトランジスタと、このトランジ
スタのエミッタにカソード側が接続された単一もしくは
複数のダイオードまたはダイオード接続されたトランジ
スタからなる第１のダイオード素子と、このダイオード
素子のアノード側に一端が接続され他端が前記電源端子
に接続された定電流源と、コレクタが前記第１のトラン
ジスタのエミッタに接続される一方のトランジスタと、
コレクタが前記第１のダイオード素子のアノード側に接
続された他方のトランジスタとからなる第１の差動回路
と、カソード側が前記第１のダイオード素子のアノード
側に接続された単一もしくは複数のダイオードまたはダ
イオード接続されたトランジスタからなる第２のダイオ
ード素子と、ベースが前記第１のダイオード素子および
第２のダイオード素子の接続点に接続されコレクタが前
記電源端子に接続された第２のトランジスタと、コレク
タが前記電源端子に接続される一方のトランジスタと、
コレクタが前記第２のトランジスタのエミッタに接続さ
れた他方のトランジスタとからなる第２の差動回路と、
一端が前記第３のトランジスタのエミッタに接続された
保持容量と、入力端が前記保持容量に接続され一方の出
力端が前記第３のダイオード素子のアノード側に接続さ
れ他方の出力端が前記出力端子に接続される２つの出力
端を有するバッファとを備える構成である。
は、ベースが第１の入力端子に接続されコレクタが電源
端子に接続された第１のトランジスタと、このトランジ
スタのエミッタにカソード側が接続された単一もしくは
複数のダイオードまたはダイオード接続されたトランジ
スタからなる第１のダイオード素子と、このダイオード
素子のアノード側に一端が接続され他端が前記電源端子
に接続された定電流源と、コレクタが前記第１のトラン
ジスタのエミッタに接続される一方のトランジスタと、
コレクタが前記第１のダイオード素子のアノード側に接
続された他方のトランジスタとからなる第１の差動回路
と、カソード側が前記第１のダイオード素子のアノード
側に接続された単一もしくは複数のダイオードまたはダ
イオード接続されたトランジスタからなる第２のダイオ
ード素子と、ベースが前記第１のダイオード素子および
第２のダイオード素子の接続点に接続されコレクタが前
記電源端子に接続された第２のトランジスタと、コレク
タが前記電源端子に接続される一方のトランジスタと、
コレクタが前記第２のトランジスタのエミッタに接続さ
れた他方のトランジスタとからなる第２の差動回路と、
一端が前記第３のトランジスタのエミッタに接続された
保持容量と、入力端が前記保持容量に接続され一方の出
力端が前記第３のダイオード素子のアノード側に接続さ
れ他方の出力端が前記出力端子に接続される２つの出力
端を有するバッファとを備える構成である。
【００１９】さらに、本発明の他のサンプルホールド回
路の前記バッファはエミッタフォロワとソースフォロワ
とにより構成され、ソースフォロワの出力端が前記第２
のダイオード素子のアノード側に接続されエミッタフォ
ロワの出力端が前記出力端子に接続される構成である。
路の前記バッファはエミッタフォロワとソースフォロワ
とにより構成され、ソースフォロワの出力端が前記第２
のダイオード素子のアノード側に接続されエミッタフォ
ロワの出力端が前記出力端子に接続される構成である。
【００２０】またさらに、本発明の他のサンプルホール
ド回路の前記バッファは２つのエミッタフォロワから構
成され、一方のエミッタフォロワの出力端が前記第２の
ダイオード素子のアノード側に接続され残るエミッタフ
ォロワの出力端が前記出力端子に接続される構成であ
る。
ド回路の前記バッファは２つのエミッタフォロワから構
成され、一方のエミッタフォロワの出力端が前記第２の
ダイオード素子のアノード側に接続され残るエミッタフ
ォロワの出力端が前記出力端子に接続される構成であ
る。
【００２１】またさらに本発明の他のサンプルホールド
回路の前記バッファは２つのソースフォロワから構成さ
れ、一方のソースフォロワの出力端が前記第２のダイオ
ード素子のアノード側に接続され残るソースフォロワの
出力端が前記出力端子に接続される構成である。
回路の前記バッファは２つのソースフォロワから構成さ
れ、一方のソースフォロワの出力端が前記第２のダイオ
ード素子のアノード側に接続され残るソースフォロワの
出力端が前記出力端子に接続される構成である。
【００２２】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００２３】図１は本発明の第１の実施例のサンプルホ
ールド回路である。
ールド回路である。
【００２４】図１を参照すると、本発明の第１の実施例
のサンプルホールド回路は、ベースが入力端子１に接続
されコレクタが高位側電源端子５に接続されたトランジ
スタＱ１と、トランジスタＱ１のエミッタにカソード側
が接続されたダイオードＤ１およびＤ２と、ダイオード
Ｄ２のアノードに一端が接続され他端が高位側電源端子
５に接続された定電流源１４と、コレクタがトランジス
タＱ１のエミッタと接続された一方のトランジスタＱ４
とコレクタがＤ２のアノードに接続された他方のトラン
ジスタＱ５とから構成される差動対と定電流源Ｉ１とか
らなる差動回路２１と、カソードがダイオードＤ２のア
ノードに接続されたダイオードＤ４と、ベースがダイオ
ードＤ２およびＤ４の接続点に接続されコレクタが高位
側電源端子５に接続されたトランジスタＱ２と、コレク
タが高位側電源端子５に接続された一方のトランジスタ
Ｑ６と、コレクタがトランジスタＱ２のエミッタに接続
された他方のトランジスタＱ７とから構成される差動対
と定電流源Ｉ２とからなる差動回路２２と、一端がトラ
ンジスタＱ２のエミッタに接続され他端が接地された保
持容量ＣＨと、入力端子が保持容量ＣＨに接続され出力
端子が出力端子２およびダイオードＤ４のアノードに接
続されたバッファ７とを有している。
のサンプルホールド回路は、ベースが入力端子１に接続
されコレクタが高位側電源端子５に接続されたトランジ
スタＱ１と、トランジスタＱ１のエミッタにカソード側
が接続されたダイオードＤ１およびＤ２と、ダイオード
Ｄ２のアノードに一端が接続され他端が高位側電源端子
５に接続された定電流源１４と、コレクタがトランジス
タＱ１のエミッタと接続された一方のトランジスタＱ４
とコレクタがＤ２のアノードに接続された他方のトラン
ジスタＱ５とから構成される差動対と定電流源Ｉ１とか
らなる差動回路２１と、カソードがダイオードＤ２のア
ノードに接続されたダイオードＤ４と、ベースがダイオ
ードＤ２およびＤ４の接続点に接続されコレクタが高位
側電源端子５に接続されたトランジスタＱ２と、コレク
タが高位側電源端子５に接続された一方のトランジスタ
Ｑ６と、コレクタがトランジスタＱ２のエミッタに接続
された他方のトランジスタＱ７とから構成される差動対
と定電流源Ｉ２とからなる差動回路２２と、一端がトラ
ンジスタＱ２のエミッタに接続され他端が接地された保
持容量ＣＨと、入力端子が保持容量ＣＨに接続され出力
端子が出力端子２およびダイオードＤ４のアノードに接
続されたバッファ７とを有している。
【００２５】次に、本発明の第１の実施例のサンプルホ
ールド回路の動作について説明する。
ールド回路の動作について説明する。
【００２６】制御入力端子３の入力電圧Ｓｉｎが“Ｈ”
およびその反転入力端子４の入力電圧Ｈｉｎが“Ｌ”で
あるサンプリングモードの場合には、差動トランジスタ
対Ｑ４およびＱ５ならびに差動トランジスタ対Ｑ６およ
びＱ７のうち、トランジスタＱ４およびＱ７が共に導通
し、トランジスタＱ５およびＱ６が共に遮断する。
およびその反転入力端子４の入力電圧Ｈｉｎが“Ｌ”で
あるサンプリングモードの場合には、差動トランジスタ
対Ｑ４およびＱ５ならびに差動トランジスタ対Ｑ６およ
びＱ７のうち、トランジスタＱ４およびＱ７が共に導通
し、トランジスタＱ５およびＱ６が共に遮断する。
【００２７】この時、入力端子１から入力されるアナロ
グ信号ＶｉｎはトランジスタＱ１のベースに印加され、
トランジスタＱ１はエミッタフォロワ動作をする。トラ
ンジスタＱ１のエミッタに接続されたダイオードＤ１お
よびＤ２は、定電流源Ｉ４より電流を供給されレベルシ
フト回路として動作する。なお、定電流源Ｉ１の電流は
定電流源Ｉ４の電流とトランジスタＱ１の動作電流を加
えたものである。トランジスタＱ２はエミッタフォロワ
動作をし、保持容量ＣＨを充放電する。バッファ７は保
持容量ＣＨの電圧ＶＣＨを入力として利得１倍に増幅し
て、出力端子２より出力電圧Ｖ０を出力する。バッファ
７の直流レベルシフト電圧ＶＬＳを用いて出力電圧Ｖ０
を表わすと、Ｖ０＝ＶＣＨ−ＶＬＳとなる。
グ信号ＶｉｎはトランジスタＱ１のベースに印加され、
トランジスタＱ１はエミッタフォロワ動作をする。トラ
ンジスタＱ１のエミッタに接続されたダイオードＤ１お
よびＤ２は、定電流源Ｉ４より電流を供給されレベルシ
フト回路として動作する。なお、定電流源Ｉ１の電流は
定電流源Ｉ４の電流とトランジスタＱ１の動作電流を加
えたものである。トランジスタＱ２はエミッタフォロワ
動作をし、保持容量ＣＨを充放電する。バッファ７は保
持容量ＣＨの電圧ＶＣＨを入力として利得１倍に増幅し
て、出力端子２より出力電圧Ｖ０を出力する。バッファ
７の直流レベルシフト電圧ＶＬＳを用いて出力電圧Ｖ０
を表わすと、Ｖ０＝ＶＣＨ−ＶＬＳとなる。
【００２８】いま、トランジスタＱ１のベースエミッタ
間電圧ＶＢＥ１およびトランジスタのＱ２のベース間電
圧ＶＢＥならびにダイオードＤ１の順方向電圧ＶＦ１お
よびダイオードＤ２の順方向電圧ＶＦ２のそれぞれを等
しくしその電圧値をＶＤと仮定すれば、保持容量ＣＨの
電位ＶＣＨは、 ＶＣＨ＝Ｖｉｎ−（ＶＢＥ１＋ＶＢＥ２）＋２ＶＤ となる。
間電圧ＶＢＥ１およびトランジスタのＱ２のベース間電
圧ＶＢＥならびにダイオードＤ１の順方向電圧ＶＦ１お
よびダイオードＤ２の順方向電圧ＶＦ２のそれぞれを等
しくしその電圧値をＶＤと仮定すれば、保持容量ＣＨの
電位ＶＣＨは、 ＶＣＨ＝Ｖｉｎ−（ＶＢＥ１＋ＶＢＥ２）＋２ＶＤ となる。
【００２９】ここで、トランジスタ（Ｑ１，Ｑ２）およ
びダイオード（Ｄ１，Ｄ２）の各素子の電流密度を等し
く設定すると、 ＶＢＥ１＋ＶＢＥ２≒２ＶＤ とすることが可能である。この場合には、ＶＣＨ＝Ｖｉ
ｎとなり、保持容量ＣＨの電位ＶＣＨは入力電圧Ｖｉｎ
に追従する。
びダイオード（Ｄ１，Ｄ２）の各素子の電流密度を等し
く設定すると、 ＶＢＥ１＋ＶＢＥ２≒２ＶＤ とすることが可能である。この場合には、ＶＣＨ＝Ｖｉ
ｎとなり、保持容量ＣＨの電位ＶＣＨは入力電圧Ｖｉｎ
に追従する。
【００３０】入力電圧ＳｉｎおよびＨｉｎのそれぞれが
“Ｌ”，“Ｈ”になるホールドモードの場合は、このサ
ンプルホールド回路のトランジスタＱ４およびＱ７が共
に遮断し、トランジスタＱ５およびＱ６が共に導通す
る。
“Ｌ”，“Ｈ”になるホールドモードの場合は、このサ
ンプルホールド回路のトランジスタＱ４およびＱ７が共
に遮断し、トランジスタＱ５およびＱ６が共に導通す
る。
【００３１】この時には、上述のようにエミッタフォロ
ワ動作をして保持容量ＣＨを充放電していたトランジス
タＱ２が、ダイオードＤ４の導通により遮断し、充放電
動作を停止し、保持容量ＣＨにはアナログ入力電圧Ｖｉ
ｎの瞬時値が保持される。端子２には、バッファ７によ
りアナログ入力電圧Ｖｉｎの瞬時値が電圧値ＶＬＳだけ
レベルシフトされて、 Ｖ０＝Ｖｉｎ−ＶＬＳ の電圧が出力される。
ワ動作をして保持容量ＣＨを充放電していたトランジス
タＱ２が、ダイオードＤ４の導通により遮断し、充放電
動作を停止し、保持容量ＣＨにはアナログ入力電圧Ｖｉ
ｎの瞬時値が保持される。端子２には、バッファ７によ
りアナログ入力電圧Ｖｉｎの瞬時値が電圧値ＶＬＳだけ
レベルシフトされて、 Ｖ０＝Ｖｉｎ−ＶＬＳ の電圧が出力される。
【００３２】ここで、ダイオードＤ４の順方向電圧ＶＦ
４を、トランジスタＱ１およびＱ２ならびにダイオード
Ｄ１およびＤ２のそれぞれの電流密度を等しくしてＶＤ
と設定すると、トランジスタＱ２のベース電位は、 Ｖ０−ＶＤ＝Ｖｉｎ−ＶＬＳ−ＶＤ となる。
４を、トランジスタＱ１およびＱ２ならびにダイオード
Ｄ１およびＤ２のそれぞれの電流密度を等しくしてＶＤ
と設定すると、トランジスタＱ２のベース電位は、 Ｖ０−ＶＤ＝Ｖｉｎ−ＶＬＳ−ＶＤ となる。
【００３３】トランジスタＱ２のエミッタ電位は保持容
量ＣＨの電位であるから、アナログ入力電圧Ｖｉｎに等
しい。すなわち、トランジスタＱ２のベースエミッタ間
電圧ＶＢＥ２は、 ＶＢＥ２＝（ＶＬＳ＋ＶＤ） となり、トランジスタＱ２のベースエミッタ間には一定
の（ＶＬＳ＋ＶＤ）の逆バイアスが印加される。
量ＣＨの電位であるから、アナログ入力電圧Ｖｉｎに等
しい。すなわち、トランジスタＱ２のベースエミッタ間
電圧ＶＢＥ２は、 ＶＢＥ２＝（ＶＬＳ＋ＶＤ） となり、トランジスタＱ２のベースエミッタ間には一定
の（ＶＬＳ＋ＶＤ）の逆バイアスが印加される。
【００３４】よって、本発明の第１の実施例のサンプル
ホールド回路は、アナログ入力電圧Ｖｉｎの範囲に限定
されずにトランジスタＱ２は遮断状態となり、その遮断
電圧の程度も逆バイアス値（ＶＬＳ＋ＶＤ）により常に
一定となり、トランジスタＱ２の遮断の程度によって生
成される回路の非線形性を実質的になくすことができ
る。
ホールド回路は、アナログ入力電圧Ｖｉｎの範囲に限定
されずにトランジスタＱ２は遮断状態となり、その遮断
電圧の程度も逆バイアス値（ＶＬＳ＋ＶＤ）により常に
一定となり、トランジスタＱ２の遮断の程度によって生
成される回路の非線形性を実質的になくすことができ
る。
【００３５】次に、本発明の第２の実施例のサンプルホ
ールド回路について説明する。
ールド回路について説明する。
【００３６】本発明の第２の実施例のサンプルホールド
回路の構成を示す図２を参照すると、この実施例のサン
プルホールド回路は、第１の実施例のサンプルホールド
回路のバッファ７を演算増幅器に全帰還を施した閉ルー
プバッファ７１に置き換える以外は第１の実施例のサン
プルホールド回路の構成と同一で、その同一構成要素に
は同一参照符号を付し、本発明の第２の実施例のサンプ
ルホールド回路の構成の詳細な説明および動作の詳細な
説明は省略する。
回路の構成を示す図２を参照すると、この実施例のサン
プルホールド回路は、第１の実施例のサンプルホールド
回路のバッファ７を演算増幅器に全帰還を施した閉ルー
プバッファ７１に置き換える以外は第１の実施例のサン
プルホールド回路の構成と同一で、その同一構成要素に
は同一参照符号を付し、本発明の第２の実施例のサンプ
ルホールド回路の構成の詳細な説明および動作の詳細な
説明は省略する。
【００３７】この実施例のサンプルホールド回路は、ア
ナログ入力電圧Ｖｉｎの瞬時値が電圧値ＶＬＳ分レベル
シフトされず、トランジスタＱ２のベースエミッタ間電
圧ＶＢＥ２は、（−ＶＤ）となり、トランジスタＱ２の
ベースエミッタ間には一定（ＶＤ）の逆バイアス電圧が
印加される。この実施例も、第１の実施例のサンプルホ
ールド回路と同様に回路の非線形性を防止することがで
きる。
ナログ入力電圧Ｖｉｎの瞬時値が電圧値ＶＬＳ分レベル
シフトされず、トランジスタＱ２のベースエミッタ間電
圧ＶＢＥ２は、（−ＶＤ）となり、トランジスタＱ２の
ベースエミッタ間には一定（ＶＤ）の逆バイアス電圧が
印加される。この実施例も、第１の実施例のサンプルホ
ールド回路と同様に回路の非線形性を防止することがで
きる。
【００３８】次に、本発明の第３の実施例のサンプルホ
ールド回路の構成を示す図３を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７をバイポーラトランジスタＱ３
と定電流源Ｉ３とからなるエミッタフォロワ２３で構成
する以外は第１の実施例のサンプルホールド回路の構成
と同一で、その同一構成要素には同一参照符号を付して
図示するに留め、その構成およびその動作の詳細な説明
は省略する。
ールド回路の構成を示す図３を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７をバイポーラトランジスタＱ３
と定電流源Ｉ３とからなるエミッタフォロワ２３で構成
する以外は第１の実施例のサンプルホールド回路の構成
と同一で、その同一構成要素には同一参照符号を付して
図示するに留め、その構成およびその動作の詳細な説明
は省略する。
【００３９】この本発明の第３の実施例のサンプルホー
ルド回路は、そのレベルシフトの電圧値ＶＬＳがトラン
ジスタＱ３のベースエミッタ間電圧ＶＢＥ３となり、第
１の実施例のサンプルホールド回路と同様に電流密度を
等しくすることにより ＶＢＥ３＝ＶＤ とでき、その結果、トランジスタＱ２のベースエミッタ
間電圧ＶＢＥ２は、（−２ＶＤ）となり、トランジスタ
Ｑ２のベースエミッタ間には一定（２ＶＤ）の逆バイア
ス電圧が印加される。
ルド回路は、そのレベルシフトの電圧値ＶＬＳがトラン
ジスタＱ３のベースエミッタ間電圧ＶＢＥ３となり、第
１の実施例のサンプルホールド回路と同様に電流密度を
等しくすることにより ＶＢＥ３＝ＶＤ とでき、その結果、トランジスタＱ２のベースエミッタ
間電圧ＶＢＥ２は、（−２ＶＤ）となり、トランジスタ
Ｑ２のベースエミッタ間には一定（２ＶＤ）の逆バイア
ス電圧が印加される。
【００４０】この実施例も第１および第２の実施例のサ
ンプルホールド回路と同様に回路の非線形性を防止する
ことができる。
ンプルホールド回路と同様に回路の非線形性を防止する
ことができる。
【００４１】次に、本発明の第４の実施例のサンプルホ
ールド回路の構成を示す図４を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７を電界効果トランジスタ（以
下、ＦＥＴと称す）Ｑ３３と定電流源Ｉ３とからなるソ
ースフォロワ２４で構成する以外は第１の実施例のサン
プルホールド回路の構成と同一で、その同一構成要素に
は同一参照符号を付して図示するに留め、その構成およ
びその動作の詳細な説明は省略する。
ールド回路の構成を示す図４を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７を電界効果トランジスタ（以
下、ＦＥＴと称す）Ｑ３３と定電流源Ｉ３とからなるソ
ースフォロワ２４で構成する以外は第１の実施例のサン
プルホールド回路の構成と同一で、その同一構成要素に
は同一参照符号を付して図示するに留め、その構成およ
びその動作の詳細な説明は省略する。
【００４２】この実施例のレベルシフト電圧ＶＬＳはＦ
ＥＴＱ３３のゲートソース間電圧ＶＧＳ３となり、トラ
ンジスタＱ２のベースエミッタ間には一定（ＶＧＳ３＋
ＶＤ）の逆バイアス電圧が印加される。
ＥＴＱ３３のゲートソース間電圧ＶＧＳ３となり、トラ
ンジスタＱ２のベースエミッタ間には一定（ＶＧＳ３＋
ＶＤ）の逆バイアス電圧が印加される。
【００４３】次に、本発明の第５の実施例のサンプルホ
ールド回路の構成を示す図５を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７を、バイポーラトランジスタＱ
３１と定電流源Ｉ３とからなり出力を出力端子２に接続
するエミッタフォロワ２５と、ＦＥＴＱ８と定電流源Ｉ
５とからなり出力をダイオードＤ４のアノードに接続す
るソースフォロワ２６とで構成する以外は第１の実施例
のサンプルホールド回路の構成と同一で、その同一構成
要素には同一参照符号を付して図示するに留め、その構
成およびその動作の詳細な説明は省略する。
ールド回路の構成を示す図５を参照すると、この実施例
のサンプルホールド回路は、第１の実施例のサンプルホ
ールド回路のバッファ７を、バイポーラトランジスタＱ
３１と定電流源Ｉ３とからなり出力を出力端子２に接続
するエミッタフォロワ２５と、ＦＥＴＱ８と定電流源Ｉ
５とからなり出力をダイオードＤ４のアノードに接続す
るソースフォロワ２６とで構成する以外は第１の実施例
のサンプルホールド回路の構成と同一で、その同一構成
要素には同一参照符号を付して図示するに留め、その構
成およびその動作の詳細な説明は省略する。
【００４４】この実施例のサンプルホールド回路のトラ
ンジスタＱ２のベースエミッタ間には、図４に示す第４
の実施例のサンプルホールド回路と同様に、一定の電圧
値（ＶＧＳ８＋ＶＤ）の逆バイアス電圧が印加される。
ンジスタＱ２のベースエミッタ間には、図４に示す第４
の実施例のサンプルホールド回路と同様に、一定の電圧
値（ＶＧＳ８＋ＶＤ）の逆バイアス電圧が印加される。
【００４５】この実施例のサンプルホールド回路の出力
端子２にはエミッタフォロワ２５の出力が接続され、ダ
イオードＤ４のアノードにはソースフォロワ２６の出力
が接続されるので、第３および第４の実施例のサンプル
ホールド回路のそれぞれに比較して、トランジスタＱ５
およびダイオードＤ４が導通した際の雑音の影響を出力
電圧Ｖ０に与えないようにすることができる。
端子２にはエミッタフォロワ２５の出力が接続され、ダ
イオードＤ４のアノードにはソースフォロワ２６の出力
が接続されるので、第３および第４の実施例のサンプル
ホールド回路のそれぞれに比較して、トランジスタＱ５
およびダイオードＤ４が導通した際の雑音の影響を出力
電圧Ｖ０に与えないようにすることができる。
【００４６】次に、本発明の第６の実施例のサンプルホ
ールド回路の構成を示す図６を参照すると、この実施例
のサンプルホールド回路は、第５の実施例のサンプルホ
ールド回路のソースフォロワ２６をバイポーラトランジ
スタＱ８８と定電流源Ｉ５５とからなるエミッタフォロ
ワ２７に置き換える以外は、第５の実施例のサンプルホ
ールド回路と同一構成である。
ールド回路の構成を示す図６を参照すると、この実施例
のサンプルホールド回路は、第５の実施例のサンプルホ
ールド回路のソースフォロワ２６をバイポーラトランジ
スタＱ８８と定電流源Ｉ５５とからなるエミッタフォロ
ワ２７に置き換える以外は、第５の実施例のサンプルホ
ールド回路と同一構成である。
【００４７】この実施例のサンプルホールド回路のトラ
ンジスタＱ２のベースエミッタ間には、図３に示す第３
の実施例のサンプルホールド回路と同様に、一定の電圧
値（２ＶＤ）の逆バイアス電圧が印加される。したがっ
て、トランジスタＱ５およびダイオードＤ４が導通した
際の雑音の影響を減らすことができるのは第５の実施例
のサンプルホールド回路と同様である。
ンジスタＱ２のベースエミッタ間には、図３に示す第３
の実施例のサンプルホールド回路と同様に、一定の電圧
値（２ＶＤ）の逆バイアス電圧が印加される。したがっ
て、トランジスタＱ５およびダイオードＤ４が導通した
際の雑音の影響を減らすことができるのは第５の実施例
のサンプルホールド回路と同様である。
【００４８】最後に、本発明の第７の実施例のサンプル
ホールド回路の構成を示す図７を参照すると、この実施
例のサンプルホールドは、第５の実施例のサンプルホー
ルド回路のエミッタフォロワ２５をＦＥＴＱ３４と定電
流源Ｉ３４とからなるソースフォロワ２８に置き換える
以外は第５の実施例のサンプルホールド回路の構成と同
一である。
ホールド回路の構成を示す図７を参照すると、この実施
例のサンプルホールドは、第５の実施例のサンプルホー
ルド回路のエミッタフォロワ２５をＦＥＴＱ３４と定電
流源Ｉ３４とからなるソースフォロワ２８に置き換える
以外は第５の実施例のサンプルホールド回路の構成と同
一である。
【００４９】この実施例のサンプルホールド回路のトラ
ンジスタＱ２のベースエミッタ間には、図５に示す第５
の実施例のサンプルホールド回路と同様に、一定の電圧
値（ＶＧＳ８＋ＶＤ）の逆バイアス電圧が印加される。
したがって、トランジスタＱ５およびダイオードＤ４が
導通した際の雑音の影響を減らすことができるのは第５
の実施例のサンプルホールド回路と同様である。
ンジスタＱ２のベースエミッタ間には、図５に示す第５
の実施例のサンプルホールド回路と同様に、一定の電圧
値（ＶＧＳ８＋ＶＤ）の逆バイアス電圧が印加される。
したがって、トランジスタＱ５およびダイオードＤ４が
導通した際の雑音の影響を減らすことができるのは第５
の実施例のサンプルホールド回路と同様である。
【００５０】なお、以上の第３〜第７の実施例のサンプ
ルホールド回路の説明では、バッファ構成要素のエミッ
タフォロワおよびソースフォロワをｎチャネル入力型と
して述べてきたが、ｐチャネル入力型またはｎｔｆｎｑ
ｒｌ入力型とＰチャネル入力型の組み合わせのトランジ
スタで構成しても同様な効果を得ることができるのは言
うまでもない。
ルホールド回路の説明では、バッファ構成要素のエミッ
タフォロワおよびソースフォロワをｎチャネル入力型と
して述べてきたが、ｐチャネル入力型またはｎｔｆｎｑ
ｒｌ入力型とＰチャネル入力型の組み合わせのトランジ
スタで構成しても同様な効果を得ることができるのは言
うまでもない。
【００５１】
【発明の効果】以上説明したように、本発明のサンプル
ホールド回路は、入力電圧を保持するための条件が入力
電圧範囲を限定しないので、特に、電源電圧が小さくな
った場合を考慮すると、動作範囲を広くとることができ
るという効果を有する。
ホールド回路は、入力電圧を保持するための条件が入力
電圧範囲を限定しないので、特に、電源電圧が小さくな
った場合を考慮すると、動作範囲を広くとることができ
るという効果を有する。
【００５２】また、入力電圧を保持する際に、遮断用ト
ランジスタが常に一定の動作条件に固定されるため、遮
断の程度が一定となり、非線形性を生成する要因を排除
することができるという効果も有する。
ランジスタが常に一定の動作条件に固定されるため、遮
断の程度が一定となり、非線形性を生成する要因を排除
することができるという効果も有する。
【図１】本発明の第１の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】本発明の第２の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】本発明の第３の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】本発明の第４の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】本発明の第５の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図６】本発明の第６の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７】本発明の第７の実施例のサンプルホールド回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】従来例のサンプルホールド回路の構成を示す回
路図である。
路図である。
１，１１ 入力端子 ３，４，１３，１４ 制御入力端子 ２，１２ 出力端子 ５，１５ 高位側電源端子 ６，１６ 低位側電源端子 １７ バイアス電源端子 ２１，２２，３１，３２ 差動回路 ２８，２５，２７，３３ エミッタフォロワ ２４，２６，２８ ソースフォロワ ７，７１ バッファ Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１７，Ｑ３１，Ｑ３３，Ｑ３
４，Ｑ８８ トランジスタ Ｄ１，Ｄ２，Ｄ４，Ｄ１１〜Ｄ１４ ダイオード ＣＨ 保持容量 Ｉ１〜Ｉ５，Ｉ１１〜Ｉ１４，Ｉ３１，Ｉ３３，Ｉ３
４，Ｉ５５ 定電流源
４，Ｑ８８ トランジスタ Ｄ１，Ｄ２，Ｄ４，Ｄ１１〜Ｄ１４ ダイオード ＣＨ 保持容量 Ｉ１〜Ｉ５，Ｉ１１〜Ｉ１４，Ｉ３１，Ｉ３３，Ｉ３
４，Ｉ５５ 定電流源
Claims (8)
- 【請求項１】 ベースが第１の入力端子に接続されコレ
クタが電源端子に接続された第１のトランジスタと、こ
のトランジスタのエミッタにカソード側が接続された単
一もしくは複数のダイオードまたはダイオード接続され
たトランジスタからなる第１のダイオード素子と、この
ダイオード素子のアノード側に一端が接続され他端が前
記電源端子に接続された定電流源と、コレクタが前記第
１のトランジスタのエミッタに接続される一方のトラン
ジスタと、コレクタが前記第１のダイオード素子のアノ
ード側に接続された他方のトランジスタとからなる第１
の差動回路と、カソード側が前記第１のダイオード素子
のアノード側に接続された単一もしくは複数のダイオー
ドまたはダイオード接続されたトランジスタからなる第
２のダイオード素子と、ベースが前記第１のダイオード
素子および第２のダイオード素子の接続点に接続されコ
レクタが前記電源端子に接続された第２のトランジスタ
と、コレクタが前記電源端子に接続される一方のトラン
ジスタと、コレクタが前記第２のトランジスタのエミッ
タに接続された他方のトランジスタとからなる第２の差
動回路と、一端が前記第２のトランジスタのエミッタに
接続された保持容量と、入力端が前記保持容量に接続さ
れ出力端が前記第２のダイオード素子のアノード側およ
び出力端子に接続されたバッファを備えることを特徴と
するサンプルホールド回路。 - 【請求項２】 前記バッファは演算増幅器に全帰還を施
した閉ループバッファで構成されることを特徴とする請
求項１記載のサンプルホールド回路。 - 【請求項３】 前記バッファはエミッタフォロワにより
構成されることを特徴とする請求項１記載のサンプルホ
ールド回路。 - 【請求項４】 前記バッファはソースフォロワにより構
成されることを特徴とする請求項１記載のサンプルホー
ルド回路。 - 【請求項５】 ベースが第１の入力端子に接続されコレ
クタが電源端子に接続された第１のトランジスタと、こ
のトランジスタのエミッタにカソード側が接続された単
一もしくは複数のダイオードまたはダイオード接続され
たトランジスタからなる第１のダイオード素子と、この
ダイオード素子のアノード側に一端が接続され他端が前
記電源端子に接続された定電流源と、コレクタが前記第
１のトランジスタのエミッタに接続される一方のトラン
ジスタと、コレクタが前記第１のダイオード素子のアノ
ード側に接続された他方のトランジスタとからなる第１
の差動回路と、カソード側が前記第１のダイオード素子
のアノード側に接続された単一もしくは複数のダイオー
ドまたはダイオード接続されたトランジスタからなる第
２のダイオード素子と、ベースが前記第１のダイオード
素子および第２のダイオード素子の接続点に接続されコ
レクタが前記電源端子に接続された第２のトランジスタ
と、コレクタが前記電源端子に接続される一方のトラン
ジスタと、コレクタが前記第２のトランジスタのエミッ
タに接続された他方のトランジスタとからなる第２の差
動回路と、一端が前記第３のトランジスタのエミッタに
接続された保持容量と、入力端が前記保持容量に接続さ
れ一方の出力端が前記第３のダイオード素子のアノード
側に接続され他方の出力端が前記出力端子に接続される
２つの出力端を有するバッファとを備えることを特徴と
するサンプルホールド回路。 - 【請求項６】 前記バッファはエミッタフォロワとソー
スフォロワとにより構成され、ソースフォロワの出力端
が前記第２のダイオード素子のアノード側に接続されエ
ミッタフォロワの出力端が前記出力端子に接続されるこ
とを特徴とする請求項５記載のサンプルホールド回路。 - 【請求項７】 前記バッファは２つのエミッタフォロワ
から構成され、一方のエミッタフォロワの出力端が前記
第２のダイオード素子のアノード側に接続され残るエミ
ッタフォロワの出力端が前記出力端子に接続されること
を特徴とする請求項５記載のサンプルホールド回路。 - 【請求項８】 前記バッファは２つのソースフォロワか
ら構成され、一方のソースフォロワの出力端が前記第２
のダイオード素子のアノード側に接続され残るソースフ
ォロワの出力端が前記出力端子に接続されることを特徴
とする請求項５記載のサンプルホールド回路。
Priority Applications (4)
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