JP3035413B2 - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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- JP3035413B2 JP3035413B2 JP4239290A JP23929092A JP3035413B2 JP 3035413 B2 JP3035413 B2 JP 3035413B2 JP 4239290 A JP4239290 A JP 4239290A JP 23929092 A JP23929092 A JP 23929092A JP 3035413 B2 JP3035413 B2 JP 3035413B2
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- transistors
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Description
【０００１】
【産業上の利用分野】本発明は、サンプル・ホールド回
路に関し、特に高速応答が要求される動画像機器等に用
いて好適なサンプル・ホールド回路に関するものであ
る。
路に関し、特に高速応答が要求される動画像機器等に用
いて好適なサンプル・ホールド回路に関するものであ
る。
【０００２】
【従来の技術】サンプル・ホールド回路は、伝達される
アナログ信号のレベルを一時的に保持する際に適用され
るものである。その用途は、 A/D変換器の前段に配置さ
れ、変換時のレベルを保持するなど多岐にわたるもので
ある。サンプル・ホールド回路の基本的な構成は、アナ
ログ信号のサンプリング周期に対応して、アナログ信号
のレベルをホールド・コンデンサに一時的に充電し、か
つ放電するものである。しかし、アナログ信号が動画像
のように高周波である場合は、この充電と放電の周期も
高速性を要求される。この要求を解決するためのサンプ
ル・ホールド回路が、本出願と同じ出願人に係る特開昭
63-279500 号公報および特開平03-248217号公報によっ
て開示されている。
アナログ信号のレベルを一時的に保持する際に適用され
るものである。その用途は、 A/D変換器の前段に配置さ
れ、変換時のレベルを保持するなど多岐にわたるもので
ある。サンプル・ホールド回路の基本的な構成は、アナ
ログ信号のサンプリング周期に対応して、アナログ信号
のレベルをホールド・コンデンサに一時的に充電し、か
つ放電するものである。しかし、アナログ信号が動画像
のように高周波である場合は、この充電と放電の周期も
高速性を要求される。この要求を解決するためのサンプ
ル・ホールド回路が、本出願と同じ出願人に係る特開昭
63-279500 号公報および特開平03-248217号公報によっ
て開示されている。
【０００３】図４は、特開昭63-279500 号公報に開示さ
れたサンプル・ホールド回路図である。図４を参照する
と、このサンプル・ホールド回路は、コンプリメンタリ
接続された一対の駆動トランジスタQ3，Q7と、駆動トラ
ンジスタの各エミッタに共通接続されたホールド・コン
デンサC と、入力信号Vsigをエミッタホロワ形式により
一対の駆動トランジスタQ3，Q7のそれぞれのベースに供
給するトランジスタQ5，Q9からなる一対の駆動回路と、
一対の駆動トランジスタQ3，Q7の各ベース間に並列接続
されこのトランジスタQ3，Q7の導通・非導通の制御を行
うトランジスタQ1，Q2からなる差動回路と、一対の駆動
トランジスタQ3，Q7の各ベース電圧を所望電圧に保持す
るためのトランジスタQ4，Q8からなる電圧回路と、ホー
ルド電圧VHD を得るトランジスタQ6からなる出力回路
と、それぞれトランジスタ回路で構成される定電流回路
CS1 〜CS5 とにより構成される。
れたサンプル・ホールド回路図である。図４を参照する
と、このサンプル・ホールド回路は、コンプリメンタリ
接続された一対の駆動トランジスタQ3，Q7と、駆動トラ
ンジスタの各エミッタに共通接続されたホールド・コン
デンサC と、入力信号Vsigをエミッタホロワ形式により
一対の駆動トランジスタQ3，Q7のそれぞれのベースに供
給するトランジスタQ5，Q9からなる一対の駆動回路と、
一対の駆動トランジスタQ3，Q7の各ベース間に並列接続
されこのトランジスタQ3，Q7の導通・非導通の制御を行
うトランジスタQ1，Q2からなる差動回路と、一対の駆動
トランジスタQ3，Q7の各ベース電圧を所望電圧に保持す
るためのトランジスタQ4，Q8からなる電圧回路と、ホー
ルド電圧VHD を得るトランジスタQ6からなる出力回路
と、それぞれトランジスタ回路で構成される定電流回路
CS1 〜CS5 とにより構成される。
【０００４】上記回路において、入力信号Vsigのある期
間をサンプルする場合は、図５に示すクロック信号Clk
(φ1 ，φ2)によってトランジスタQ2をオフ、トランジ
スタQ1をオン状態に制御する。この結果、入力信号Vsig
によりトランジスタQ3，Q7が駆動され、ホールド・コン
デンサC に充電が行われ、サンプリングが行われる。一
方、ホールド・コンデンサC に充電された電圧をサンプ
ル・ホールド電圧としてホールドする場合は、図５に示
すクロック信号Clk(φ1 ，φ2)によってトランジスタQ2
をオン、トランジスタQ1をオフ状態に制御する。この結
果、ラインA ，Bの電圧レベルは、ホールド時と逆の関
係になり、トランジスタQ3，Q7がオフ状態に制御され、
ホールド・コンデンサC への充電がカットされる。ここ
で、図５に示すTS期間は、サンプリング期間であり、TH
期間はホールド期間である。
間をサンプルする場合は、図５に示すクロック信号Clk
(φ1 ，φ2)によってトランジスタQ2をオフ、トランジ
スタQ1をオン状態に制御する。この結果、入力信号Vsig
によりトランジスタQ3，Q7が駆動され、ホールド・コン
デンサC に充電が行われ、サンプリングが行われる。一
方、ホールド・コンデンサC に充電された電圧をサンプ
ル・ホールド電圧としてホールドする場合は、図５に示
すクロック信号Clk(φ1 ，φ2)によってトランジスタQ2
をオン、トランジスタQ1をオフ状態に制御する。この結
果、ラインA ，Bの電圧レベルは、ホールド時と逆の関
係になり、トランジスタQ3，Q7がオフ状態に制御され、
ホールド・コンデンサC への充電がカットされる。ここ
で、図５に示すTS期間は、サンプリング期間であり、TH
期間はホールド期間である。
【０００５】しかし、上記回路は、ホールド時におい
て、トランジスタQ3，Q7等をオフ状態に切り換えるタイ
ミングに微小な時間差を生じる。この時間差は、余分な
電荷の充電および放電の原因となり、クロックノイズを
発生させることが明らかとなった。この時間差は、トラ
ンジスタQ3，Q7のベース・エミッタ間容量Cbe3,Cbe7 等
に関連するものと思われる。
て、トランジスタQ3，Q7等をオフ状態に切り換えるタイ
ミングに微小な時間差を生じる。この時間差は、余分な
電荷の充電および放電の原因となり、クロックノイズを
発生させることが明らかとなった。この時間差は、トラ
ンジスタQ3，Q7のベース・エミッタ間容量Cbe3,Cbe7 等
に関連するものと思われる。
【０００６】そこで、特開平03-248217 号公報によって
開示された発明は、この一対の駆動トランジスタのオン
・オフするタイミングを同一にし、微小な時間差等によ
って生ずるクロックノイズを低減するようになされた。
図６を参考に、この発明の実施例の構成を説明すると、
次のようになる。前述の図４において設けられているト
ランジスタQ4、 電圧VBからなる電圧回路に代えて、図６
では電源VCC とラインA との間にトランジスタQ11 が設
けられている。同様に、トランジスタQ8、電圧VRからな
る電圧回路に代えて、ラインB とGND との間にトランジ
スタQ12 が設けられている。トランジスタQ11 、Q12 の
ベースは、共に入力信号Vin ラインに接続されている。
この構成におけるホールド期間の動作を説明すると、次
のようになる。クロック信号Clk(φ1 、φ2)によってト
ランジスタQ1,Q2 で構成される差動回路のトランジスタ
Q2をオン状態に、トランジスタQ1をオフ状態に制御す
る。この結果、一対の駆動トランジスタQ3，Q7は、オフ
状態になりサンプリングを停止する。このとき、ライン
A の電圧レベルが低下するので、新たに設けたトランジ
スタQ11 は順バイアスになり、ラインA の電圧レベル
は、Vin −VBE(Q11)となる。ラインB の電圧レベルは、
Vin ＋VBE(Q12)となる。したがって、ラインA,Bの電圧
レベルは、いずれも入力信号Vin を基準にして決定され
ることになり、一対の駆動トランジスタQ3，Q7は同一条
件でオフ状態に制御されることになる。このため、クロ
ックノイズが低減する。
開示された発明は、この一対の駆動トランジスタのオン
・オフするタイミングを同一にし、微小な時間差等によ
って生ずるクロックノイズを低減するようになされた。
図６を参考に、この発明の実施例の構成を説明すると、
次のようになる。前述の図４において設けられているト
ランジスタQ4、 電圧VBからなる電圧回路に代えて、図６
では電源VCC とラインA との間にトランジスタQ11 が設
けられている。同様に、トランジスタQ8、電圧VRからな
る電圧回路に代えて、ラインB とGND との間にトランジ
スタQ12 が設けられている。トランジスタQ11 、Q12 の
ベースは、共に入力信号Vin ラインに接続されている。
この構成におけるホールド期間の動作を説明すると、次
のようになる。クロック信号Clk(φ1 、φ2)によってト
ランジスタQ1,Q2 で構成される差動回路のトランジスタ
Q2をオン状態に、トランジスタQ1をオフ状態に制御す
る。この結果、一対の駆動トランジスタQ3，Q7は、オフ
状態になりサンプリングを停止する。このとき、ライン
A の電圧レベルが低下するので、新たに設けたトランジ
スタQ11 は順バイアスになり、ラインA の電圧レベル
は、Vin −VBE(Q11)となる。ラインB の電圧レベルは、
Vin ＋VBE(Q12)となる。したがって、ラインA,Bの電圧
レベルは、いずれも入力信号Vin を基準にして決定され
ることになり、一対の駆動トランジスタQ3，Q7は同一条
件でオフ状態に制御されることになる。このため、クロ
ックノイズが低減する。
【０００７】
【発明が解決しようとする課題】しかしながら、特開平
03-248217 号公報によって開示された発明は、上記一対
の駆動トランジスタQ3，Q7がオフの時、すなわちホール
ド時にホールド電圧VHDに対して、過大{VHD＋VBE(Q11)
＋VBE(Q3) 以上} 若しくは過小{VHD−VBE(Q12)−V
BE(Q7) 以下} レベルの入力Vin があった場合、回路系
を通してこの一対の駆動トランジスタの一方がオンして
ホールド電圧VHD が漏れてしまい入出力ダイナミックレ
ンジが狭いという未解決の課題があった。
03-248217 号公報によって開示された発明は、上記一対
の駆動トランジスタQ3，Q7がオフの時、すなわちホール
ド時にホールド電圧VHDに対して、過大{VHD＋VBE(Q11)
＋VBE(Q3) 以上} 若しくは過小{VHD−VBE(Q12)−V
BE(Q7) 以下} レベルの入力Vin があった場合、回路系
を通してこの一対の駆動トランジスタの一方がオンして
ホールド電圧VHD が漏れてしまい入出力ダイナミックレ
ンジが狭いという未解決の課題があった。
【０００８】本発明はこのような従来技術の欠点を解消
し、クロックノイズを低減すると共に、入出力ダイナミ
ックレンジを拡大したサンプル・ホールド回路を提供す
ることを目的とする。
し、クロックノイズを低減すると共に、入出力ダイナミ
ックレンジを拡大したサンプル・ホールド回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、コンプリメンタリ接続された一対の駆動
トランジスタと、この一対の駆動トランジスタの各エミ
ッタに共通接続された出力をホールドするホールドコン
デンサと、入力信号をエミッタホロワ形式により一対の
駆動トランジスタのそれぞれのベースに供給する駆動回
路と、一対の駆動トランジスタの両ベース間に並列接続
され、ホールド期間およびサンプリング期間を画成する
制御信号に応動してこの一対の駆動トランジスタの導通
・非導通を制御する差動回路と、ホールド期間にあって
は出力信号に対応して一対の駆動トランジスタの各ベー
スの逆バイアスを付勢し、サンプリング期間にあっては
この一対の駆動トランジスタの各ベースの逆バイアスを
消勢する制御回路とを設けたことを特徴としている。
決するために、コンプリメンタリ接続された一対の駆動
トランジスタと、この一対の駆動トランジスタの各エミ
ッタに共通接続された出力をホールドするホールドコン
デンサと、入力信号をエミッタホロワ形式により一対の
駆動トランジスタのそれぞれのベースに供給する駆動回
路と、一対の駆動トランジスタの両ベース間に並列接続
され、ホールド期間およびサンプリング期間を画成する
制御信号に応動してこの一対の駆動トランジスタの導通
・非導通を制御する差動回路と、ホールド期間にあって
は出力信号に対応して一対の駆動トランジスタの各ベー
スの逆バイアスを付勢し、サンプリング期間にあっては
この一対の駆動トランジスタの各ベースの逆バイアスを
消勢する制御回路とを設けたことを特徴としている。
【００１０】
【作用】本発明によれば、一対の駆動トランジスタは、
ホールド期間には同じタイミングでオフし、サンプル期
間にはほぼ同じタイミングでオンする。このことは、ク
ロックノイズを小さくする。また、出力信号は、バッフ
ァを介して一対の駆動トランジスタの各ベースにフィー
ドバックされる。このことは、ホールド期間中入力信号
の大きさによる出力電圧への影響をなくする。
ホールド期間には同じタイミングでオフし、サンプル期
間にはほぼ同じタイミングでオンする。このことは、ク
ロックノイズを小さくする。また、出力信号は、バッフ
ァを介して一対の駆動トランジスタの各ベースにフィー
ドバックされる。このことは、ホールド期間中入力信号
の大きさによる出力電圧への影響をなくする。
【００１１】
【実施例】次に添付図面を参照して本発明によるサンプ
ル・ホールド回路の実施例を詳細に説明する。図中、同
一符号は、同一または相当部分を表わす。なお、本実施
例の主な特徴は、図４を参照して説明した特開昭63-279
500 号公報によって開示された発明による実施例に、本
発明でいう制御回路に相当する出力バッファIC1 および
トランジスタQ13 ，Q14 （図１）を設け、トランジスタ
Q4，Q8からなる電圧回路を取り除いたことにある。
ル・ホールド回路の実施例を詳細に説明する。図中、同
一符号は、同一または相当部分を表わす。なお、本実施
例の主な特徴は、図４を参照して説明した特開昭63-279
500 号公報によって開示された発明による実施例に、本
発明でいう制御回路に相当する出力バッファIC1 および
トランジスタQ13 ，Q14 （図１）を設け、トランジスタ
Q4，Q8からなる電圧回路を取り除いたことにある。
【００１２】図１を参照すると、入力信号Vin は、一対
のエミッタホロワ形式の駆動回路を形成するトランジス
タQ5，Q9の各ベース10に供給される。トランジスタQ5，
Q9によるエミッタホロワ信号A およびB は、コンプリメ
ンタリ接続された一対の駆動トランジスタQ3，Q7のベー
スに接続される。この一対の駆動トランジスタQ3，Q7の
各ベース間には、駆動トランジスタQ3，Q7の導通、非導
通の制御を行うトランジスタQ1，Q2からなる差動回路が
接続される。差動回路を構成するトランジスタQ1，Q2の
各ベース12および14には、互いに対称な極性をもつクロ
ック信号Clk （図５）が、外部回路より入力される。一
対の駆動トランジスタQ3，Q7の各エミッタ16は、共通接
続されたホールド・コンデンサC を通して接地される。
また、一対の駆動トランジスタQ3，Q7の各エミッタ16
は、ホールド電圧VHD を出力Vout24するトランジスタQ6
からなる出力回路が接続される。さらに、一対の駆動ト
ランジスタQ3，Q7の各エミッタ16には、出力バッファIC
1 が接続される。この出力バッファIC1 の出力18は二つ
に分岐し、一方は、電源ラインVCC とラインA （トラン
ジスタQ5のエミッタとトランジスタQ3のベースを結ぶ
線）の間に挿入された npn型トランジスタQ13 のベース
に接続される。他方は、ラインB （トランジスタQ9のエ
ミッタとトランジスタQ7のベースを結ぶ線）と接地ライ
ン20の間に挿入された pnp型トランジスタQ14 のベース
に接続される。また、それぞれトランジスタ回路で構成
される定電流回路CS1 〜CS5 が、それぞれトランジスタ
Q5のエミッタ、トランジスタQ9のエミッタ、トランジス
タQ14 のエミッタ、差動回路のトランジスタQ1，Q2のエ
ミッタ22、および出力トランジスタQ6のエミッタ24に接
続される。
のエミッタホロワ形式の駆動回路を形成するトランジス
タQ5，Q9の各ベース10に供給される。トランジスタQ5，
Q9によるエミッタホロワ信号A およびB は、コンプリメ
ンタリ接続された一対の駆動トランジスタQ3，Q7のベー
スに接続される。この一対の駆動トランジスタQ3，Q7の
各ベース間には、駆動トランジスタQ3，Q7の導通、非導
通の制御を行うトランジスタQ1，Q2からなる差動回路が
接続される。差動回路を構成するトランジスタQ1，Q2の
各ベース12および14には、互いに対称な極性をもつクロ
ック信号Clk （図５）が、外部回路より入力される。一
対の駆動トランジスタQ3，Q7の各エミッタ16は、共通接
続されたホールド・コンデンサC を通して接地される。
また、一対の駆動トランジスタQ3，Q7の各エミッタ16
は、ホールド電圧VHD を出力Vout24するトランジスタQ6
からなる出力回路が接続される。さらに、一対の駆動ト
ランジスタQ3，Q7の各エミッタ16には、出力バッファIC
1 が接続される。この出力バッファIC1 の出力18は二つ
に分岐し、一方は、電源ラインVCC とラインA （トラン
ジスタQ5のエミッタとトランジスタQ3のベースを結ぶ
線）の間に挿入された npn型トランジスタQ13 のベース
に接続される。他方は、ラインB （トランジスタQ9のエ
ミッタとトランジスタQ7のベースを結ぶ線）と接地ライ
ン20の間に挿入された pnp型トランジスタQ14 のベース
に接続される。また、それぞれトランジスタ回路で構成
される定電流回路CS1 〜CS5 が、それぞれトランジスタ
Q5のエミッタ、トランジスタQ9のエミッタ、トランジス
タQ14 のエミッタ、差動回路のトランジスタQ1，Q2のエ
ミッタ22、および出力トランジスタQ6のエミッタ24に接
続される。
【００１３】次ぎに、ホールド時、すなわち期間THにお
ける回路動作を説明すると、クロック信号Clk によって
差動回路のトランジスタQ2がオン状態に、トランジスタ
Q1がオフ状態に制御される。ここで、出力部の電圧VHD
は、制御回路を構成する出力バッファIC1 を介してトラ
ンジスタQ13 ，Q14 のベース18にフィードバックされて
いる。したがって、ラインA の電圧は、フィードバック
がないときのVHD ＋VBE(Q3) ｛VBE(Q3) はトランジスタ
Q3のベース・エミッタ間電圧｝からVHD −VBE(Q13)｛V
BE(Q13)はトランジスタQ13 のベース・エミッタ間電
圧｝に変化する。ラインB の電圧は、フィードバックが
ないときのVHD −VBE(Q7) ｛VBE(Q7) はトランジスタQ7
のベース・エミッタ間電圧｝からVHD ＋VBE(Q14)｛V
BE(Q14)はトランジスタQ14 のベース・エミッタ間電
圧｝に変化する。これらのベース・エミッタ間電圧V
BE(Q3) ，VBE(Q13)，VBE(Q7) およびVBE(Q14)は互いに
実質的に等しい、すなわちVBE に等しいとみてよい。こ
の結果、一対の駆動トランジスタQ3，Q7は、ベース電圧
の変化が２VBE で同じであることから同じタイミングで
オフされ、クロックノイズを小さく抑えることができ
る。このときの出力電圧は、VHD にホールドされる。
ける回路動作を説明すると、クロック信号Clk によって
差動回路のトランジスタQ2がオン状態に、トランジスタ
Q1がオフ状態に制御される。ここで、出力部の電圧VHD
は、制御回路を構成する出力バッファIC1 を介してトラ
ンジスタQ13 ，Q14 のベース18にフィードバックされて
いる。したがって、ラインA の電圧は、フィードバック
がないときのVHD ＋VBE(Q3) ｛VBE(Q3) はトランジスタ
Q3のベース・エミッタ間電圧｝からVHD −VBE(Q13)｛V
BE(Q13)はトランジスタQ13 のベース・エミッタ間電
圧｝に変化する。ラインB の電圧は、フィードバックが
ないときのVHD −VBE(Q7) ｛VBE(Q7) はトランジスタQ7
のベース・エミッタ間電圧｝からVHD ＋VBE(Q14)｛V
BE(Q14)はトランジスタQ14 のベース・エミッタ間電
圧｝に変化する。これらのベース・エミッタ間電圧V
BE(Q3) ，VBE(Q13)，VBE(Q7) およびVBE(Q14)は互いに
実質的に等しい、すなわちVBE に等しいとみてよい。こ
の結果、一対の駆動トランジスタQ3，Q7は、ベース電圧
の変化が２VBE で同じであることから同じタイミングで
オフされ、クロックノイズを小さく抑えることができ
る。このときの出力電圧は、VHD にホールドされる。
【００１４】次ぎに、サンプル時（期間TS）の回路動作
を説明すると、クロック信号Clk によって差動回路のト
ランジスタQ2がオフ状態に、トランジスタQ1がオン状態
に制御される。入力信号Vin は、ラインA を介して駆動
トランジスタQ3のベースに供給されると共に、ラインB
を介して駆動トランジスタQ7のベースに供給される。し
たがって、ラインA の電圧は、VHD −VBE(Q13)からVHD
＋VBE(Q3) ＋ΔV に変化する。ここで、ΔV は、入力信
号Vin の微小変化を表わす。ラインB の電圧は、VHD ＋
VBE(Q14)からVHD −VBE(Q7) ＋ΔV に変化する。この結
果、一対の駆動トランジスタQ3，Q7は、ベース電圧の変
化が２VBE ＋ΔV と２VBE −ΔV となり若干異なるが、
ΔV が微小変化であったならば、ほぼ同じタイミングで
導通し、クロックノイズを小さく抑えることができるで
あろう。そして、一対の駆動トランジスタQ3，Q7は、ホ
ールド・コンデンサC へのサンプリング動作を行う。
を説明すると、クロック信号Clk によって差動回路のト
ランジスタQ2がオフ状態に、トランジスタQ1がオン状態
に制御される。入力信号Vin は、ラインA を介して駆動
トランジスタQ3のベースに供給されると共に、ラインB
を介して駆動トランジスタQ7のベースに供給される。し
たがって、ラインA の電圧は、VHD −VBE(Q13)からVHD
＋VBE(Q3) ＋ΔV に変化する。ここで、ΔV は、入力信
号Vin の微小変化を表わす。ラインB の電圧は、VHD ＋
VBE(Q14)からVHD −VBE(Q7) ＋ΔV に変化する。この結
果、一対の駆動トランジスタQ3，Q7は、ベース電圧の変
化が２VBE ＋ΔV と２VBE −ΔV となり若干異なるが、
ΔV が微小変化であったならば、ほぼ同じタイミングで
導通し、クロックノイズを小さく抑えることができるで
あろう。そして、一対の駆動トランジスタQ3，Q7は、ホ
ールド・コンデンサC へのサンプリング動作を行う。
【００１５】以上、説明したように、駆動トランジスタ
Q3，Q7は、それぞれベース・エミッタ間容量Cbe3および
Cbe7を有しているが、これらに作用する条件が同一であ
るから、両トランジスタの動作時間差は大幅に低減され
ることになる。そこで、時間差に基づいて発生していた
クロックノイズは、大幅に低減される。また、出力部の
電圧VHD は、制御回路を構成する出力バッファIC1 を介
して、トランジスタQ13 ，Q14 のベースにフィードバッ
クされるため、ホールド時における入力信号Vin のレベ
ルが変動したとしても信号の漏れは生じない。したがっ
て、出力電圧への影響は、全くなくなり、ダイナミック
レンジが拡大する。
Q3，Q7は、それぞれベース・エミッタ間容量Cbe3および
Cbe7を有しているが、これらに作用する条件が同一であ
るから、両トランジスタの動作時間差は大幅に低減され
ることになる。そこで、時間差に基づいて発生していた
クロックノイズは、大幅に低減される。また、出力部の
電圧VHD は、制御回路を構成する出力バッファIC1 を介
して、トランジスタQ13 ，Q14 のベースにフィードバッ
クされるため、ホールド時における入力信号Vin のレベ
ルが変動したとしても信号の漏れは生じない。したがっ
て、出力電圧への影響は、全くなくなり、ダイナミック
レンジが拡大する。
【００１６】次ぎに、第二の回路例を、図２に示す。図
２を参照すると、図１の回路例と異なるところは、出力
バッファIC1 の次段にトランジスタQ15 およびトランジ
スタQ16 のエミッタホロワ回路を設けたことである。pn
p 型トランジスタQ15 のエミッタ30は、トランジスタQ
13 のベースに接続される。npn 型トランジスタQ16 の
エミッタ32は、トランジスタQ14 のベースに接続され
る。上記以外の回路部分は、図１と同じであるため、説
明を省略する。
２を参照すると、図１の回路例と異なるところは、出力
バッファIC1 の次段にトランジスタQ15 およびトランジ
スタQ16 のエミッタホロワ回路を設けたことである。pn
p 型トランジスタQ15 のエミッタ30は、トランジスタQ
13 のベースに接続される。npn 型トランジスタQ16 の
エミッタ32は、トランジスタQ14 のベースに接続され
る。上記以外の回路部分は、図１と同じであるため、説
明を省略する。
【００１７】次ぎに、図２を参照して、ホールド時(TH)
の回路動作を説明すると、クロック信号Clk によって差
動回路のトランジスタQ2がオン状態に、トランジスタQ1
がオフ状態に制御される。ここで、出力部の電圧VHD
は、制御回路を構成する出力バッファIC1 とトランジス
タQ15 およびトランジスタQ16 のエミッタホロワ回路を
介してそれぞれトランジスタQ13 ，Q14 のベース30,32
にフィードバックされている。したがって、ラインA の
電圧は、フィードバックがないときのVHD ＋VBE(Q3）か
らVHD ＋VBE(Q15)−VBE(Q13)＝VHD に変化する。ライン
B の電圧は、フィードバックがないときのVHD −V
BE(Q7）からVHD −VBE(Q16)＋VBE(Q14)＝VHD に変化す
る。この結果、一対の駆動トランジスタQ3，Q7は、ベー
ス電圧の変化がVBE で同じであることから同じタイミン
グでオフされ、クロックノイズをさらに小さく抑えるこ
とができる。このときの出力電圧は、VHD にホールドさ
れる。
の回路動作を説明すると、クロック信号Clk によって差
動回路のトランジスタQ2がオン状態に、トランジスタQ1
がオフ状態に制御される。ここで、出力部の電圧VHD
は、制御回路を構成する出力バッファIC1 とトランジス
タQ15 およびトランジスタQ16 のエミッタホロワ回路を
介してそれぞれトランジスタQ13 ，Q14 のベース30,32
にフィードバックされている。したがって、ラインA の
電圧は、フィードバックがないときのVHD ＋VBE(Q3）か
らVHD ＋VBE(Q15)−VBE(Q13)＝VHD に変化する。ライン
B の電圧は、フィードバックがないときのVHD −V
BE(Q7）からVHD −VBE(Q16)＋VBE(Q14)＝VHD に変化す
る。この結果、一対の駆動トランジスタQ3，Q7は、ベー
ス電圧の変化がVBE で同じであることから同じタイミン
グでオフされ、クロックノイズをさらに小さく抑えるこ
とができる。このときの出力電圧は、VHD にホールドさ
れる。
【００１８】次ぎに、サンプル時(TS)の回路動作を説明
すると、クロック信号Clk によって差動回路のトランジ
スタQ2がオフ状態に、トランジスタQ1がオン状態に制御
される。入力信号Vin は、ラインA を介して駆動トラン
ジスタQ3のベースに供給されると共に、ラインB を介し
て駆動トランジスタQ7のベースに供給される。したがっ
て、ラインA の電圧は、VHD からVHD ＋VBE(Q3) ＋ΔV
に変化する。ラインBの電圧は、VHD からVHD −VBE(Q7)
＋ΔV に変化する。この結果、一対の駆動トランジス
タQ3，Q7は、ベース電圧の変化がそれぞれVBE ＋ΔV お
よびVBE −ΔVとなり若干異なるが、ΔV が微小変化で
あれば、ほぼ同じタイミングで導通し、クロックノイズ
をさらに小さく抑えることができるであろう。そして、
一対の駆動トランジスタQ3，Q7は、ホールド・コンデン
サC へのサンプリング動作を行う。
すると、クロック信号Clk によって差動回路のトランジ
スタQ2がオフ状態に、トランジスタQ1がオン状態に制御
される。入力信号Vin は、ラインA を介して駆動トラン
ジスタQ3のベースに供給されると共に、ラインB を介し
て駆動トランジスタQ7のベースに供給される。したがっ
て、ラインA の電圧は、VHD からVHD ＋VBE(Q3) ＋ΔV
に変化する。ラインBの電圧は、VHD からVHD −VBE(Q7)
＋ΔV に変化する。この結果、一対の駆動トランジス
タQ3，Q7は、ベース電圧の変化がそれぞれVBE ＋ΔV お
よびVBE −ΔVとなり若干異なるが、ΔV が微小変化で
あれば、ほぼ同じタイミングで導通し、クロックノイズ
をさらに小さく抑えることができるであろう。そして、
一対の駆動トランジスタQ3，Q7は、ホールド・コンデン
サC へのサンプリング動作を行う。
【００１９】次ぎに、第三の回路例を、図３に示す。図
３を参照すると、図１の回路例と異なるところは、駆動
トランジスタQ3，Q7のベース回路（ラインA ，ラインB
）にそれぞれトランジスタQ4および電圧源VBで構成さ
れる定電圧回路（リミッタ回路）と、トランジスタQ8お
よび電圧源VRで構成される定電圧回路（リミッタ回路）
を備えたことである。上記以外の回路部分は、図１と同
じであるため、説明を省略する。
３を参照すると、図１の回路例と異なるところは、駆動
トランジスタQ3，Q7のベース回路（ラインA ，ラインB
）にそれぞれトランジスタQ4および電圧源VBで構成さ
れる定電圧回路（リミッタ回路）と、トランジスタQ8お
よび電圧源VRで構成される定電圧回路（リミッタ回路）
を備えたことである。上記以外の回路部分は、図１と同
じであるため、説明を省略する。
【００２０】図１に示した回路例では、上記定電圧回路
（リミッタ回路）が挿入されていない。このような場合
において、入力電圧Vin が正常な範囲のレベルの場合、
入力レベルをサンプリング後のホールド期間THにおける
出力電圧VHD は、正常な値を示す。そのため、図１にお
いて説明したように駆動トランジスタQ3，Q7は、サンプ
ル時TSおよびホールド時THにおいて同じタイミングでオ
ン、オフするため、クロックノイズを小さく抑えること
ができる。しかしながら、過大な入力電圧Vinをサンプ
リングしこれをホールドした場合、あるいは、過小な入
力電圧Vin をサンプリングしこれをホールドした場合、
出力電圧VHD は、ラインA およびラインB にフィードバ
ックされているため、定電流回路CS3 を構成するトラン
ジスタ、あるいは差動回路を構成するトランジスタQ2を
飽和させることもある。すなわち、ホールド時には、ラ
インA の電圧は、VHD −VBE であり、ラインB の電圧
は、VHD ＋VBE である。したがって、出力電圧VHD が極
めて低く、ラインA の電圧がトランジスタQ2のベースに
供給されるクロックパルス（Ｈレベル）より低下した場
合、トランジスタQ2は、飽和する。また、出力電圧VHD
が極めて高い場合、定電流回路CS3 を構成するトランジ
スタのコレクタ・エミッタ間の電位差が小さくなり、や
はり飽和することがある。トランジスタが飽和した場
合、ベース蓄積電荷によって、スイッチング時間に遅れ
が生じる。この遅れ時間は、駆動トランジスタQ3，Q7の
動作タイミングに時間差を生じ、クロックノイズの発生
原因となる。
（リミッタ回路）が挿入されていない。このような場合
において、入力電圧Vin が正常な範囲のレベルの場合、
入力レベルをサンプリング後のホールド期間THにおける
出力電圧VHD は、正常な値を示す。そのため、図１にお
いて説明したように駆動トランジスタQ3，Q7は、サンプ
ル時TSおよびホールド時THにおいて同じタイミングでオ
ン、オフするため、クロックノイズを小さく抑えること
ができる。しかしながら、過大な入力電圧Vinをサンプ
リングしこれをホールドした場合、あるいは、過小な入
力電圧Vin をサンプリングしこれをホールドした場合、
出力電圧VHD は、ラインA およびラインB にフィードバ
ックされているため、定電流回路CS3 を構成するトラン
ジスタ、あるいは差動回路を構成するトランジスタQ2を
飽和させることもある。すなわち、ホールド時には、ラ
インA の電圧は、VHD −VBE であり、ラインB の電圧
は、VHD ＋VBE である。したがって、出力電圧VHD が極
めて低く、ラインA の電圧がトランジスタQ2のベースに
供給されるクロックパルス（Ｈレベル）より低下した場
合、トランジスタQ2は、飽和する。また、出力電圧VHD
が極めて高い場合、定電流回路CS3 を構成するトランジ
スタのコレクタ・エミッタ間の電位差が小さくなり、や
はり飽和することがある。トランジスタが飽和した場
合、ベース蓄積電荷によって、スイッチング時間に遅れ
が生じる。この遅れ時間は、駆動トランジスタQ3，Q7の
動作タイミングに時間差を生じ、クロックノイズの発生
原因となる。
【００２１】図３に示すように、上記定電圧回路（リミ
ッタ回路）を挿入した回路例では、出力電圧VHD が極め
て低い場合でも、トランジスタQ2のベース14に供給され
るクロックパルス（Ｈレベル）よりラインA の電圧が低
下する以前に、トランジスタQ4よりなる定電圧回路が動
作し、ラインA を一定の電圧｛VB−VBE(Q4)}にリミット
する。このため、トランジスタQ2の飽和は、防止され
る。また、出力電圧VHDが極めて高い場合でも、定電流
回路CS3 を構成するトランジスタのコレクタ・エミッタ
間の電位差が小さくなる以前に、トランジスタQ8よりな
る定電圧回路が動作し、ラインB を一定の電圧｛VR＋V
BE(Q8)}にリミットする。このため、定電流回路CS3 を
構成するトランジスタの飽和は、防止される。したがっ
て、上記定電圧回路は、クロックノイズの発生原因とな
るトランジスタの飽和を防止することができる。
ッタ回路）を挿入した回路例では、出力電圧VHD が極め
て低い場合でも、トランジスタQ2のベース14に供給され
るクロックパルス（Ｈレベル）よりラインA の電圧が低
下する以前に、トランジスタQ4よりなる定電圧回路が動
作し、ラインA を一定の電圧｛VB−VBE(Q4)}にリミット
する。このため、トランジスタQ2の飽和は、防止され
る。また、出力電圧VHDが極めて高い場合でも、定電流
回路CS3 を構成するトランジスタのコレクタ・エミッタ
間の電位差が小さくなる以前に、トランジスタQ8よりな
る定電圧回路が動作し、ラインB を一定の電圧｛VR＋V
BE(Q8)}にリミットする。このため、定電流回路CS3 を
構成するトランジスタの飽和は、防止される。したがっ
て、上記定電圧回路は、クロックノイズの発生原因とな
るトランジスタの飽和を防止することができる。
【００２２】なお、上記実施例において、サンプル・ホ
ールド回路を構成するトランジスタにバイポーラトラン
ジスタを使用したが、これに限るものではなく、たとえ
ば、MOS-FET を使用してもよい。また、MOS-FET 、バイ
ポーラトランジスタが混在するICに構成することもでき
る。
ールド回路を構成するトランジスタにバイポーラトラン
ジスタを使用したが、これに限るものではなく、たとえ
ば、MOS-FET を使用してもよい。また、MOS-FET 、バイ
ポーラトランジスタが混在するICに構成することもでき
る。
【００２３】
【発明の効果】このように本発明によれば、一対の駆動
トランジスタは、ホールド時には同じタイミングでオフ
し、サンプル時にはほぼ同じタイミングでオンする。ま
た、出力信号は、バッファを介して一対の駆動トランジ
スタの各ベースにフィードバックされる。これらのこと
により、クロックノイズを増大させることなく、入出力
ダイナミックレンジを拡大させることができるという効
果がある。
トランジスタは、ホールド時には同じタイミングでオフ
し、サンプル時にはほぼ同じタイミングでオンする。ま
た、出力信号は、バッファを介して一対の駆動トランジ
スタの各ベースにフィードバックされる。これらのこと
により、クロックノイズを増大させることなく、入出力
ダイナミックレンジを拡大させることができるという効
果がある。
【図１】本発明のサンプル・ホールド回路の実施例の概
略構成を示す回路図である。
略構成を示す回路図である。
【図２】図１に示される出力バッファの出力を２系統に
分け、それぞれにエミッタホロワ回路を介してフィード
バックを形成した回路例を示す回路図である。
分け、それぞれにエミッタホロワ回路を介してフィード
バックを形成した回路例を示す回路図である。
【図３】図１に示す実施例において、ラインA と電源
間、およびラインB と接地間にそれぞれリミッタ回路を
設けた回路例を示す回路図である。
間、およびラインB と接地間にそれぞれリミッタ回路を
設けた回路例を示す回路図である。
【図４】従来例のサンプル・ホールド回路を示す第一の
回路例の図である。
回路例の図である。
【図５】サンプル・ホールド回路に供給され、サンプル
およびホールドを制御するクロック信号のタイミング図
である。
およびホールドを制御するクロック信号のタイミング図
である。
【図６】従来例のサンプル・ホールド回路を示す第二の
回路例の図である。
回路例の図である。
C ホールド・コンデンサ CS1,CS2,CS3,CS4,CS5 定電流源 IC1 出力バッファ回路 Q1,Q2,Q3,Q4,Q6,Q9,Q13,Q16 npn型トランジスタ Q5,Q7,Q8,Q14,Q15 pnp型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H04N 5/14 H03M 1/12 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】 コンプリメンタリ接続された一対の駆動
トランジスタと、 該一対の駆動トランジスタの各エミッタに共通接続され
た出力をホールドするホールドコンデンサと、 入力信号をエミッタホロワ形式により前記一対の駆動ト
ランジスタのそれぞれのベースに供給する駆動回路と、 前記一対の駆動トランジスタの両ベース間に並列接続さ
れ、ホールド期間およびサンプリング期間を画成する制
御信号に応動して該一対の駆動トランジスタの導通・非
導通を制御する差動回路と、 ホールド期間にあっては出力信号に対応して前記一対の
駆動トランジスタの各ベースの逆バイアスを付勢し、サ
ンプリング期間にあっては該一対の駆動トランジスタの
各ベースの逆バイアスを消勢する制御回路とを設けたこ
とを特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239290A JP3035413B2 (ja) | 1992-09-08 | 1992-09-08 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239290A JP3035413B2 (ja) | 1992-09-08 | 1992-09-08 | サンプル・ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689594A JPH0689594A (ja) | 1994-03-29 |
| JP3035413B2 true JP3035413B2 (ja) | 2000-04-24 |
Family
ID=17042539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239290A Expired - Lifetime JP3035413B2 (ja) | 1992-09-08 | 1992-09-08 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570185B2 (ja) * | 1994-07-08 | 1997-01-08 | 日本電気株式会社 | サンプルホールド回路 |
-
1992
- 1992-09-08 JP JP4239290A patent/JP3035413B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689594A (ja) | 1994-03-29 |
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|---|---|---|---|
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