JPH022208A - クランプ容量性ブートストラップ回路を使用してｅｃｌ出力信号を結合する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、エミッタ結合論理（Ｅ　ＣＬ）レベル信号を
対応した二極ＣＭＯ８（Ｂ　ＩＣＭＯ３）レベル信号に
変換する高速回路、特に出力負荷に接続されている容量
性結合プルダウン回路を使用する高速レベル変換方法お
よび装置に関する。さらに本発明は、差動電流スイッチ
ング装置の出力の１つにブーストキャパシタを介して接
続された入力を有するクランプブートストラップ駆動装
置を使用するＥＣＬ回路の出力における高速後縁転移部
を発生させる方法および装置に関する。

［従来技術］ 上級の集積回路に使用される回路は、特有の動作特性ま
たはパラメータを利用するために複数の異なる論理回路
群または型を使用することが多い。

すなわち、ＥＣＬ、ＴＴＬ、Ｂ　Ｉ　ＣＭＯＳおよびそ
の他のタイプの論理回路がそれぞれ入力インピーダンス
、電力消費、必要電圧レベル、出力インピーダンス等に
関して特有の動作特性を有する。

それ故、低い入力インピーダンスを有する高速スイッチ
ング素子として非常に適切なＥＣＬ論理素子のような回
路は、高い電流負荷を駆動するＴＴＬ回路素子、または
消費電力が非常に少なく、良好な出力インピーダンスを
与えるＢＩＣＭＯＳ素子と共に使用されることが多い。

［発明の解決すべき課題］ しかしながら、異なる論理型または群は両立性のないレ
ベルで動作し、回路全体の間およびそれを通して信号を
伝送するために信号レベル変換器を必要とする。したが
って別々の回路素子の特性を充分利用するために、高い
信号伝送率で１つの信号レベル、例えばＥＣＬから別の
レベル、例えばＢＩＣＭＯ３に変換することができるこ
とが必要である。これらのタイプの変換を達成する回路
の例は、米国特許第４４５３０９５号明細書、同第４３
４７４４８号明細書、同第４６２９９１３号明細書およ
び同第３７８８４０８号明細書に示されている。

異なる型の論理または信号レベル間の変換における主要
な一問題は、連続する回路素子またはステージが変換器
、特にＢＩＣＭＯ３およびＴＴＬ回路素子を存するもの
に対して大きな容量性負荷として動作する二′とである
。この大きな容量性負荷は信号伝播性遅延を引起こし、
信号レベル変化の間に減衰（デイケイ）時間をもたらす
。デジタルパルス信号の後縁は、望ましい急速な（短周
期の）転移を有する代わりに、長い周期にわたって傾斜
し拡大する。これは信号全体の歪みおよび後のステージ
における処理問題を引起こす。

転移問題を解決するために、プルダウンまたはブースト
回路が負荷回路の大きい容量に蓄積された電荷を除去す
るときに変換器を補償するように使用されることができ
る。ある型のプルダウン素子は米国特許第４８２９９１
３号明細書および同第３７６６４０６号明細書に示され
ており、負荷から最低の回路電位まで電流を通すために
プルダウントランジスタが出力負荷に並列に設けられて
いることが記載されている。しかしながら、これらの発
明におけるプルダウントランジスタは出力が低い状態に
なった後でさえもプルダウン電流を伝送し続ける。

この余分の電流によって費される電力は極めて望ましく
ない。

米国特許第４３４７４４６号明細書には、出力信号が低
い状態のときオフ状態にプルダウントランジスタをバイ
アスするように制御される独立した電源に関してプルダ
ウントランジスタが記載されている。これは低い状態期
間中の電流需要を減少させるが、回路全体を複雑にし、
第３のプログラム可能な高い電源を必要とする。これは
複雑さを増し、望ましくない不規則なスイッチング速度
を招く。

またこの回路は、新型のＶＬＳＩにおいて非常に重要で
ある相補関係の２個の出力を同時に発生することができ
ない。

その他の技術は、出力負荷からの電流容量によって本質
的に蓄積される電圧を減少するために信号変化の期間中
電流バスとして動作するように抵抗およびダイオードを
付加するものである。しかしながら、これらの技術は全
て電力消費または過度の複雑性のために不充分である。

必要な回路修正または構成が最少であり、高い信号速度
で優れた効率を有するように論理レベル変換器の変化特
性を改善する方法および装置が必要である。

一般的に、容量性効果はＥＣＬ回路が動作できる主要速
度を減少し、回路の最高帯域幅容量の使用を妨げる。約
ピコセカンドスイッチング時間の処理要求が出されるた
め、全ての手段はＥＣＬ回路動作に対する妨害を克服す
るように行われなければならない。

上記の要約された既存技術の問題点を検討から、本発明
の目的は高速電圧プルダウンダウン特性によりある論理
信号レベルから第２の論理信号レベルに変換する方法お
よび装置を提供することである。

本発明の第２の主目的はＥＣＬ出力信号が容量性負荷に
結合されるときに変化できる速度を非常に速めることで
ある。

本発明の著しい利点は、２個の相補出力を有する増幅器
ステージを使用して回路における後縁応答性を改善する
方法および手段を提供することである。

本発明の別の目的は、改善された後縁応答性によりＥＣ
Ｌレベル信号からＢＩＣＭＯＳレベル信号に変換する装
置および方法を提供することである。

本発明の別の利点は、複雑ではなく実効的な回路構造を
使用することによりＥＣＬレベル信号をＢＩＣＭＯＳレ
ベル信号に変換することである。

さらに本発明の別の利点は、改善された後縁応答性を信
号レベル変換に与える一方で低い安定状態の電流負荷が
維持されていることである。

［課題解決のための手段］ 本発明のこれらおよびその他の目的および利点は、エミ
ッタ結合論理（Ｅ　ＣＬ）信号を高速で容量性負荷に供
給する装置において達成される。この装置はＥＣＬレベ
ル信号用の第１の入力と基準信号用の第２の入力と第１
および第２の出力とを有し、人力ＥＣＬレベル信号を受
信して増幅し、最高レベル電源Ｖｃｃおよび最低レベル
電源Ｖｅｅに接続されている差動増幅手段を含む。出力
フォロ７手段はＶｃｃ電源に接続され、増幅出力におけ
る変動に応答して第１の増幅手段の出力から出力信号を
受けるように接続されている。ブートストラップトラン
ジスタは駆動装置の出力に接続されたコレクタおよびＶ
ｅｅ電源に接続されたエミッタを有し、ベース入力はブ
ーストキャパシタを通って第２の増幅出力に結合されて
いる。

ブーストキャパシタは、駆動出力における下降信号変化
の期間にブートストラップトランジスタを急速にオンす
るために電荷の高速伝送が行なゎれる。低いインピーダ
ンスのトランジスタ電圧クランプはブーストキャパシタ
ベースを動作電圧レベルに近い電位にクランプし、駆動
出力において信号の上昇′変化を引き起こしている間に
ブーストキャパシタを急速に放電するためにブートスト
ラップトランジスタベースに接続されている。

本発明の別の特徴において、電流制御手段は増幅手段に
よって伝送される電流を制限するために差動増幅手段お
よびＶｃｃおよびＶｅｅ電源に接続されている。トラン
ジスタ電圧クランプは、電流制御手段に接続されている
ベース、ブートストラップトランジスタベースに接続さ
れているエミッタおよびＶｃｃ電源に接続されているコ
レクタを有するクランプトランジスタを具備している。

出力フォロアはＶｃｃ電源に接続されているコレクタお
よび駆動出力に接続されているエミッタを有するトラン
ジスタを含み、駆動出力は出力負荷に接続されており、
ベースは第１の増幅出力に接続されている。

本発明は、駆動出力で信号の上昇変化を引起こしている
間にブーストキャパシタの電荷伝送インピーダンスをさ
らに減少するようにトランジスタ電圧クランプの急速な
動作のためにダーリントン形態でクランプトランジスタ
に接続されたトランジスタを含む。回復キャパシタは、
クランプトランジスタの動作速度を増大するためにクラ
ンプトランジスタのベースと第１の増幅出力との間に接
続されている。

［実施例］ 本発明は、論理回路が１個以上の差動型増幅ステージを
含む大きい容量性負荷に実質的に結合されているＥＣＬ
論理回路の後縁応答性を改善する方法および装置を提供
するものである。本発明はエミッタ結合論理（Ｅ　ＣＬ
）レベル人力信号を二極ｃＭＯ３（Ｂ　ＩＣＭＯ９）レ
ベル出力信号に変換し、急速な後縁エツジ電圧レベルス
イッチングをおこなう装置および方法を提供する。本発
明は差動電源または２つ以上の相補出力を有する信号レ
ベル増幅器を設けることによってこれを実現し、２者の
いずれかが異なる論理信号レベルの入力信号に応答して
適切な論理レベル出力信号を発生するために容量性負荷
出力電流駆動装置に接続されている。能動電流スイッチ
は出力負荷の両端に設けられており、ブーストキャパシ
タを通じて差動増幅器ステージの第２の相補出力に接続
された制御人力を有する。電圧クランプは、第２の増幅
器出力の高から低への転移の間に電流スイッチのベース
の負方向の変化を制限するように制御入力に接続されて
おり、回路の回復時間を大幅に減少させる。電圧クラン
プはクランピングレベルを設定し、かつ急速にブースト
キャパシタを放電するトランジスタを含む。

出力回路負荷のキャパシタンスによって保持される電荷
を減少するために本発明によって使用される方法は、第
１図に示されるような基本的な信号処理回路を参照する
ことによりよく説明される〇第１図において、ＥＣＬレ
ベル信号に限定されることはないが・そのような入力信
号Ｖｉｎが増幅回路１２を使用して増幅またはバッファ
される変換回路１０に入力される。

増幅器１２は、最終出力信号によって得られる最高およ
び最低の電圧レベルとして表された“高“電圧電圧レベ
ル電源Ｖｃｃと“低”レベル電源Ｖｅｅとの間に接続さ
れており、マイナスの電圧効果かスイッチング素子また
は特定の出力駆動装置に特有のインピーダンスに生じる
。それ故、ＶｃｃおよびＶｅｅは回路ＩＯの出力に対し
て論理信号レベル要求、Ｂ　ＩＣＭＯ３，ＣＭＯ５，Ｔ
ＴＬ、ＤＴＬ等にしたがって選択される。

本発明の方法は、入力信号を受信し、入力信号源を負荷
しないようにそれを入力信号論理レベルで増幅またはバ
ッファすることを含む。この増幅された信号は所望の電
圧レベルで出力駆動装置により供給される出力電流を制
御するために使用される。この方法および装置の特性が
特定の論理レベルまたは群に対して選択される特定の電
圧レベルに依存するものではなく、種々の入力および出
力信号電圧レベルまたは論理型式に適用することが可能
なことは容易に理解することができる。

第１図の変換器■０の増幅器１２は２つの相補出力を【
ｆする動作増幅器を含み、それらの一方は一般に連続す
る出力フォロアまたは電流駆動素子Ｑ９を通って電流の
流れを制御するために使用される。

差動増幅器１２は、ある電圧および電流レベルで入力信
号を受信し、電流または電圧レベルを出力として増大さ
せる電子技術分野において良く知られた回路である。

増幅器Ｉ２の第１の増幅出力１４は、人力信号Ｖｌｎの
電圧レベルが基準入力信号Ｖ　ｒｅｆより高い場合には
高い電圧レベル出力（Ｖｃｃに近い）を発生し、人力信
号Ｖｉｎが基準信号Ｖ　ｒｅｆより低い電圧を有する場
合には低い電圧レベル（Ｖ　ｅｅに近い）を発生する。

第２の増幅出力１６は第１の出力１４とは反ン１の低い
および高い電圧レベルを発生する。

第１の増幅出力１４は、出力端子２ｏに接続された負荷
回路１８に対して電流駆動装置として動作する出力ドラ
イバに接続されている。もっと複雑な回路が使用される
ことができるが、典型的な出力ドライバはエミッタフォ
ロアトランジスタＱ９を含む。典型的には増幅出力１６
は出力信号を駆動するために従来技術では使用されてい
ない。出力ドライバＱ９は新しいＶｃｃおよびＶｅｅ信
号レベルではなく、Ｖｌ、ｎに現れる高いレベルに応答
して高いレベルの信号を発生し、Ｖｊｎにおける低いレ
ベルに応答して低いレベルの信号を発生するために増幅
器１２の出力よって制御される。このようにして論理レ
ベルの入力信号は新しい所望の電圧レベルに変化される
。

しかしながら、出力電流における変化は出力端子２０に
おいて現れる電圧レベルに直接的な変化をもたらさない
。これは負荷の大きい容量が変化を妨げ、長い減衰のた
めの過渡時間（デイケイ時間）を生成するためである。

出力電圧に対するデイケイ時間中の遅延の影響は、連続
する方形入力パルス２２の形態の信号が傾斜エツジを有
する出力パルス２４に変形されているものとして第３図
に示されている。

この問題を軽減するには、容量性負荷を放電するために
、すなわち負荷を速く低い電位にするために回路が設け
られる。簡単で受動的なインピーダンス素子が付加され
ることができるが、このようなインピーダンスは信号変
換または処理の全期間を通じてシステム内にある。した
がって、これは安定状態の電圧レベルを含む出力信号の
全期間を通じて補供するためにトランジスタＱ９および
電源Ｖｃｃからのより高い電流出力を必要とする。

上記で論じられるように、容量性負荷１８の電圧を増減
する際に出力電流ドライバＱ９を助けるために、１・−
テンボールダイオードなどの直列素子が出力端子２０と
ＶｃｃまたはＶｅｅとの間に設置されることができる。

しかしながら、これらの素子はＶｃｃ電源からの付加的
な電流、または望ましくない独立した入力電源のいずれ
かを必要とする。

本発明の方法は、容量性負荷１８をプルダウンすること
を促進するために出力パルスの変移レベルの変化期間中
だけ出力端子２０と低いＶｅｅ電源との間において付加
的な電流をブーストまたはスイッチングすることによっ
てこれらの問題を回避する。

これは電流ドレインまたはスイッチを付勢するために差
動増幅器１２の相補出力を使用することによって達成さ
れる。

本発明の方法に対して、ブートストラップトランジスタ
Ｑ８の形態の能動的な電流スイッチが容量性負荷１８を
Ｖｅｅレベルに短絡させるために使用される。トランジ
スタＱ８のコレクタは出力端子２０に接続され、エミッ
タはＶＱｅ電源に接続されている。それからブートスト
ラップトランジスタＱ８のベースはその動作状態を設定
するために、すなわちそれをオンおよびオフするために
増幅出力１６から信号を受ける。

しかしながら、信号レベルの変化中だけ付勢されたまた
は導電性となり、安定状態の信号レベル出力の間はオフ
であるような電流スイッチ。８を釘することが望ましい
。したがって電流スイッチは容量的に出力１６に結合さ
れているため、第２の増幅出力１６の変化電圧レベル（
トランジェントまたはトランジション）だけが電流スイ
ッチ。８の付勢を行なう。これはブーストキャパシタｃ
ｌを出力１６とトランジスタＱ８のベースとの間に設け
ることによって達成される。

このようにして、安定状態以外の変化レベル中の信号だ
けが結合用のキャパシタＣＩを通って伝送され、出力が
降下したときの信号だけが伝送される。このことによっ
てトランジスタは安定動作の間中、すなわちパルスがそ
の最大または最低のときには電流負荷を全く現わさない
が、しかし信号変化中には電流ドレインにおいて補助（
プルダウン）するように変動的に動作することができる
。

電流スイッチまたはトランジスタＱ８の破損を防止し、
次の変化中の動作のためにブーストキャパシタＣ１を放
電するために、電圧クランプが一定の最少電圧をトラン
ジスタＱ８のベース上供給するように設けられる。好ま
しい電圧クランプは、電源Ｖｅｃに接続されているコレ
クタおよびトランジスタＱ８のベースに接続されている
エミッタを有するクランピングトランジスタＱ７を含む
。トランジスタＱ７は、そのベース上で実質的に一定の
電圧基準源から入力制御電圧を受信する。別の素子は電
圧ドライバ回路網のようなトランジスタＱ８のベースを
バイアスするために使用されることがてきるが、能動的
な素子が好ましい。さらに以下において述べるように、
別の電流制限装置およびバイアス素子がコンバータ１ｏ
の所望の位置において使用されることができる。

本発明の原理にしたがって構成された装置および本発明
の方法による動作が第２図に示されている。第２図は、
第１図に示された本発明の素子を構成するＥＣＬレベル
のＢＩＣＭＯＳレベルへの変換回路ｌＯ′の好ましい実
施例のさらに詳細な形態を示す。しかしながら、特定の
信号レベルおよび回路機能は説明のために使用されてい
るだけてあり、当業者ならば本発明の技術的範囲から逸
脱せずに修正されることができることを容易に理解する
であろう。

第２図において、１対のトランジスタＱｌおよびＱ２は
１個のトランジスタだけがいっても導電状態である差動
増幅器または電流スイッチ１２を形成するためにエミッ
タが互いに接続され、その−方が他方よりも高いベース
電位にある。説明を簡単にするために、ＦＥＴ、ＰＮＰ
等のその他の型のトランジスタも特定の装置において使
用されるが、トランジスタＱｌおよびＱ２は標準ＮＰＮ
トランジスタとして示されている。

これらのトランジスタのエミッタは、コンバータ１０′
　に対して負または低い電位の電源であるＶｅｅに接続
された電流源Ｑ３に接続されている。

トランジスタＱｌおよびＱ２のコレクタは、コンバータ
１０′　に対して高レベル電圧限界である電源Ｖｃｃに
抵抗Ｒ１およびＲ２を通ってそれぞれ接続されている。

抵抗Ｒ１およびＲ２は、Ｖｃｃレベルからの電圧降下を
与えることによって１対のトランジスタからの出力とし
て供給される電圧のスイングまたは振幅を決定する。

電源ｖｃｃは典型的にコンバータｌｏ′および関連した
回路上に対する電力消費制限によって定められる電流で
出力となる論理信号のタイプにしたがって、約−０，７
乃至＋５．１．ボルトの範囲の電圧を出力する適切に調
整された電源を含む。電源Ｖｅｅは典型的に約−５，２
乃至ｏ、ｏボルトの範囲の電圧を出力する適切に調整さ
れた電源を含む。典型的にＢ　Ｉ　ＣＭＯＳ出力はＶｃ
ｃに対して約−０，２乃至０．０ボルトの範囲の電圧、
およびＶｅｅに対しては約−５，２と−５６０との間の
電圧を必要とする。しかしながら特定の電圧および電流
は、人力または負荷のいずれかに対する既知の構造要求
にしたがって決定し、特有の適用に対しては修正される
。

トランジスタＱ１およびＱ２のエミッタは電流制御トラ
ンジスタＱ３を通じて低電圧レベルの電源Ｖｅｅに接続
されていることが好ましい。トランジスタＱ３はトラン
ジスタＱ１およびＱ２に対して定電流源として動作し、
次段への電流出力を制限するトランジスタＱ１およびＱ
２を通る電流量を制限し、電源ＶｃｃおよびＶｅｅの不
適切な負荷を防止する。

１対のトランジスタＱ４およびＱ５は１対の差動トラン
ジスタＱ１．Ｑ２および出力ドライバＱ９に対する電流
基準を形成する。これら２個のトランジスタはトランジ
スタＱ３によって与えられる電流を調整する。トランジ
スタＱ４は電源Ｖｅｅｒ；接続されたコレクタ、トラン
ジスタＱ３．Ｑ５およびＱＩＯのベースに接続されたエ
ミッタおよび１対の抵抗Ｒ３およびＲ４に接続されたベ
ースを有する。抵抗Ｒ３およびＲ４は、トランジスタＱ
４のへ一スとコレクタとの間、およびトランジスタＱ４
のベースとトランジスタＱ５のコレクタとの間に位置さ
れ、分電回路網を形成する。これらの抵抗は、トランジ
スタＱ３およびＱ５の電流制限を制御するために予め定
められた出力電圧をトランジスタのエミッタに供給して
トランジスタＱ４をバイアスする。

差動増幅器１２は、２個のトランジスタＱｌとＱｌのベ
ース間の人力レベルの差に基づいた出力を供給する。す
なわちそれらの各ベースのレベルが異なる場合、どちら
のベース電圧が大きいかによって、２個のトランジスタ
のコレクタの一方で生成された出力が“高い”レベルと
なる。入力信号Ｖｉｎを一方のトランジスタベースに、
またＤＣ基準電圧を第２のトランジスタのベースに割当
てることにより、入力電圧信号が基準より高いまたは低
いかによって定められる状態またはレベルを有する出力
信号が第２のトランジスタのコレクタに発生される。Ｄ
Ｃ基準電圧は、出力信号が差動トランジスタ対の第２の
トランジスタＱ２のコレクタから発生されるために入力
信号Ｖｉｎが越えなければならないしきい値レベルを現
わす。

好ましい実施例において、トランジスタＱ１のベースは
約２Ｖｂｅの一定の基準電圧Ｄ　Ｃｒｅｒに接続されて
いる。ここにおいてＶｂｅはトランジスタＱ１のベース
エミッタ部分に対するダイオード電位である。トランジ
スタＱ２のベースは、一般にＤＣｒｃｆ７１Ｓ圧レベル
に関して対称であるレベルシフトＥＣＬ人力を受信する
。差動対における電流は、ＱｌがオフおよびＱｌがオン
の場合のＱｌのコレクタがｖ　ｃｃ’からＲ１電圧降下
を引いた値となり、ＱｌがオンおよびＱｌがオフの場合
のＶｅｅ＋２Ｖｂｅであるように選択される。

入力信号Ｖｉｎは、それがＶｅｅ＋２Ｖｂｅ以下に降下
した場合にだけトランジスタＱ１を付勢する。

これはトランジスタＱ２をオフにし、またＱｌをオンに
し、Ｖｅｅ電源とＶｃｃ電源との間に電流を通す。トラ
ンジスタＱ１のコレクタに接続された抵抗Ｒ１の端部は
、それがＶｅｅ＋２Ｖｂｅの安定状態値を得るまで電圧
レベルが降下している。入力信号か値Ｖｅｅを２Ｖｂｅ
だけ越えたときに、トランジスタＱ２はオンになり、ま
たトランジスタＱｌはオフになる。トランジスタＱｌ　
コレクタの電圧は、それがＶｅｃ−Ｒｌｌｌの最高また
は安定状態出力値に達するまで上昇する。ここで２は抵
抗Ｒ１ヲ通るベースおよび漏洩電流である。

コンバータ１０′　の出力はレベルシフタまたは負荷１
８に対する電流ドライバとして動作し、高レベル電源Ｖ
ｃｃから負荷および低レベル電源Ｖｅｅに電流を通す出
力フォロアトランジスタＱ９によって与えられる。トラ
ンジスタＱ９は電源Ｖｃｃに接続されたコレクタおよび
コンバータ１０′　の出力端子２０に接続されたエミッ
タを有する。エミッタフォロアのトランジスタＱ９の出
力は、ＱｌがオフになるときのＶ　ｃｃ　−Ｖ　ｂｅか
ら、ＱｌがオンになるときのＶｅｅ＋ｖｂｅまで変動し
、これは使用される必要なりＩＣＭＯ３出力レベルを現
わす。

出力端子２０は複数の手段の１つによって７００以上の
ＤＣバイアスレベルに維持されることが好ましい。抵抗
が使用されてもよいが、適切なりＣバイアスレベルを得
るためにトランジスタを使用することが有効である。好
ましい実施例において、コレクタが出力端子２０に接続
され、エミッタがＶＱｅ電源に接続されたトランジスタ
ＱＩＯが使用されている。トランジスタＱＩＯのベース
は電流源を駆動し、トランジスタＱ３およびＱ５のコレ
クタに予め定められた一定電流を設定するトランジスタ
Ｑ４のエミッタに接続されている。

入力ＥＣＬ信号レベルにおける変動は、出力フォロアま
たはレベルドライバトランジスタＱ９を通る電流の流れ
を変えるトランジスタＱ１のコレクタにおける電圧を変
化する。これは出力端子２０に対して供給される電流お
よび電圧を変化する。

ＥＣＬパルスが最高の安定状態レベルに上昇することに
より、コンバータ１０’の出力レベルもその最高安定状
態の出力レベルまで上昇される。

ＥＣＬ信号レベルが減少したとき、コンパータ１０′の
出力レベルも低い安定状態レベルまで減少する。

しかしながら、前のように負荷回路１８の寄生的または
本質的なキャパシタンスに蓄積された電圧のために、コ
ンバータ１０’の出力は高い電圧レベルから低いそれへ
急速に変化しない。出力フォロアトランジスタＱ９は過
剰な充電を除去するための適切な電流ドレインを提供し
ない。

トランジスタＱ９は、トランジスタベータのために出力
負荷１８と共に良好なプルアップ能力を示し、また負荷
の容量を充電するためにｖｃｃ電源の電流を伝送し続け
る能力を示す。しかしながら出力電圧をプルダウンする
ために利用できる７１だけがＱＩＯによって供給される
バイアス電流である。

これは通常ＤＣ基準電源なので、ベータ増幅は利用でき
ず、供給電流はバイアス源の電流に限定される。前に論
じられているように、このプルダウン要求を処理するた
めにＤＣバイアス電流を大きくすることは望ましくない
。これは出力信号がスイッチングレベルでないときでさ
えも常に存在する増加された電流レベルを現わしている
ためである。

上記の問題を解決するために、トランジスタＱ８が使用
されて、スイッチング中の必要なときに、余分のＤＣバ
イアス電流を消費することなく負荷的なプルダウン電流
を安定状態中に供給する。

トランジスタＱ８のコレクタは出力端子２０、すなわち
この例においてはトランジスタＱ９のエミッタに接続さ
れており、そのエミッタはＶｅｅ電源に接続されている
。この装置は、出力端子２０とＶｅｅ電圧レベルとの間
に直接的に１７ｉＥパスを与える。

トランジスタベータのベースまたは電流制御はトランジ
スタ対の第２の出力、すなわちトランジスタＱ２のコレ
クタ出力により行われる。これはトランジスタＱ２がオ
フすなわち導電性でないとき、トランジスタＱ８のベー
スはトランジスタＱ８をオンにし、出力端子２０と低い
電位Ｖｅｅとの間に電流ドレインまたはパスを形成する
Ｖｅｅレベル以上に上昇されることを意味する。

しかしながら、この電流スイッチは安定状態の動作用で
はなく、変化のときにのみ所望される。

したがってトランジスタＱ８のベースは、ブーストキャ
パシタＣｔを通じてトランジスタＱ２のコレクタに接続
されている。この容量結合の効果は、トランジスタＱ２
のコレクタにおける電圧レベルの変動だけがトランジス
タＱ８のベースに伝送されることである。これは、下向
き変化の期間中に発生するＤ　Ｃｒｅｒレベル以下に入
力の信号が降下するときにのみ発生する。回路が安定状
態レベルである、すなわちＱｆまたはＱ２のいずれかが
オンであり、Ｒ１およびＲ２における電圧が変化しない
場合、Ｃ１を通過する信号はない。安定状態動作の期間
中、トランジスタＱ２のコレクタの電圧は容量を通って
伝送されず、トランジスタＱ８のベースは不変であり、
出力端子２０からトランジスタＱ８を通って流れる電流
はない。

トランジスタＱ２のコレクタ電圧が上昇し、トランジス
タＱ１のコレクタ電圧が降下し、トランジスタＱ９から
の出力電圧も下がったとき、変位電流がキャパシタＣ１
を通ってＱ８のベースに流れる。この電流はトランジス
タＱ８によって増幅され、負荷１８の容Ｊｌｉｌ　ＣＬ
を急速に放電することを助ける。

同時にトランジスタＱ８のベースは、トランジスタＱ８
のベース用の電圧クランプとして使用されるトランジス
タＱ７のエミッタに接続される。

トランジスタＱ７はＶｃｃ電源に接続されたコレクタと
、一定電圧レベルをトランジスタＱ８のベースに与える
ための電流リミッタトランジスタＱ５に接続されたベー
スとを有する。トランジスタＱ７は電圧クランプとして
動作し、またトランジスタＱ２のコレクタの降下エツジ
の期間中キャパシタＣ１を放電するように動作する（　
Ｖ　ｏｕｔを上昇する）。これはＱ８のベースの電圧振
幅を制限し、トランジスタＱ２に対するコレクタ電圧の
次の上昇エツジで変位電流を供給するように、Ｃｔが次
の信号変化のときに準備されることを保証する。

第４図は、キャパシタＣｔと共にトランジスタＱ７およ
びＱ８を使用した結果であり、入力および出力波形が示
されている。第４図において、波形２２で示された入力
ＥＣＬレベル信号は出力ＢＩＣＭＯＳレベル波形２６に
変換される。トランジスタＱ８を通って伝送される電流
が波形２８として図示され、出力に対する電流ドレイン
の急速な応答および安定状態動作に対する迅速な遮断を
示している。

クランプトランジスタＱ７、ブートストラップトランジ
スタＱ８およびブーストキャパシタＣ１から成る第１図
のクランプされた容量性ブートストラップ回路の動作は
、クランプトランジスタＱ７の導電インピーダンスを低
め、そのスイッチング速度を高める回路を使用すること
によってスピードアップされることができる。この回路
は第５図に示されている。第５図は、トランジスタＱｌ
ｌ、バイアスおよび良く知られたダーリントン形態でク
ランプトランジスタＱ７に接続されている抵抗Ｒ１１と
Ｒ１２を含む。よく知られているように、ダーリントン
構成はトランジスタＱ７の実効出力インピーダンスを減
少し、ブーストキャパシタＣ１を放電したときにトラン
ジスタによって供給された放電インピーダンスを減少さ
せる。このインピーダンスは第１図および第２図の回路
において低いが、それは正確にはゼロでない。したがっ
て（ブートストラップトランジスタＱ８のベースの電圧
でもある）トランジスタＱ７のエミッタの電圧はブース
トキャパシタＣ１の放電期間中その静止ＤＣ値よりも多
少低くなる。その結果、ブートストラップトランジスタ
Ｑ８のベースにおける電圧が充分回復される前に出力端
子２０における出力信号中の別の負の変化が現れるなら
ば、トランジスタＱ８は通常の状態下よりもオンになる
ときに僅かに長い遅延を有し、その結果第１図のゲート
の遅延になる。ゲートの遅延は信号周波数の関数なので
、これは望ましくない。

第５図のダーリントン回路を使用しないトランジスタＱ
８の回復時間が第６図に示されており、これはトランジ
スタＱ８のベースにおける電圧波形を現わしている。出
力端子２０における出力信号の負の変化の期間中、トラ
ンジスタＱ１のコレクタ電圧はブーストキャパシタＣ１
を通ってトランジスタＱ８のベースに結合された正の変
化を生じる。この最初の変化は第６図の波形において参
照番号５０により示されている。この変化に応答してト
ランジスタＱ８はオンになり、第６図の一部に示されて
いるようにブーストキャパシタＣＩの電圧が参照番号５
２と５４との間の波形で減衰し続ける。

ブーストキャパシタのベース電圧がトランジスタＱ８の
順方向バイアスした電圧より下がった場合、トランジス
タは少しだけオンになる。次に出力端子２０の出力電圧
が正の変化を実行する場合、トランジスタＱ１のコレク
タ電圧は降下する。このために負方向の電圧変化がブー
ストキャパシタＣＩを通って第６図の参照番号５６で示
された点でトランジスタＱ８のベースに結合される。こ
の点においてクランプトランジスタＱ７を通る順方向電
流はブーストキャパシタＣ１上での電荷の伝送を行ない
、これがキャパシタの電圧を正に変化する。

キャパシタの電圧はトランジスタＱ８の順方向導電点の
すぐ下のレベルまで回復する。ブーストキャパシタを放
電するために必要な時間は、第６図に“回復時間”とし
て示されている。正方向の変化がこの回復時間中にブー
ストキャパシタを通じてトランジスタＱ８のベースに結
合される場合、トランジスタはキャパシタの電圧が充分
に回復するまでターン・オンが遅延される。

第１図および第２図のクランプされた容量性ブートスト
ラップ回路によって与えられるものよりもさらに速く回
復するために、ダーリントントランジスタＱｌｌおよび
回復キャパシタＣ２が付加される。キャパシタＣ２は第
１の増幅出力１４とクランプトランジスタＱ７のベース
との間に接続されている。ダーリントントランジスタＱ
ｌｌは、クランプトランジスタＱ７のベースにおけるイ
ンピーダンスを減少させ、その低インピーダンス特性お
よびクランプの“スティフネス“を改善する。

ダーリントントランジスタＱ１１はそのコレクタがＶｃ
ｃに接続され、またそのベースはクランプが約３、　Ｖ
　ｂｅの大きさを有するクランプ電圧Ｖに接続されてい
る。この電圧は、例えば第２図のＲ３とＲ４との間から
これらの抵抗から選択された適切な値で得られることが
できる。■クランプの大きさがＥＣＬ対Ｑｌ、Ｑ２の動
作中Ｑ７およびＱｌｌをターン・オンにし続け、Ｑ８を
低いレベルの順方向導電性にバイアスし続ける。この後
者に関して、トランジスタＱ７のエミッタ電圧はトラン
ジスタＱ８のベースを依然として“クランプ″する。

正方向の電圧変化がブーストキャパシタＣ１を通ってト
ランジスタＱ１のコレクタからトランジスタＱ８のベー
スへ伝送されるとき、トランジスタＱ８はすぐに完全に
“ターン・オン”　し、キャパシタＣ１の電荷がトラン
ジスタＱ８のベース電圧をＶｂｅ以上に保持する間は伝
送する。同時にトランジスタＱ７の順方向導電がすぐに
キャパシタＣ１を放電し始める。

第１の増幅出力１４とトランジスタＱ７のベースとの間
に接続された回復キャパシタＣ２も容量性“タグをクラ
ンプトランジスタＱ７のベースに与えることによって第
６図の負のスパイクを減少することを助すけ、このタグ
はブーストキャパシタＣ１がクランプトランジスタＱ７
のエミッタに提供する“タグに等しいが、反対であるよ
うに構成されている。これに関して、出力端子２０の出
力レベルが正方向に変化したときにトランジスタＱ１の
コレクタの電圧は上昇し、この上昇電圧の正への変化が
回復キャパシタＣ２を通じてクランプトランジスタＱ７
のベースに結合され、これがクランプトランジスタＱ７
のエミッタ電流を増加し、またブーストキャパシタＣＩ
が放電される速度を増大する。

回復キャパシタＣ２およびダーリントントランジスタＱ
ｌｌの累積結果が第７図に示されている。

ここにおいて、ブートストラップトランジスタＱ８のベ
ースでの電圧に対する回復時間は第６図のものに比べて
著しく減少されている。

上記のように、差動増幅ステージを使用する種々の回路
用の出力の変化またはスイッチング応答性を改善するた
めの新しい容量性の結合電圧プルダウン回路が説明され
た。

上記の好ましい実施例は説明のために示されたものであ
る。本発明は記載された厳密な形態に限定されるもので
はなく、上記の説明に基いて多数の修正および変更を実
行することができる。実施例は、本発明の原理およびそ
の実際的な適用を最もよく説明するために選択され記載
されているものであり、当業者は種々の実施例において
、また特別に意図された使用に適するように種々の修正
を加えて本発明を有効に使用することができる。

本発明の技術的範囲は請求の範囲によってのみ限定され
るものである。

【図面の簡単な説明】

第１図は、本発明の原理にしたがって構成されたＥＣＬ
レベルをＢＩＣＭＯＳレベルに変換する回路の概略図を
示す。 第２図は第１図の回路の１つの詳細な実施例である。 第３図は、ブーストをしていない第２図の回路からの入
力および出力信号の典型的な電圧および電流波形を示す
。 第４図は第３図に対応した出力信号の典型的な電圧波形
、および出力期間中の第２図の回路のブスト部分におけ
る電流の典型的な電流波形を示す。 第５図は、ダーリントントランジスタおよび回復キャパ
シタの第１図の回路に対する接続を示す。 第６図および第７図は、第５図の接続を具備しないおよ
び具備した第１図の回路のブートストラップトランジス
タの動作を示す。 １０・・・変換回路、１０′・・・ＢＩＣＭＯＳレベル
変換回路、　１２・・・増幅回路、１４．１６・・・増
幅出力、１８・・・負荷回路、２０・・・出力端子、２
２・・・入力パルス、２４・・・出力パルス、Ｖｌｎ・
・・入力信号。 出願人代理人　弁理士　鈴江武彦 ０呼ｎへ、０呼ｎへ、０１ ′°辰仝工 １１／コ歓へ八にヒ＼

Claims (1)

1. 【特許請求の範囲】 （１）エミッタ結合論理レベルの入力信号を対応した二
   極ＣＭＯＳレベルの出力信号に変換する装置において、 高レベル側（Ｖｃｃ）電源と、 低レベル側（Ｖｅｅ）電源と、 前記入力信号の電流レベルを増幅し、第１および第２の
   出力を具備し、増幅された電流レベルを現わす第１の出
   力信号を第１の出力で生成し、前記第１の出力信号の相
   補出力を現わす第２の出力信号を第２の出力で発生する
   差動増幅手段と、容量性ドライバ出力と、 前記Ｖｃｃ電源および前記第１の出力に接続されており
   、前記第１の出力信号をＶｃｃとＶｅｅとの間の電圧レ
   ベルまでシフトし、前記容量性ドライバ出力において前
   記シフト手段に第１の出力信号を供給する出力ドライバ
   手段と、 ベースと、前記ドライバ出力に接続されているコレクタ
   と、前記Ｖｅｅ電源に接続されているエミッタとを有す
   るブートストラップトランジスタと、前記第２の出力信
   号の変動に応答して前記容量性ドライバ出力を放電する
   ように前記ブートストラップトランジスタに電流を流す
   ために前記ブートストラップトランジスタベースを前記
   第２の出力に結合しているブースト容量性伝送手段と、
   前記ブートストラップトランジスタベースにおいて予め
   定められた非導電電圧レベルを設定するために前記ブー
   トストラップトランジスタベースに接続されている電圧
   クランピング手段とを含む装置。 （２）前記電流レベルを限定するために前記差動増幅手
   段と、前記ＶｃｃおよびＶｅｅ電源に接続されている電
   流制御手段とを含む請求項１記載の装置。 （３）前記電圧クランピング手段は、前記ブートストラ
   ップトランジスタベースに接続されたエミッタと、前記
   Ｖｃｃ電源に接続されたコレクタと、前記電流制御手段
   に接続されたベースとを含む請求項２記載の装置。 （４）前記電流制御手段は、 一方の端部が前記Ｖｃｃ電源に接続された第１の抵抗と
   、前記第１の抵抗と直列に接続された第２の抵抗とを含
   み、前記第２の抵抗の第１の端部が結合部において前記
   第１の抵抗の第２の端部に結合されている分圧器と、 前記第２の抵抗の第２の端部に接続されているコレクタ
   と、前記Ｖｅｅ電源に接続されているエミッタとを有す
   る第１の電流トランジスタと、前記Ｖｃｃ電源に接続さ
   れているコレクタと、前記両抵抗の結合部に接続されて
   いるベースと、前記第１の電流トランジスタのベースに
   接続されているエミッタとを有する第２の電流トランジ
   スタと、 前記第２の電流トランジスタベースに接続されたベース
   と、前記差動増幅手段に接続されたコレクタと、前記Ｖ
   ｅｅ電源に接続されたエミッタとを有する制御トランジ
   スタとを含む請求項２記載の装置。 （５）前記容量性ドライバ出力において予め定められた
   最少の電圧レベルを設定するために前記容量性ドライバ
   出力と前記Ｖｅｅ電源との間に接続されたＤＣバイアス
   手段を含む請求項１記載の装置。 （６）前記容量性伝送手段は前記第２の出力と前記ブー
   トストラップトランジスタのベースとの間に接続された
   ブーストキャパシタであり、 前記クランピング手段は前記ブートストラップトランジ
   スタのベースおよび前記ブーストキャパシタに接続され
   たエミッタと、前記Ｖｅｅ電源に接続されたコレクタと
   、ベースとを有するクランプトランジスタであり、 前記クランプトランジスタに前記第１の出力信号の変動
   に応答して前記ブーストキャパシタ上の電荷を伝送する
   ために前記クランプトランジスタのベースを前記第１の
   出力に接続する回復容量性手段と、 前記クランプトランジスタによって前記ブーストキャパ
   シタに与えられる放電インピーダンスを減少するために
   前記クランプトランジスタのベースに接続されているブ
   ートストラップ手段とを具備している請求項１記載の装
   置。 （７）前記ＥＣＬ回路が前記容量を放電するために相補
   出力用ノードと前記出力端子に接続されたブートストラ
   ップ部とを有する電流スイッチングステージを具備して
   ＥＣＬ回路の出力端子に接続された負荷の容量に累積さ
   れる電荷を除去する方法において、 前記容量を充電する上昇変化と下降変化とを含む前記出
   力ノードにおいて第１の相補ノードの第１の信号に応答
   してＥＣＬ回路信号を発生し、前記第１の信号の下降変
   化に対応した上昇変化を含み、前記第１の信号と相補的
   な第２の信号を第２の相補ノードから前記ブートストラ
   ップ部に容量的に伝送し、 前記第２の信号の上昇変化に応答して前記容量を放電す
   るように前記ブートストラップ部を動作させ、 前記第２の信号が容量的に伝送され、前記ブートストラ
   ップ部から前記第２のノードへ放電電流を容量的に伝送
   する電圧レベルを前記ブートストラップ部においてクラ
   ンプするステップを含む方法。 （８）容量性負荷に結合するためのＥＣＬ出力回路にお
   いて、 第１および第２の出力を具備し、前記第１の出力で第１
   の出力信号を生成し前記第２の出力で第２の出力信号を
   発生し、前記第１の出力信号が実質的に前記第２の出力
   信号と相補的なものである差動増幅器と、 前記第１の出力に接続された入力および回路出力を有す
   る出力エミッタフォロアと、 前記回路出力から放電電流を伝送するために前記回路出
   力に接続されているブートストラップ回路と、 前記ブートストラップ回路と前記第２の出力との間に接
   続されているブーストキャパシタと、ブートストラップ
   回路動作用の電圧レベルを設定し、前記ブーストキャパ
   シタを放電するために前記ブーストキャパシタおよび前
   記ブートストラップ回路に接続された電圧クランプトラ
   ンジスタ回路とを含むＥＣＬ出力回路。 （９）前記電圧クランプトランジスタ回路と前記第１の
   出力との間に接続された回復キャパシタと、前記電圧ク
   ランプトランジスタ回路および前記回復キャパシタに接
   続されたダーリントントランジスタ回路とを含む請求項
   ８記載のＥＣＬ出力回路。 （１０）前記電圧クランプトランジスタ回路は前記ブー
   トストラップ回路に接続されたエミッタと、電源に接続
   されたコレクタと、ベースとを有するクランプトランジ
   スタおよびベースに接続されたクランプ電源を含む請求
   項９記載のＥＣＬ出力回路。 （１１）前記回復キャパシタは、第１の端子が前記第１
   の出力に接続され、第２の端子が前記クランプトランジ
   スタのベースに接続されている請求項１０記載のＥＣＬ
   出力回路。（１２）前記ダーリントントランジスタ回路
   は、前記クランプトランジスタのベースに接続されたエ
   ミッタと、電源に接続されたコレクタと、ベースとを有
   するダーリントントランジスタおよび前記ベースに接続
   されたクランプ電源を含む請求項１１記載のＥＣＬ出力
   回路。 （１３）前記回復キャパシタは、第１の端子が前記第１
   の出力に接続され、第２の端子が前記クランプトランジ
   スタのベースに接続されている請求項１１記載のＥＣＬ
   出力回路。