JP2737444B2 - 高速論理回路 - Google Patents
高速論理回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩにおいて大きな
負荷容量に対しても高速で動作し、さらにＬＳＩを構成
する場合のトランジスタ、容量、抵抗といった各素子の
大きさ、負荷容量、消費電力等、種々の要求条件に合わ
せて最適に設計することが出来る論理回路に関する。
負荷容量に対しても高速で動作し、さらにＬＳＩを構成
する場合のトランジスタ、容量、抵抗といった各素子の
大きさ、負荷容量、消費電力等、種々の要求条件に合わ
せて最適に設計することが出来る論理回路に関する。
【０００２】
【従来技術】ＬＳＩにおいて超高速論理回路を構成する
場合、従来のＥＣＬ回路をさらに高速化するため、カイ
ーヤップ・トー（Ｋａｉ−Ｙａｐ Ｔｏｈ）他著「２３
−ｐｓ／２．１−ｍＷ ＥＣＬゲート ウイズ エーシ
ー−カップルド アクティブプルーダウン エミッター
フォロワ ステージ（Ａ２３−ｐｓ／２．１−ｍＷＥＣ
Ｌ Ｇａｔｅ Ｗｉｔｈ ａｎ ＡＣ−Ｃｏｕｐｌｅｄ
Ａｃｔｉｖｅ Ｐｕｌｌ−Ｄｏｗｎ Ｅｍｉｔｔｅｒ
−Ｆｏｌｌｏｗｅｒ Ｓｔａｇｅ）」、アイトリプルイ
−ジャーナル オブ ソリッド−ステート サーキット
（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ），Ｖｏｌ．２４，Ｎｏ．５，
Ｏｃｔ．１９８９、１３０１ページから１３０６ページ
に記載されているように、信号がハイレベルからローレ
ベルへ変化する時にのみエミッタフォロワに流れる電流
を増加させることにより、少ない消費電力の増加で大き
な速度向上が得られる回路が知られている。以下のこの
方式について説明する。
場合、従来のＥＣＬ回路をさらに高速化するため、カイ
ーヤップ・トー（Ｋａｉ−Ｙａｐ Ｔｏｈ）他著「２３
−ｐｓ／２．１−ｍＷ ＥＣＬゲート ウイズ エーシ
ー−カップルド アクティブプルーダウン エミッター
フォロワ ステージ（Ａ２３−ｐｓ／２．１−ｍＷＥＣ
Ｌ Ｇａｔｅ Ｗｉｔｈ ａｎ ＡＣ−Ｃｏｕｐｌｅｄ
Ａｃｔｉｖｅ Ｐｕｌｌ−Ｄｏｗｎ Ｅｍｉｔｔｅｒ
−Ｆｏｌｌｏｗｅｒ Ｓｔａｇｅ）」、アイトリプルイ
−ジャーナル オブ ソリッド−ステート サーキット
（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ），Ｖｏｌ．２４，Ｎｏ．５，
Ｏｃｔ．１９８９、１３０１ページから１３０６ページ
に記載されているように、信号がハイレベルからローレ
ベルへ変化する時にのみエミッタフォロワに流れる電流
を増加させることにより、少ない消費電力の増加で大き
な速度向上が得られる回路が知られている。以下のこの
方式について説明する。
【０００３】図２は従来技術による論理回路の回路図を
示す。図２によれば、従来技術による論理回路は入力信
号源２０１と、ベースがそれぞれ入力信号源２０１の第
１，第２の出力に接続されたトランジスタ２１１，２１
２と、第１の端子がトランジスタ２１１，２１２のエミ
ッタに接続され、第２の端子が電源ＶＥＥに接続された
定電流源２０２と、第１の端子がＧＮＤに第２の端子が
それぞれトランジスタ２１１，２１２のコレクタに接続
された抵抗２２１，２２２と、コレクタがＧＮＤに、ベ
ースがトランジスタ２１２のコレクタに接続されたトラ
ンジスタ２１５と、第１の端子がトランジスタ２１５の
エミッタに接続され、第２の端子が電源ＶＴＴに接続さ
れた抵抗２２６と、第１の端子がトランジスタの２１１
のコレクタに接続された容量２３０と、コレクタがトラ
ンジスタ２１５のエミッタに、ベースが容量２３０の第
２の端子に、エミッタが電源ＶＴＴに接続されたトラン
ジスタ２１６と、コレクタがＧＮＤに、ベースが基準電
圧Ｖref に接続されたトランジスタ２１４と、第１の端
子がトランジスタ２１４のエミッタに接続され、第２の
端子が電源ＶＴＴに接続された抵抗２２５からなる。
示す。図２によれば、従来技術による論理回路は入力信
号源２０１と、ベースがそれぞれ入力信号源２０１の第
１，第２の出力に接続されたトランジスタ２１１，２１
２と、第１の端子がトランジスタ２１１，２１２のエミ
ッタに接続され、第２の端子が電源ＶＥＥに接続された
定電流源２０２と、第１の端子がＧＮＤに第２の端子が
それぞれトランジスタ２１１，２１２のコレクタに接続
された抵抗２２１，２２２と、コレクタがＧＮＤに、ベ
ースがトランジスタ２１２のコレクタに接続されたトラ
ンジスタ２１５と、第１の端子がトランジスタ２１５の
エミッタに接続され、第２の端子が電源ＶＴＴに接続さ
れた抵抗２２６と、第１の端子がトランジスタの２１１
のコレクタに接続された容量２３０と、コレクタがトラ
ンジスタ２１５のエミッタに、ベースが容量２３０の第
２の端子に、エミッタが電源ＶＴＴに接続されたトラン
ジスタ２１６と、コレクタがＧＮＤに、ベースが基準電
圧Ｖref に接続されたトランジスタ２１４と、第１の端
子がトランジスタ２１４のエミッタに接続され、第２の
端子が電源ＶＴＴに接続された抵抗２２５からなる。
【０００４】図３は、図２に示す回路の動作状態を示す
波形図である。図３を参照して図２に示す従来技術によ
る論理回路の動作の説明を行なう。入力電圧源２０１か
ら図３（ａ）に示すハイからローに変化する波形がトラ
ンジスタ２１１のベースに入力されるものとする。する
と、トランジスタ２１２，２１１のそれぞれのコレクタ
から図３（ｂ），（ｃ）に示す差動出力が得られる。正
相の出力はトランジスタ２１５、抵抗２２６で構成され
るエミッタフォロワ回路を駆動する。
波形図である。図３を参照して図２に示す従来技術によ
る論理回路の動作の説明を行なう。入力電圧源２０１か
ら図３（ａ）に示すハイからローに変化する波形がトラ
ンジスタ２１１のベースに入力されるものとする。する
と、トランジスタ２１２，２１１のそれぞれのコレクタ
から図３（ｂ），（ｃ）に示す差動出力が得られる。正
相の出力はトランジスタ２１５、抵抗２２６で構成され
るエミッタフォロワ回路を駆動する。
【０００５】また、図３（ｃ）に示す逆相出力は容量２
３０で微分され、図３（ｄ）に示す様に入力波形の立ち
下がりにおいてピークを持つ波形となり、トランジスタ
２１６を駆動する。すると、トランジスタ２１６のエミ
ッタには図３（ｅ）に示す様に入力の立ち下がりにおい
てピークを持つ電流が流れ、負荷容量２４０を急速に放
電する。
３０で微分され、図３（ｄ）に示す様に入力波形の立ち
下がりにおいてピークを持つ波形となり、トランジスタ
２１６を駆動する。すると、トランジスタ２１６のエミ
ッタには図３（ｅ）に示す様に入力の立ち下がりにおい
てピークを持つ電流が流れ、負荷容量２４０を急速に放
電する。
【０００６】一方、トランジスタ２１４、抵抗２２５に
より構成されたエミッタフォロワに、バイアス電圧Ｖ
ref を与えることにより、トランジスタ２１６のエミッ
タにバイアス電流を流す。これにより、トランジスタ２
１６でどれくらいの電流を放電するかを決定する。この
ようにして図２に示す論理回路は入力した論理信号をそ
のまま伝えるバッファとして動作する。
より構成されたエミッタフォロワに、バイアス電圧Ｖ
ref を与えることにより、トランジスタ２１６のエミッ
タにバイアス電流を流す。これにより、トランジスタ２
１６でどれくらいの電流を放電するかを決定する。この
ようにして図２に示す論理回路は入力した論理信号をそ
のまま伝えるバッファとして動作する。
【０００７】出力段がエミッタフォロワのみのＥＣＬ論
理回路では、出力の立ち下がりにおける負荷容量２４０
の放電が抵抗２２６のみを通して行なわれる。このた
め、消費電力を下げるために抵抗２２６の値を大きくす
ると、出力の立ち下がりにおける遅延時間が大きくなる
が、図２に示した回路を使用することにより、消費電力
を増加させることなく遅延時間を改善することが出来
る。
理回路では、出力の立ち下がりにおける負荷容量２４０
の放電が抵抗２２６のみを通して行なわれる。このた
め、消費電力を下げるために抵抗２２６の値を大きくす
ると、出力の立ち下がりにおける遅延時間が大きくなる
が、図２に示した回路を使用することにより、消費電力
を増加させることなく遅延時間を改善することが出来
る。
【０００８】
【発明が解決しようとする課題】以上に述べた従来技術
による論理回路においては出力の立ち下がりにおいて遅
延時間が改善されるが、カレントスイッチを構成するト
ランジスタ２１１のコレクタに直接微分用容量２３０が
付くため、出力の立ち上がりに、カレントスイッチの遅
延時間が劣化するという欠点がある。また、定電圧Ｖ
ref によってトランジスタ２１６のバイアス電流を決定
しているが、このバイアス電流Ｉb とＶref の関係が Ｉb ＝Ｉo 〔ｅｘｐ｛（ｑＶref ）／（ｋＴ）｝−１〕 となるため、Ｖref のずれが非常に大きくバイアス電流
Ｉb を変化させることとなり、論理回路の遅延特性を大
きく変えてしまうという欠点がある。同様にトランジス
タ２１４，２１５の順方向電圧Ｖf が温度により変化す
ることによっても、バイアス電流Ｉb が大きく変化して
しまう。さらに、従来方式による論理回路では負荷容量
に対して、駆動能力を最適化する方法が知られていなか
った。
による論理回路においては出力の立ち下がりにおいて遅
延時間が改善されるが、カレントスイッチを構成するト
ランジスタ２１１のコレクタに直接微分用容量２３０が
付くため、出力の立ち上がりに、カレントスイッチの遅
延時間が劣化するという欠点がある。また、定電圧Ｖ
ref によってトランジスタ２１６のバイアス電流を決定
しているが、このバイアス電流Ｉb とＶref の関係が Ｉb ＝Ｉo 〔ｅｘｐ｛（ｑＶref ）／（ｋＴ）｝−１〕 となるため、Ｖref のずれが非常に大きくバイアス電流
Ｉb を変化させることとなり、論理回路の遅延特性を大
きく変えてしまうという欠点がある。同様にトランジス
タ２１４，２１５の順方向電圧Ｖf が温度により変化す
ることによっても、バイアス電流Ｉb が大きく変化して
しまう。さらに、従来方式による論理回路では負荷容量
に対して、駆動能力を最適化する方法が知られていなか
った。
【０００９】
【課題を解決するための手段】（１）本発明の第１の手
段によれば、カレントスイッチ論理回路と、このカレン
トスイッチ論理回路の相補出力の第１の出力に接続され
た第１のエミッタフォロワ回路と、前記カレントスイッ
チ論理回路の相補出力の第２の出力に接続された第２の
エミッタフォロワ回路と、第１の端子が前記第２のエミ
ッタフォロワ回路の出力に接続された容量と、コレクタ
が前記第１のエミッタフォロワ回路の出力に接続され、
ベースが前記容量の第２の端子に接続されエミッタが電
源に接続されたトランジスタとを備え、２個のダイオー
ドを直列接続し、これら２個のダイドオードに電流を流
して発生させた電圧を第３のエミッタフォロワ回路でバ
ッファし、前記トランジスタのベースに接続することを
特徴とした論理回路が得られる。
段によれば、カレントスイッチ論理回路と、このカレン
トスイッチ論理回路の相補出力の第１の出力に接続され
た第１のエミッタフォロワ回路と、前記カレントスイッ
チ論理回路の相補出力の第２の出力に接続された第２の
エミッタフォロワ回路と、第１の端子が前記第２のエミ
ッタフォロワ回路の出力に接続された容量と、コレクタ
が前記第１のエミッタフォロワ回路の出力に接続され、
ベースが前記容量の第２の端子に接続されエミッタが電
源に接続されたトランジスタとを備え、２個のダイオー
ドを直列接続し、これら２個のダイドオードに電流を流
して発生させた電圧を第３のエミッタフォロワ回路でバ
ッファし、前記トランジスタのベースに接続することを
特徴とした論理回路が得られる。
【００１０】（２）本発明の第２の手段によれば、第１
のエミッタフォロワの出力に接続されるトランジスタの
エミッタ面積を、該第１のエミッタフォロワの出力に接
続される負荷容量によって変更することを特徴とした前
記第１項に記載の論理回路が得られる。
のエミッタフォロワの出力に接続されるトランジスタの
エミッタ面積を、該第１のエミッタフォロワの出力に接
続される負荷容量によって変更することを特徴とした前
記第１項に記載の論理回路が得られる。
【００１１】（３）本発明の第３の手段によれば、第２
のエミッタフォロワの出力に接続される容量の値を第１
のエミッタフォロワの出力に接続される負荷容量によっ
て変更することを特徴とした前記第１項または２項に記
載の論理回路が得られる。
のエミッタフォロワの出力に接続される容量の値を第１
のエミッタフォロワの出力に接続される負荷容量によっ
て変更することを特徴とした前記第１項または２項に記
載の論理回路が得られる。
【００１２】（４）本発明の第４の手段によれば、第２
のエミッタフォロワの出力に接続される容量によって構
成される時定数を動作する周波数に応じて変更すること
を特徴とした前記第１項，２項または３項に記載の論理
回路が得られる。
のエミッタフォロワの出力に接続される容量によって構
成される時定数を動作する周波数に応じて変更すること
を特徴とした前記第１項，２項または３項に記載の論理
回路が得られる。
【００１３】（５）本発明の第５の手段によれば、第１
のエミッタフォロワの駆動能力を該第１のエミッタフォ
ロワの出力に接続される負荷容量によって変更すること
を特徴とした前記第１項，２項，３項または第４項に記
載の論理回路が得られる。
のエミッタフォロワの駆動能力を該第１のエミッタフォ
ロワの出力に接続される負荷容量によって変更すること
を特徴とした前記第１項，２項，３項または第４項に記
載の論理回路が得られる。
【００１４】
【作用】カレントスイッチと微分用容量の間にエミッタ
フォロワをおき、駆動能力を増加させて微分用容量を駆
動することにより、微分用容量を大きくすることがで
き、さらに大きな負荷を駆動することが可能となる。
フォロワをおき、駆動能力を増加させて微分用容量を駆
動することにより、微分用容量を大きくすることがで
き、さらに大きな負荷を駆動することが可能となる。
【００１５】さらにＶref の発生回路としてトランジス
タ２１４，２１６のＶf と同様な温度特性を持つダイオ
ードを２個直列に使用してＶf の温度特性を打ち消すこ
とにより、回路素子のばらつき、温度変動にたいして遅
延時間変動の少ない回路を提供することが出来る。
タ２１４，２１６のＶf と同様な温度特性を持つダイオ
ードを２個直列に使用してＶf の温度特性を打ち消すこ
とにより、回路素子のばらつき、温度変動にたいして遅
延時間変動の少ない回路を提供することが出来る。
【００１６】また、負荷容量の大きさにより負荷容量放
電用トランジスタのエミッタ面積を変える、微分容量を
変える、出力エミッタフォロワに流す電流を変える、回
路の動作周波数により微分容量により構成される時定数
を変えるといったいずれかの調整をゲート毎に行なうこ
とにより負荷容量に関わらず、波形の劣化を最小限に押
えることができる。
電用トランジスタのエミッタ面積を変える、微分容量を
変える、出力エミッタフォロワに流す電流を変える、回
路の動作周波数により微分容量により構成される時定数
を変えるといったいずれかの調整をゲート毎に行なうこ
とにより負荷容量に関わらず、波形の劣化を最小限に押
えることができる。
【００１７】
【実施例】以下に図面を参照して本発明の論理回路の動
作を説明する。図１は本発明の実施例を示す回路図であ
る。図１によれば、本発明の実施例は、入力信号源１０
１と、ベースがそれぞれ入力信号源１０１の第１、第２
の出力に接続されたトランジスタ１１１，１１２と、第
１の端子がトランジスタ１１１，１１２のエミッタに接
続され、第２の端子が電源ＶＥＥに接続された定電流源
１０２と、第１の端子がＧＮＤに、第２に端子がそれぞ
れトランジスタ１１１，１１２のコレクタに接続された
抵抗１２１，１２２と、コレクタがＧＮＤに、ベースが
トランジスタ１１２のコレクタに接続されたトランジス
タ１１５と、第１の端子がトランジスタ１１５のエミッ
タに接続され、第２の端子が電源ＶＴＴに接続され抵抗
１２６と、コレクタがＧＮＤに、ベースがトランジスタ
１１１のコレクタに接続されたトランジスタ１１３と、
第１の端子がトランジスタ１１３のエミッタに、第２の
端子が電源ＶＴＴに接続された抵抗１２３と、第１の端
子がトランジスタ１１３のエミッタに接続された容量１
３０と、コレクタがトランジスタ１１５のエミッタに、
ベースが容量１３０の第２の端子に、エミッタが電源Ｖ
ＴＴに接続されたトランジスタ１１６と、第１の端子が
ＧＮＤに接続された抵抗１２４と、アノードが抵抗１２
４の第２の端子に接続されたダイオード１４０と、アノ
ードがダイオード１４０のカソードに、カソードが電源
ＶＴＴに接続されたダイオード１４１と、コレクタがＧ
ＮＤに、ベースがダイオード１４０のアノードに接続さ
れたトランジスタ１１４と、第１の端子がトランジスタ
１１４のエミッタに接続され、第２の端子が電源ＶＴＴ
に接続された抵抗１２５とからなる。
作を説明する。図１は本発明の実施例を示す回路図であ
る。図１によれば、本発明の実施例は、入力信号源１０
１と、ベースがそれぞれ入力信号源１０１の第１、第２
の出力に接続されたトランジスタ１１１，１１２と、第
１の端子がトランジスタ１１１，１１２のエミッタに接
続され、第２の端子が電源ＶＥＥに接続された定電流源
１０２と、第１の端子がＧＮＤに、第２に端子がそれぞ
れトランジスタ１１１，１１２のコレクタに接続された
抵抗１２１，１２２と、コレクタがＧＮＤに、ベースが
トランジスタ１１２のコレクタに接続されたトランジス
タ１１５と、第１の端子がトランジスタ１１５のエミッ
タに接続され、第２の端子が電源ＶＴＴに接続され抵抗
１２６と、コレクタがＧＮＤに、ベースがトランジスタ
１１１のコレクタに接続されたトランジスタ１１３と、
第１の端子がトランジスタ１１３のエミッタに、第２の
端子が電源ＶＴＴに接続された抵抗１２３と、第１の端
子がトランジスタ１１３のエミッタに接続された容量１
３０と、コレクタがトランジスタ１１５のエミッタに、
ベースが容量１３０の第２の端子に、エミッタが電源Ｖ
ＴＴに接続されたトランジスタ１１６と、第１の端子が
ＧＮＤに接続された抵抗１２４と、アノードが抵抗１２
４の第２の端子に接続されたダイオード１４０と、アノ
ードがダイオード１４０のカソードに、カソードが電源
ＶＴＴに接続されたダイオード１４１と、コレクタがＧ
ＮＤに、ベースがダイオード１４０のアノードに接続さ
れたトランジスタ１１４と、第１の端子がトランジスタ
１１４のエミッタに接続され、第２の端子が電源ＶＴＴ
に接続された抵抗１２５とからなる。
【００１８】本実施例の論理回路に示す入力信号源１０
１から図３（ａ）に示すハイからローに変化する波形が
トランジスタ１１１のベースに入力されるものとする。
すると、トランジスタ１１２，１１１のそれぞれのコレ
クタから従来例に示す論理回路と同様に図３（ｂ），
（ｃ）に示す差動出力が得られる。正相の出力はトラン
ジスタ１１５、抵抗１２６で構成されるエミッタフォロ
ワ回路を駆動する。
１から図３（ａ）に示すハイからローに変化する波形が
トランジスタ１１１のベースに入力されるものとする。
すると、トランジスタ１１２，１１１のそれぞれのコレ
クタから従来例に示す論理回路と同様に図３（ｂ），
（ｃ）に示す差動出力が得られる。正相の出力はトラン
ジスタ１１５、抵抗１２６で構成されるエミッタフォロ
ワ回路を駆動する。
【００１９】また、図３（ｃ）に示す逆相出力はトラン
ジスタ１１３、抵抗１２３で構成されるエミッタフォロ
ワでバッファされた後、容量１３０で微分され、図３
（ｄ）に示す様に入力波形の立ち上がりにおいてピーク
を持つ波形となり、トランジスタ１１６を駆動する。す
ると、トランジスタ１１６のエミッタには図３（ｅ）に
示す様に入力の立ち下がりにおいてピークを持つ電流が
流れ、負荷容量１５０を急速に放電する。
ジスタ１１３、抵抗１２３で構成されるエミッタフォロ
ワでバッファされた後、容量１３０で微分され、図３
（ｄ）に示す様に入力波形の立ち上がりにおいてピーク
を持つ波形となり、トランジスタ１１６を駆動する。す
ると、トランジスタ１１６のエミッタには図３（ｅ）に
示す様に入力の立ち下がりにおいてピークを持つ電流が
流れ、負荷容量１５０を急速に放電する。
【００２０】一方、ダイオード１４０，１４１の順方向
電圧で決まるバイアス電圧をトランジスタ１１４、抵抗
１２５により構成されたエミッタフォロワでバッファし
て、トランジスタ１１６のベースに加え、トランジスタ
１１６のエミッタにバイアス電流を流す。
電圧で決まるバイアス電圧をトランジスタ１１４、抵抗
１２５により構成されたエミッタフォロワでバッファし
て、トランジスタ１１６のベースに加え、トランジスタ
１１６のエミッタにバイアス電流を流す。
【００２１】本回路においては微分容量１３０をエミッ
タフォロワにより充電しているため、トランジスタ１１
１のコレクタに付く負荷が小さい。したがって、トラン
ジスタ１１１，１１２で構成されるカレントスイッチの
動作速度を損なうことなく微分容量１３０を大きくする
ことができ、トランジスタ１１６で大きな負荷容量を駆
動することが出来る。
タフォロワにより充電しているため、トランジスタ１１
１のコレクタに付く負荷が小さい。したがって、トラン
ジスタ１１１，１１２で構成されるカレントスイッチの
動作速度を損なうことなく微分容量１３０を大きくする
ことができ、トランジスタ１１６で大きな負荷容量を駆
動することが出来る。
【００２２】さらに、トランジスタ１１６に流れるバイ
アス電流はトランジスタ１１４，１１６、ダイオード１
４０，１４１の順方向電圧で決定されるが、ＬＳＩ内部
ではそれぞれの温度特性を合わせることは容易に出来る
ので、バイアス電流を安定化することが出来る。ここ
で、カレントスイッチ部以外の負荷駆動回路は必要とす
る電圧が低いため、電源としてＶＥＥ、ＶＴＴの２種類
を使用することにより、消費電力を小さく押えている。
また、それぞれの抵抗１２３〜１２６はそれぞれ、定電
流源としても以上に説明したのと同様な動作をすること
が出来る。
アス電流はトランジスタ１１４，１１６、ダイオード１
４０，１４１の順方向電圧で決定されるが、ＬＳＩ内部
ではそれぞれの温度特性を合わせることは容易に出来る
ので、バイアス電流を安定化することが出来る。ここ
で、カレントスイッチ部以外の負荷駆動回路は必要とす
る電圧が低いため、電源としてＶＥＥ、ＶＴＴの２種類
を使用することにより、消費電力を小さく押えている。
また、それぞれの抵抗１２３〜１２６はそれぞれ、定電
流源としても以上に説明したのと同様な動作をすること
が出来る。
【００２３】つぎに、図１を参照して、負荷容量１５０
に対して駆動能力を最適化する手段について説明する。
まず、微分容量１３０を負荷容量１５０に対応して大き
くする手段がある。微分容量１３０の容量を大きくする
ことにより、トランジスタ１１６のベースに入力される
電圧が大きくなり、大きな負荷を放電することが出来
る。このとき、微分容量を大きくする場合には動作周波
数より時定数が大きくなりすぎないように抵抗１２３，
１２５を小さくする。これにより、毎回出力波形の立ち
下がり毎にトランジスタ１１６のベースに電圧パルスを
発生することが出来る。
に対して駆動能力を最適化する手段について説明する。
まず、微分容量１３０を負荷容量１５０に対応して大き
くする手段がある。微分容量１３０の容量を大きくする
ことにより、トランジスタ１１６のベースに入力される
電圧が大きくなり、大きな負荷を放電することが出来
る。このとき、微分容量を大きくする場合には動作周波
数より時定数が大きくなりすぎないように抵抗１２３，
１２５を小さくする。これにより、毎回出力波形の立ち
下がり毎にトランジスタ１１６のベースに電圧パルスを
発生することが出来る。
【００２４】第２の手段はトランジスタ１１６のエミッ
タ面積を負荷容量１５０の値に応じて大きくする手段で
ある。この方式によればトランジスタ１１６の同じベー
ス電圧の上昇に対して電流駆動能力を増加させることが
でき、より多くの電流を負荷容量１５０から放電するこ
とが出来る。
タ面積を負荷容量１５０の値に応じて大きくする手段で
ある。この方式によればトランジスタ１１６の同じベー
ス電圧の上昇に対して電流駆動能力を増加させることが
でき、より多くの電流を負荷容量１５０から放電するこ
とが出来る。
【００２５】第３の手段は負荷容量１５０の値に応じて
トランジスタ１１５のエミッタ面積、抵抗１２６の値を
変え、エミッタフォロワの駆動能力を上げる手段であ
る。これにより、負荷容量１５０が大きくなった場合の
出力波形の立ち上がりの遅延劣化を防ぐことが出来る。
トランジスタ１１５のエミッタ面積、抵抗１２６の値を
変え、エミッタフォロワの駆動能力を上げる手段であ
る。これにより、負荷容量１５０が大きくなった場合の
出力波形の立ち上がりの遅延劣化を防ぐことが出来る。
【００２６】以上の３種類の最適化法を組み合わせて使
用することにより、ＬＳＩを構成する場合のトランジス
タ、容量、抵抗といった各素子の大きさ、負荷容量、消
費電力等、種々の要求条件に合わせて最適に回路を設計
することが出来る。
用することにより、ＬＳＩを構成する場合のトランジス
タ、容量、抵抗といった各素子の大きさ、負荷容量、消
費電力等、種々の要求条件に合わせて最適に回路を設計
することが出来る。
【００２７】
【発明の効果】以上述べたように本発明によれば、大き
な負荷容量に対しても高速で動作し、さらに、ＬＳＩを
構成する場合のトランジスタ、容量、抵抗といった各素
子の大きさ、負荷容量、消費電力等、種々の要求条件に
合わせて最適に設計することが出来る論理回路を提供す
ることが出来る。
な負荷容量に対しても高速で動作し、さらに、ＬＳＩを
構成する場合のトランジスタ、容量、抵抗といった各素
子の大きさ、負荷容量、消費電力等、種々の要求条件に
合わせて最適に設計することが出来る論理回路を提供す
ることが出来る。
【図１】本発明の実施例の構成を示す回路図。
【図２】従来の論理回路の構成を示す回路図。
【図３】図１及び図２に示す論理回路の動作を示す波形
図。
図。
１０１，２０１ 入力信号源 １０２，２０２ 定電流源 １１１〜１１６，２１１，２１２，２１４〜２１６
トランジスタ １２１〜１２６，２２１，２２２，２２５，２２６
抵抗 １３０，１５０，２３０，２４０ 容量 １４０，１４１ ダイオード
トランジスタ １２１〜１２６，２２１，２２２，２２５，２２６
抵抗 １３０，１５０，２３０，２４０ 容量 １４０，１４１ ダイオード
Claims (5)
- 【請求項１】 カレントスイッチ論理回路と、このカレ
ントスイッチ論理回路の相補出力の第１の出力に接続さ
れた第１のエミッタフォロワ回路と、前記カレントスイ
ッチ論理回路の相補出力の第２の出力に接続された第２
のエミッタフォロワ回路と、第１の端子が前記第２のエ
ミッタフォロワ回路の出力に接続された容量と、コレク
タが前記第１のエミッタフォロワ回路の出力に接続さ
れ、ベースが前記容量の第２の端子に接続されエミッタ
が電源に接続されたトランジスタと、互いに直列に接続
された２個のダイオードと、これら２個のダイオードに
直列に接続されている抵抗と、前記２個のダイオードを
直列に接続してなる回路の両端の電圧をバッファし出力
電圧を前記トランジスタのベースに供給する第３のエミ
ッタフォロワ回路と、前記２個のダイオードと前記抵抗
との直列接続回路に電源の電圧を導き前記２個のダイオ
ードに電流を流がさせる導体とを備えてなることを特徴
とした論理回路。 - 【請求項２】 第１のエミッタフォロワの出力に接続さ
れるトランジスタのエミッタ面積を、該第１のエミッタ
フォロワの出力に接続される負荷容量によって変更する
ことを特徴とした請求項１に記載の論理回路。 - 【請求項３】 第２のエミッタフォロワの出力に接続さ
れる容量の値を第１のエミッタフォロワの出力に接続さ
れる負荷容量によって変更することを特徴とした請求項
１または２に記載の論理回路。 - 【請求項４】 第２のエミッタフォロワの出力に接続さ
れる容量によって構成される時定数を動作する周波数に
応じて変更することを特徴とした請求項１，２または３
に記載の論理回路。 - 【請求項５】 第１のエミッタフォロワの駆動能力を該
第１のエミッタフォロワの出力に接続される負荷容量に
よって変更することを特徴とした請求項１，２，３また
は４に記載の論理回路。
Priority Applications (3)
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|---|---|---|---|
| JP3128502A JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
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| EP92107299A EP0511646A1 (en) | 1991-04-30 | 1992-04-29 | High-speed logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128502A JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329712A JPH04329712A (ja) | 1992-11-18 |
| JP2737444B2 true JP2737444B2 (ja) | 1998-04-08 |
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ID=14986332
Family Applications (1)
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|---|---|---|---|
| JP3128502A Expired - Fee Related JP2737444B2 (ja) | 1991-04-30 | 1991-04-30 | 高速論理回路 |
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| EP (1) | EP0511646A1 (ja) |
| JP (1) | JP2737444B2 (ja) |
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| US7560961B1 (en) * | 2006-08-11 | 2009-07-14 | Marvell International Ltd. | Voltage driver circuit |
| JP5581263B2 (ja) * | 2010-05-13 | 2014-08-27 | 株式会社半導体エネルギー研究所 | バッファ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4855622A (en) * | 1987-12-18 | 1989-08-08 | North American Philips Corporation, Signetics Division | TTL compatible switching circuit having controlled ramp output |
| US4874970A (en) * | 1988-05-11 | 1989-10-17 | Applied Micro Circuits Corporation | ECL output with Darlington or common collector-common emitter drive |
| US5047670A (en) * | 1988-05-25 | 1991-09-10 | Texas Instruments Incorporated | BiCMOS TTL input buffer |
| FR2641143A1 (en) * | 1988-12-27 | 1990-06-29 | Thomson Composants Militaires | Output buffer amplifier in bipolar technology |
| KR930009491B1 (ko) * | 1989-09-18 | 1993-10-04 | 후지쓰 가부시끼가이샤 | Ecl회로 |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
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| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| US5101124A (en) * | 1991-01-10 | 1992-03-31 | National Semiconductor Corporation | ECL to TTL translator circuit with improved slew rate |
-
1991
- 1991-04-30 JP JP3128502A patent/JP2737444B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-28 US US07/874,836 patent/US5237216A/en not_active Expired - Lifetime
- 1992-04-29 EP EP92107299A patent/EP0511646A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
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| JPH04329712A (ja) | 1992-11-18 |
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