JP2570480B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2570480B2 JP2570480B2 JP2217559A JP21755990A JP2570480B2 JP 2570480 B2 JP2570480 B2 JP 2570480B2 JP 2217559 A JP2217559 A JP 2217559A JP 21755990 A JP21755990 A JP 21755990A JP 2570480 B2 JP2570480 B2 JP 2570480B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- level
- voltage
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、レベル変換回路に関し、特に、トランジス
タのベースエミッタ間逆耐圧問題をなくしたCMOS/ECLレ
ベル変換回路に関する。
タのベースエミッタ間逆耐圧問題をなくしたCMOS/ECLレ
ベル変換回路に関する。
従来の技術 従来のCMOSレベルをECL（Emitter Coupled Logic）レ
ベルに変換する回路を第１図〜第９図に示す。
ベルに変換する回路を第１図〜第９図に示す。
第７図は、ECLを構成する差動回路の一方の入力に参
照電圧７を印加し、もう一方の入力にCMOSレベルを入力
するというものである。
照電圧７を印加し、もう一方の入力にCMOSレベルを入力
するというものである。
CMOSレベル入力１が参照電圧（Vref）７より大きくな
るとECL出力10はロウレベルからハイレベルへ変化す
る。
るとECL出力10はロウレベルからハイレベルへ変化す
る。
第８図はCMOSレベルを抵抗分割することにより、第７
図と同じ差動回路に入力するものである。閾値が抵抗分
割によって変化することと、抵抗に流れる電流をCMOS出
力で駆動しなければならないこと以外は第７図と同じ動
作原理である。すなわち、抵抗分割することによって、
トランジスタ５のベースすなわちECL入力２のロウレベ
ルを0Vではなく、0VとVCCの間に設定したものである。
図と同じ差動回路に入力するものである。閾値が抵抗分
割によって変化することと、抵抗に流れる電流をCMOS出
力で駆動しなければならないこと以外は第７図と同じ動
作原理である。すなわち、抵抗分割することによって、
トランジスタ５のベースすなわちECL入力２のロウレベ
ルを0Vではなく、0VとVCCの間に設定したものである。
第９図はトランジスタ３よりなるエミッタホロワを介
してECL入力２に信号を印加するものである。エミッタ
ホロワによって、ECL入力２のハイレベルはVCCよりトラ
ンジスタのベース・エミッタ間電圧一段分低い値となる
が、ロウレベルは0Vである。
してECL入力２に信号を印加するものである。エミッタ
ホロワによって、ECL入力２のハイレベルはVCCよりトラ
ンジスタのベース・エミッタ間電圧一段分低い値となる
が、ロウレベルは0Vである。
発明が解決しようとする課題 しかしながら、第７図、第９図の従来のレベル変換回
路では、ECL入力２のロウレベルが0Vとなるために、ト
ランジスタ５のベース・エミッタ間が大きく逆バイアス
されるという欠点があった。
路では、ECL入力２のロウレベルが0Vとなるために、ト
ランジスタ５のベース・エミッタ間が大きく逆バイアス
されるという欠点があった。
第７図に示された従来回路（１）の動作を第５図、第
６図に示す。
６図に示す。
横軸の入力端子１の電圧がVrefを超えたところで出力
端子10の電圧はロウレベルからハイレベルに変化する。
一方、トランジスタ５、６のエミッタ電圧は破線で示す
ようにトランジスタ５、６のベース電圧の高い方よりト
ランジスタ５又は６のベースエミッタ間電圧VBEだけ低
い値となる。すなわち、端子１の電圧がVrefより低いと
きにはトランジスタ５、６のエミッタ電圧は（Vref−V
BE）となり、端子１の電圧がVrefより大きいときには
（端子１の電圧−VBE）となる。
端子10の電圧はロウレベルからハイレベルに変化する。
一方、トランジスタ５、６のエミッタ電圧は破線で示す
ようにトランジスタ５、６のベース電圧の高い方よりト
ランジスタ５又は６のベースエミッタ間電圧VBEだけ低
い値となる。すなわち、端子１の電圧がVrefより低いと
きにはトランジスタ５、６のエミッタ電圧は（Vref−V
BE）となり、端子１の電圧がVrefより大きいときには
（端子１の電圧−VBE）となる。
第５図をみると、入力端子１の電圧が0Vのときに、ト
ランジスタ５の逆バイアスは−（Vref−VBE）Ｖとな
る。
ランジスタ５の逆バイアスは−（Vref−VBE）Ｖとな
る。
この電圧を小さくするために、第６図に示すようにV
refの値を低く設定すると、入力端子１の電圧が0Vのと
きにはトランジスタ５のベースエミッタ間の逆バイアス
電圧は低くなる。
refの値を低く設定すると、入力端子１の電圧が0Vのと
きにはトランジスタ５のベースエミッタ間の逆バイアス
電圧は低くなる。
しかしながら、入力端子１の電圧がVCCとなったとき
に逆にトランジスタ６のベースエミッタ間が−（VCC−V
ref−VBE）Ｖだけ逆バイアスされてしまう。なぜなら、
トランジスタ６ベースには常にVrefが印加されているか
らである。
に逆にトランジスタ６のベースエミッタ間が−（VCC−V
ref−VBE）Ｖだけ逆バイアスされてしまう。なぜなら、
トランジスタ６ベースには常にVrefが印加されているか
らである。
トランジスタの高速化がすすむと、トランジスタのベ
ースエミッタ間の逆耐圧が問題になることが考えられ
る。特にCMOSレベルが入力される端子には0VかVCCが印
加されるので、第５図、第６図のトランジスタの逆バイ
アスが最も大きくなるところに動作点が設定されること
となる。
ースエミッタ間の逆耐圧が問題になることが考えられ
る。特にCMOSレベルが入力される端子には0VかVCCが印
加されるので、第５図、第６図のトランジスタの逆バイ
アスが最も大きくなるところに動作点が設定されること
となる。
CMOSレベルのロウレベルを上げるために、第８図のよ
うに抵抗分割することは可能であるが、端子１に印加さ
れるCMOS出力は、ロウレベルのときに抵抗に流れる電流
を駆動する必要がある。このために、立上がり、立下が
り時間が遅くなることが考えられる。
うに抵抗分割することは可能であるが、端子１に印加さ
れるCMOS出力は、ロウレベルのときに抵抗に流れる電流
を駆動する必要がある。このために、立上がり、立下が
り時間が遅くなることが考えられる。
第９図はCMOSとECLの間にエミッタホロワを入れたも
のであるが、端子１が0Vのときには端子２の電圧は0Vで
あり、端子１の電圧がVCCのときには端子２の電圧はVCC
−VBEとなるので第７図の回路と同じ問題をかかえてい
る。
のであるが、端子１が0Vのときには端子２の電圧は0Vで
あり、端子１の電圧がVCCのときには端子２の電圧はVCC
−VBEとなるので第７図の回路と同じ問題をかかえてい
る。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規なレベル変換回路
を提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規なレベル変換回路
を提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係るレベル変換回
路は、CMOSレベルの信号が入力されるエミッタホロワを
構成するトランジスタのコレクタとエミッタの間にレベ
ルシフト素子を備えて構成される。
路は、CMOSレベルの信号が入力されるエミッタホロワを
構成するトランジスタのコレクタとエミッタの間にレベ
ルシフト素子を備えて構成される。
実施例 次に、本発明をその好ましい各実施例について図面を
参照して具体的に説明する。
参照して具体的に説明する。
第１図は本発明による第１の実施例を示す回路構成図
である。
である。
第１図を参照するに、トランジスタ５、６、定電流源
９よりなるECLの１つの入力であるトランジスタ６のベ
ースには参照電圧（Vref）７が印加され、もう１つの入
力であるトランジスタ５のベースに本発明に係るレベル
変換回路の出力である端子２の電圧が印加される。トラ
ンジスタ３と定電流源８よりなるエミッタホロワにおい
て、トランジスタ３のベースにはCMOSレベルの信号が印
加される。トランジスタ３のコレクタエミッタ間にはレ
ベルシフト素子４が並列に接続されている。レベルシフ
ト素子４として、本実施例においては、直列接続された
４つのダイオードが使用されている。ここで、第１図の
回路の動作を第３図、第４図に示す。
９よりなるECLの１つの入力であるトランジスタ６のベ
ースには参照電圧（Vref）７が印加され、もう１つの入
力であるトランジスタ５のベースに本発明に係るレベル
変換回路の出力である端子２の電圧が印加される。トラ
ンジスタ３と定電流源８よりなるエミッタホロワにおい
て、トランジスタ３のベースにはCMOSレベルの信号が印
加される。トランジスタ３のコレクタエミッタ間にはレ
ベルシフト素子４が並列に接続されている。レベルシフ
ト素子４として、本実施例においては、直列接続された
４つのダイオードが使用されている。ここで、第１図の
回路の動作を第３図、第４図に示す。
第３図、第４図を参照するに、第３図、第４図が第５
図、第６図と異なる点は、入力電圧0Vのときにも端子２
の電圧が0Vとはならず、レベルシフト素子４の両端電圧
をVLSとしたときに、（VCC−VLS）Ｖとなる点である。
このようにすれば入力電圧が0Vのときにもトランジスタ
５のベースエミッタ間逆バイアスは［Vref−VBE−（VCC
−VLS）］Ｖとなり、第５図にくらべて大幅に改善され
る。
図、第６図と異なる点は、入力電圧0Vのときにも端子２
の電圧が0Vとはならず、レベルシフト素子４の両端電圧
をVLSとしたときに、（VCC−VLS）Ｖとなる点である。
このようにすれば入力電圧が0Vのときにもトランジスタ
５のベースエミッタ間逆バイアスは［Vref−VBE−（VCC
−VLS）］Ｖとなり、第５図にくらべて大幅に改善され
る。
第４図の場合にもトランジスタ６のベースエミッタ間
逆バイアスも改善されていることがわかる。つまり、ト
ランジスタ５、６の逆バイアス電圧は、Vref7とレベル
シフト素子４の端子間電圧を適正に設定することによ
り、最小限にとどめることが可能となる。
逆バイアスも改善されていることがわかる。つまり、ト
ランジスタ５、６の逆バイアス電圧は、Vref7とレベル
シフト素子４の端子間電圧を適正に設定することによ
り、最小限にとどめることが可能となる。
第２図は本発明による第２の実施例を示す回路構成図
であり、レベルシフト素子として抵抗を用いた場合の実
施例である。動作は第１図に示した前記第１の実施例と
同じである。
であり、レベルシフト素子として抵抗を用いた場合の実
施例である。動作は第１図に示した前記第１の実施例と
同じである。
ここで、レベルシフト素子４の両端電圧VLSが最大と
なるのは入力端子１の電圧が0Vのときであり、 第１図に示した第１の実施例は、ダイオードの順方向
電圧をVF、ダイオードの数をｎとすると、VLS＝nVFであ
り、 第２図に示した第２の実施例は、抵抗値をＲ、定電流
源８の電流値をIOとすると、VLS＝IORとなる。
なるのは入力端子１の電圧が0Vのときであり、 第１図に示した第１の実施例は、ダイオードの順方向
電圧をVF、ダイオードの数をｎとすると、VLS＝nVFであ
り、 第２図に示した第２の実施例は、抵抗値をＲ、定電流
源８の電流値をIOとすると、VLS＝IORとなる。
このことは、第１図に示された第１の実施例は離散的
に、第２図に示された第２の実施例は連続的にレベルシ
フト素子の端子間電圧を設計することができることを示
している。
に、第２図に示された第２の実施例は連続的にレベルシ
フト素子の端子間電圧を設計することができることを示
している。
発明の効果 以上説明したように、本発明によれば、CMOSレベルの
信号をECLレベルの信号に変換する回路において、エミ
ッタホロワを構成するトランジスタのコレクタエミッタ
間にレベルシフト素子を並列に接続することにより、エ
ミッタホロワのロウレベルを0Vではなく、（VCC−VLS）
Ｖ（VLS:レベルシフト素子の両端電圧）となり、ECLを
構成するトランジスタのベースエミッタ間逆バイアス電
圧を最小限におさえることができるという効果が得られ
る。
信号をECLレベルの信号に変換する回路において、エミ
ッタホロワを構成するトランジスタのコレクタエミッタ
間にレベルシフト素子を並列に接続することにより、エ
ミッタホロワのロウレベルを0Vではなく、（VCC−VLS）
Ｖ（VLS:レベルシフト素子の両端電圧）となり、ECLを
構成するトランジスタのベースエミッタ間逆バイアス電
圧を最小限におさえることができるという効果が得られ
る。
今後トランジスタの高速化が進み、トランジスタサイ
ズの微細化が進むと、トランジスタのベースエミッタ間
逆耐圧の低下は避けられない問題であり、本発明に係る
回路は高速LSIを実現する上で重要なものとなる。
ズの微細化が進むと、トランジスタのベースエミッタ間
逆耐圧の低下は避けられない問題であり、本発明に係る
回路は高速LSIを実現する上で重要なものとなる。
第１図は本発明による第１の実施例を示す回路構成図、
第２図は本発明による第２の実施例を示す回路構成図、
第３図は本発明による第１の実施例の動作を示す図（そ
の１）、第４図は本発明による第１の実施例の動作を示
す図（その２）、第５図は第７図に示した従来回路
（１）の動作を示す図（その１）、第６図は第７図に示
した従来回路（１）の動作を示す図（その２）、第７図
は従来回路（１）の回路図、第８図は従来回路（２）の
回路図、第９図は従来回路（３）の回路図である。 １……CMOS入力端子、２……ECL入力端子、３、５、６
……トランジスタ、４……レベルシフト素子、７……参
照電圧（Vref）、８、９……定電流源、10……ECL出力
端子、11……電源端子
第２図は本発明による第２の実施例を示す回路構成図、
第３図は本発明による第１の実施例の動作を示す図（そ
の１）、第４図は本発明による第１の実施例の動作を示
す図（その２）、第５図は第７図に示した従来回路
（１）の動作を示す図（その１）、第６図は第７図に示
した従来回路（１）の動作を示す図（その２）、第７図
は従来回路（１）の回路図、第８図は従来回路（２）の
回路図、第９図は従来回路（３）の回路図である。 １……CMOS入力端子、２……ECL入力端子、３、５、６
……トランジスタ、４……レベルシフト素子、７……参
照電圧（Vref）、８、９……定電流源、10……ECL出力
端子、11……電源端子
Claims (2)
- 【請求項１】一方の入力に参照電圧が印加されたECL（E
mitter Coupled Logic）を構成する差動増幅回路のもう
一つの入力に印加される電圧を生成するエミッタホロワ
よりなるレベル変換回路において、コレクタが電流に接
続され、エミッタが定電流源を介してグランドに接続さ
れ、ベースにCMOSレベルの信号が入力される第１のトラ
ンジスタよりなる前記エミッタホロワは、前記第１のト
ランジスタのコレクタとエミッタの間にレベルシフト素
子を並列に接続されて備えられ、該レベルシフト素子は
１つ又は２つ以上の直列に接続されたダイオードよりな
り、前記ダイオードのアノード側が前記第１のトランジ
スタのコレクタに接続され、前記ダイオードのカソード
側が前記第１のトランジスタのエミッタに接続されてい
ることを特徴とするレベル変換回路。 - 【請求項２】前記第１のトランジスタのコレクタとエミ
ッタ間に接続されたレベルシフト素子は前記ダイオード
の代りに抵抗により構成されることを更に特徴とする請
求項（１）に記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217559A JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217559A JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100314A JPH04100314A (ja) | 1992-04-02 |
| JP2570480B2 true JP2570480B2 (ja) | 1997-01-08 |
Family
ID=16706159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217559A Expired - Lifetime JP2570480B2 (ja) | 1990-08-17 | 1990-08-17 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570480B2 (ja) |
-
1990
- 1990-08-17 JP JP2217559A patent/JP2570480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04100314A (ja) | 1992-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742196A (en) | Level-shifting circuit and high-side driver including such a level-shifting circuit | |
| US5041743A (en) | Emitter-follower circuit with reduced delay time | |
| JPH0356017B2 (ja) | ||
| JP2737444B2 (ja) | 高速論理回路 | |
| US5124581A (en) | Emitter-coupled logic output circuit | |
| EP0199381B1 (en) | Amplifier arrangement | |
| JP3530582B2 (ja) | シングルエンド入力論理ゲートを有する集積論理回路 | |
| JP2570480B2 (ja) | レベル変換回路 | |
| JPS6363222A (ja) | 論理回路網 | |
| EP0067318A1 (en) | A logic circuit with enhanced switching speed | |
| US4871929A (en) | ECL logic gate | |
| JPH0787348B2 (ja) | 半導体集積回路装置 | |
| JP2544826B2 (ja) | 半導体集積回路 | |
| US4259599A (en) | Complementary transistor switching circuit | |
| JPH05315937A (ja) | Ｃｍｏｓ／ｅｃｌレベル変換回路 | |
| US4825178A (en) | Oscillator with noise rejection and square wave output | |
| JP2734426B2 (ja) | レベル変換回路 | |
| US5262688A (en) | Operational amplifier circuit | |
| JP2580250B2 (ja) | バイポーラｃｍｏｓレベル変換回路 | |
| JPH07101842B2 (ja) | ドライバ回路を有する集積回路 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| JP2792279B2 (ja) | Ｃｍｌ出力を有するｂｉｃｍｏｓ論理回路 | |
| JP3297256B2 (ja) | 高速スイッチング回路 | |
| JP3008422B2 (ja) | Ｅｃｌ―ｃｍｏｓレベル変換回路 | |
| JP2646721B2 (ja) | レベル変換回路 |