JP2792279B2 - Ｃｍｌ出力を有するｂｉｃｍｏｓ論理回路 - Google Patents
Ｃｍｌ出力を有するｂｉｃｍｏｓ論理回路Info
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【０００１】
【発明の分野】本発明は、一般に、論理回路に関し、さ
らに詳しくは、少なくとも１つのＣＭＯＳレベル入力信
号を受け取り、かつＣＭＬレベル出力信号を与えるＢＩ
ＣＭＯＳ論理回路に関する。
らに詳しくは、少なくとも１つのＣＭＯＳレベル入力信
号を受け取り、かつＣＭＬレベル出力信号を与えるＢＩ
ＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタを用いる集積
回路論理タイプの１つには、エミッタ結合論理（ＥＣ
Ｌ）と呼ばれるものがある。ＥＣＬ論理回路は、極めて
高速であり、入力抵抗が高く、出力抵抗が低く、ノイズ
が小さいという長所がある。一般にＶCCと記される電源
電圧端子を基準にするＥＣＬ信号レベルは、高論理電圧
では約（ＶCC−ＶBE）であり、低論理電圧では（ＶCC−
２ＶBE）である。ただし、ＶBEは対応するバイポーラ・
トランジスタの順方向にバイアスされたベース・エミッ
タ間ダイオード電圧降下である。しかし、高論理電圧
（ＶCC−ＶBE）を与えるためには、追加トランジスタが
必要である。電流モード論理（ＣＭＬ）として知られる
バイポーラ・トランジスタを用いる同様なタイプの論理
では、高論理電圧ＶCCおよび低論理電圧（ＶCC−ＶBE）
を与えることにより、追加トランジスタは必要ない。そ
のため、出力レベルは制限されるが、多くの場合、トラ
ンジスタを節約できる点は有利である。
回路論理タイプの１つには、エミッタ結合論理（ＥＣ
Ｌ）と呼ばれるものがある。ＥＣＬ論理回路は、極めて
高速であり、入力抵抗が高く、出力抵抗が低く、ノイズ
が小さいという長所がある。一般にＶCCと記される電源
電圧端子を基準にするＥＣＬ信号レベルは、高論理電圧
では約（ＶCC−ＶBE）であり、低論理電圧では（ＶCC−
２ＶBE）である。ただし、ＶBEは対応するバイポーラ・
トランジスタの順方向にバイアスされたベース・エミッ
タ間ダイオード電圧降下である。しかし、高論理電圧
（ＶCC−ＶBE）を与えるためには、追加トランジスタが
必要である。電流モード論理（ＣＭＬ）として知られる
バイポーラ・トランジスタを用いる同様なタイプの論理
では、高論理電圧ＶCCおよび低論理電圧（ＶCC−ＶBE）
を与えることにより、追加トランジスタは必要ない。そ
のため、出力レベルは制限されるが、多くの場合、トラ
ンジスタを節約できる点は有利である。
【０００３】
【発明が解決しようとする課題】バイポーラ・トランジ
スタと共に、メタル酸化物半導体（ＭＯＳ）トランジス
タが集積回路として現在一般的に製造されている。その
結果、ＣＭＬレベル出力信号を与える論理回路のなかに
は、少なくとも１つのＣＭＬレベル入力信号を受け取る
だけでなく、ＭＯＳトランジスタと整合性のある少なく
とも１つの入力信号を受け取る必要があるものがある。
相補メタル酸化物半導体（ＣＭＯＳ）信号レベルは、Ｅ
ＣＬ信号レベルともＣＭＬ信号レベルとも異なる。ＣＭ
ＯＳ高論理電圧は約ＶCCであるが、低論理電圧は、ＶCC
に対して負である、一般に「ＶSS」と記された第２電源
電圧である。しかし、ＣＭＯＳレベルがＣＭＬ論理回路
におけるバイポーラ・トランジスタのベースに印加され
ると、論理レベルが異なるので信頼性の問題が生じるこ
とがある。入力バイポーラ・トランジスタのベースにＣ
ＭＯＳ低論理電圧（約ＶSS）が印加され、しかもそのエ
ミッタがＣＭＬ高論理（ＶCC）またはその近くで維持さ
れている場合に生じる大きな逆バイアスは、入力バイポ
ーラ・トランジスタの動作にとって有害である。大きな
逆バイアスがバイポーラ・トランジスタのベース・エミ
ッタ接合に印加されると、劣化が生じる。経時的には、
この大きな逆バイアスが連続的に印加されると、入力バ
イポーラ・トランジスタが破損し、その結果、集積回路
全体が破損することになる。電子的には、ＰＮ接合に大
きな逆バイアスがかかると、上層の酸化物にホット・キ
ャリアが注入され、接合性能が劣化する。例えば、IEEE
Transactions onElectron Devices, vol. 37, no. 4,
April 1990, pp. 1171,-1173 におけるBurnett and Hu
による"Hot-Carrier Degradation in Bipolar Transist
ors at 300 and110K - Effect on BiCMOS Inverter Per
formance" を参照。ホット・キャリア注入量は、逆バイ
アスが生じる時間に比例する。逆バイアスの大きさは、
ある最悪ケースの状態では、トランジスタの平均寿命と
逆半対数の関係にある。すなわち、逆バイアスが直線的
に低下すると、平均寿命は対数的に増加する。逆バイア
スの一般的な値では、ＣＭＬ−ＣＭＯＳ合成論理回路に
おけるトランジスタの平均寿命は、極めて短くなる。
スタと共に、メタル酸化物半導体（ＭＯＳ）トランジス
タが集積回路として現在一般的に製造されている。その
結果、ＣＭＬレベル出力信号を与える論理回路のなかに
は、少なくとも１つのＣＭＬレベル入力信号を受け取る
だけでなく、ＭＯＳトランジスタと整合性のある少なく
とも１つの入力信号を受け取る必要があるものがある。
相補メタル酸化物半導体（ＣＭＯＳ）信号レベルは、Ｅ
ＣＬ信号レベルともＣＭＬ信号レベルとも異なる。ＣＭ
ＯＳ高論理電圧は約ＶCCであるが、低論理電圧は、ＶCC
に対して負である、一般に「ＶSS」と記された第２電源
電圧である。しかし、ＣＭＯＳレベルがＣＭＬ論理回路
におけるバイポーラ・トランジスタのベースに印加され
ると、論理レベルが異なるので信頼性の問題が生じるこ
とがある。入力バイポーラ・トランジスタのベースにＣ
ＭＯＳ低論理電圧（約ＶSS）が印加され、しかもそのエ
ミッタがＣＭＬ高論理（ＶCC）またはその近くで維持さ
れている場合に生じる大きな逆バイアスは、入力バイポ
ーラ・トランジスタの動作にとって有害である。大きな
逆バイアスがバイポーラ・トランジスタのベース・エミ
ッタ接合に印加されると、劣化が生じる。経時的には、
この大きな逆バイアスが連続的に印加されると、入力バ
イポーラ・トランジスタが破損し、その結果、集積回路
全体が破損することになる。電子的には、ＰＮ接合に大
きな逆バイアスがかかると、上層の酸化物にホット・キ
ャリアが注入され、接合性能が劣化する。例えば、IEEE
Transactions onElectron Devices, vol. 37, no. 4,
April 1990, pp. 1171,-1173 におけるBurnett and Hu
による"Hot-Carrier Degradation in Bipolar Transist
ors at 300 and110K - Effect on BiCMOS Inverter Per
formance" を参照。ホット・キャリア注入量は、逆バイ
アスが生じる時間に比例する。逆バイアスの大きさは、
ある最悪ケースの状態では、トランジスタの平均寿命と
逆半対数の関係にある。すなわち、逆バイアスが直線的
に低下すると、平均寿命は対数的に増加する。逆バイア
スの一般的な値では、ＣＭＬ−ＣＭＯＳ合成論理回路に
おけるトランジスタの平均寿命は、極めて短くなる。
【０００４】
【課題を解決するための手段】従って、１つの形態で
は、入力トランジスタ，基準トランジスタ，電流源，電
圧降下手段およびＭＯＳトランジスタから成る、所定の
論理レベルの少なくとも１つの入力信号とＣＭＯＳレベ
ル信号とに対して所定の論理演算を実行する論理回路が
提供される。入力トランジスタは、コレクタと、所定の
論理レベルの入力信号を受け取るベースと、エミッタと
を有する。基準トランジスタは、コレクタと、基準電圧
を受け取るベースと、入力トランジスタのエミッタに結
合されたエミッタとを有する。電流源は、第１電源電圧
端子に結合される。電圧降下手段は、その第１端子と第
２端子との間で電圧差を与え、この電圧降下手段の第１
端子は入力トランジスタおよび基準トランジスタのエミ
ッタに結合される。ＭＯＳトランジスタは、入力トラン
ジスタのコレクタに結合された第１電流電極と、ＣＭＯ
Ｓレベル信号を受け取るゲートと、電圧降下手段の第２
端子に結合された第２電流電極とを有する。
は、入力トランジスタ，基準トランジスタ，電流源，電
圧降下手段およびＭＯＳトランジスタから成る、所定の
論理レベルの少なくとも１つの入力信号とＣＭＯＳレベ
ル信号とに対して所定の論理演算を実行する論理回路が
提供される。入力トランジスタは、コレクタと、所定の
論理レベルの入力信号を受け取るベースと、エミッタと
を有する。基準トランジスタは、コレクタと、基準電圧
を受け取るベースと、入力トランジスタのエミッタに結
合されたエミッタとを有する。電流源は、第１電源電圧
端子に結合される。電圧降下手段は、その第１端子と第
２端子との間で電圧差を与え、この電圧降下手段の第１
端子は入力トランジスタおよび基準トランジスタのエミ
ッタに結合される。ＭＯＳトランジスタは、入力トラン
ジスタのコレクタに結合された第１電流電極と、ＣＭＯ
Ｓレベル信号を受け取るゲートと、電圧降下手段の第２
端子に結合された第２電流電極とを有する。
【０００５】また別の形態では、第１および第２抵抗，
基準バイポーラ・トランジスタ，電流源，基準バイポー
ラ・トランジスタのエミッタと電流源との間の電圧差を
与える手段および少なくとも１つのＭＯＳトランジスタ
によって構成される論理回路が提供される。第１抵抗
は、第１電源電圧端子に結合された第１端子と、第２端
子とを有する。第２抵抗は、第１電源電圧端子に結合さ
れた第１端子と、第２端子とを有する。基準バイポーラ
・トランジスタは、第２トランジスタの第２端子に結合
され、出力信号を与えるコレクタと、基準電圧を受け取
るベースと、エミッタとを有する。電流源は、第２電源
電圧端子に結合される。各ＭＯＳトランジスタは、第１
抵抗の第２端子に結合された第１電流電極と、所定の論
理レベルの入力電圧を受け取るゲートと、電流源に結合
された第２電流電極とを有する。１つの実施例では、論
理回路はさらに、少なくとも１つの追加バイポーラ・ト
ランジスタから成る。各追加バイポーラ・トランジスタ
は、第１抵抗の第２端子に結合されたコレクタと、所定
の論理レベルの第２入力電圧を受け取るベースと、基準
バイポーラ・トランジスタのエミッタに結合されたエミ
ッタとを有する。
基準バイポーラ・トランジスタ，電流源，基準バイポー
ラ・トランジスタのエミッタと電流源との間の電圧差を
与える手段および少なくとも１つのＭＯＳトランジスタ
によって構成される論理回路が提供される。第１抵抗
は、第１電源電圧端子に結合された第１端子と、第２端
子とを有する。第２抵抗は、第１電源電圧端子に結合さ
れた第１端子と、第２端子とを有する。基準バイポーラ
・トランジスタは、第２トランジスタの第２端子に結合
され、出力信号を与えるコレクタと、基準電圧を受け取
るベースと、エミッタとを有する。電流源は、第２電源
電圧端子に結合される。各ＭＯＳトランジスタは、第１
抵抗の第２端子に結合された第１電流電極と、所定の論
理レベルの入力電圧を受け取るゲートと、電流源に結合
された第２電流電極とを有する。１つの実施例では、論
理回路はさらに、少なくとも１つの追加バイポーラ・ト
ランジスタから成る。各追加バイポーラ・トランジスタ
は、第１抵抗の第２端子に結合されたコレクタと、所定
の論理レベルの第２入力電圧を受け取るベースと、基準
バイポーラ・トランジスタのエミッタに結合されたエミ
ッタとを有する。
【０００６】
【実施例】図１は、既知の論理回路２０の概略図を示
す。論理回路２０は、抵抗２１，２２，ＮＰＮトランジ
スタ２３，２４，２５および電流源２６から成る。抵抗
２１は、「ＶCC」と記された正の電源電圧端子に接続さ
れた第１端子と、第２端子とを有する。抵抗２２は、Ｖ
CCに接続された第１端子と、第２端子とを有する。トラ
ンジスタ２３は、抵抗２１の第２端子に接続されたコレ
クタと、「ＶIN1 」と記された入力信号を受け取るベー
スと、ノード２７に接続されたエミッタとを有する。ト
ランジスタ２４は、抵抗２１の第２端子に接続されたコ
レクタと、「ＶIN2 」と記された第２入力信号を受け取
るベースと、ノード２７においてトランジスタ２３のエ
ミッタに接続されたエミッタとを有する。トランジスタ
２５は、抵抗２２の第２端子に接続され、「ＶOUT 」と
記された出力信号を与えるコレクタと、「ＶREF 」と記
された基準電圧を受け取るベースと、ノード２７におい
てトランジスタ２３，２４のエミッタに接続されたエミ
ッタとを有する。電流源２６は、ノード２７においてト
ランジスタ２３，２４，２５のエミッタに接続された第
１端子と、「ＶSS」と記された負の電源電圧端子に接続
された第２電流源とを有する。電流源２６は、正の大き
い電圧の端子から正の小さい電圧の端子に流れると示す
と、正の大きさを有する定電流を与える。図１では、電
流源２６の第１端子は、電流源２６の第２端子に対して
より正の電圧であり、正の電流が第１端子から第２端子
の方向に流れる。そのため、電流源２６は、電流源また
は電流シンクとして明記せずに汎用的に記されている。
す。論理回路２０は、抵抗２１，２２，ＮＰＮトランジ
スタ２３，２４，２５および電流源２６から成る。抵抗
２１は、「ＶCC」と記された正の電源電圧端子に接続さ
れた第１端子と、第２端子とを有する。抵抗２２は、Ｖ
CCに接続された第１端子と、第２端子とを有する。トラ
ンジスタ２３は、抵抗２１の第２端子に接続されたコレ
クタと、「ＶIN1 」と記された入力信号を受け取るベー
スと、ノード２７に接続されたエミッタとを有する。ト
ランジスタ２４は、抵抗２１の第２端子に接続されたコ
レクタと、「ＶIN2 」と記された第２入力信号を受け取
るベースと、ノード２７においてトランジスタ２３のエ
ミッタに接続されたエミッタとを有する。トランジスタ
２５は、抵抗２２の第２端子に接続され、「ＶOUT 」と
記された出力信号を与えるコレクタと、「ＶREF 」と記
された基準電圧を受け取るベースと、ノード２７におい
てトランジスタ２３，２４のエミッタに接続されたエミ
ッタとを有する。電流源２６は、ノード２７においてト
ランジスタ２３，２４，２５のエミッタに接続された第
１端子と、「ＶSS」と記された負の電源電圧端子に接続
された第２電流源とを有する。電流源２６は、正の大き
い電圧の端子から正の小さい電圧の端子に流れると示す
と、正の大きさを有する定電流を与える。図１では、電
流源２６の第１端子は、電流源２６の第２端子に対して
より正の電圧であり、正の電流が第１端子から第２端子
の方向に流れる。そのため、電流源２６は、電流源また
は電流シンクとして明記せずに汎用的に記されている。
【０００７】回路２０は、ＣＭＬ信号レベルの入力信号
ＶIN1 とＶIN2 との論理ＯＲとして信号ＶOUT を与える
論理ＯＲゲートである。信号ＶOUT の高論理電圧は、Ｖ
CCに等しく、低論理電圧は（ＶCC−Ｉ26Ｒ22）にほぼ等
しい。ただし、Ｉ26は電流源２６の定電流に等しく、Ｒ
22は抵抗２２の抵抗である。ＶREF は、ＶCCと（ＶCC−
Ｉ26Ｒ22）のほぼ中間の値に設定された基準電圧であ
る。信号ＶIN1 ，ＶIN2 の値は、信号ＶOUT に与えられ
るのが高論理電圧か低論理電圧化かを判定する。信号Ｖ
IN1 またはＶIN2 のいずれか、あるいはその両方が最小
量だけＶREF を上回ると、電流源２６の電流であるＩ26
が、トランジスタ２５ではなく、対応するトランジスタ
を介して流れる。その場合、抵抗２２は信号ＶOUT をほ
ぼＶCCにする。しかし、信号ＶIN1 ，ＶIN2 が共に最小
量だけＶREF より小さい場合、トランジスタ２５はトラ
ンジスタ２３，２４よりも比較的導通しやすく、Ｉ26の
実質的にすべてはトランジスタ２５を流れ、信号ＶOUT
を（ＶCC−Ｉ26Ｒ22）まで降下させる。
ＶIN1 とＶIN2 との論理ＯＲとして信号ＶOUT を与える
論理ＯＲゲートである。信号ＶOUT の高論理電圧は、Ｖ
CCに等しく、低論理電圧は（ＶCC−Ｉ26Ｒ22）にほぼ等
しい。ただし、Ｉ26は電流源２６の定電流に等しく、Ｒ
22は抵抗２２の抵抗である。ＶREF は、ＶCCと（ＶCC−
Ｉ26Ｒ22）のほぼ中間の値に設定された基準電圧であ
る。信号ＶIN1 ，ＶIN2 の値は、信号ＶOUT に与えられ
るのが高論理電圧か低論理電圧化かを判定する。信号Ｖ
IN1 またはＶIN2 のいずれか、あるいはその両方が最小
量だけＶREF を上回ると、電流源２６の電流であるＩ26
が、トランジスタ２５ではなく、対応するトランジスタ
を介して流れる。その場合、抵抗２２は信号ＶOUT をほ
ぼＶCCにする。しかし、信号ＶIN1 ，ＶIN2 が共に最小
量だけＶREF より小さい場合、トランジスタ２５はトラ
ンジスタ２３，２４よりも比較的導通しやすく、Ｉ26の
実質的にすべてはトランジスタ２５を流れ、信号ＶOUT
を（ＶCC−Ｉ26Ｒ22）まで降下させる。
【０００８】しかし、信号ＶIN1 または信号ＶIN2 がＣ
ＭＯＳレベル信号の場合、論理回路２０には信頼性の問
題が生じる。信号ＶIN1 がＣＭＯＳレベル信号の場合、
高論理電圧は約ＶCCであり、低論理電圧は約ＶSSであ
る。ＶREF は、トランジスタ２５のエミッタ電圧を（Ｖ
REF −ＶBE）に設定する。ただし、ＶBEはトランジスタ
２５のベース・エミッタ間ダイオード電圧降下である。
従って、トランジスタ２３のベース・エミッタ間接合に
おいて約（ＶREF −ＶBE−ＶSS）に等しい比較的大きな
逆バイアスが発生する。典型的な用途では、ＶCC＝５ボ
ルト，ＶSS＝０ボルト，ＶREF ＝４．８５ボルト，ＶBE
＝０．８５ボルトである。従って、信号ＶIN1 がＣＭＯ
Ｓレベル信号の場合、約４ボルトの逆バイアスがありう
る。逆バイアスの大きさは、ある最悪ケース状態では、
トランジスタの平均寿命に対して逆半対数の関係にあ
る。即ち、逆バイアスが直線的に低下すると、平均寿命
は対数的に増加する。約４ボルトの逆バイアスにおい
て、信号ＶIN1 が約ＶSSの低論理の場合、トランジスタ
２３の平均寿命は極めて短くなる。
ＭＯＳレベル信号の場合、論理回路２０には信頼性の問
題が生じる。信号ＶIN1 がＣＭＯＳレベル信号の場合、
高論理電圧は約ＶCCであり、低論理電圧は約ＶSSであ
る。ＶREF は、トランジスタ２５のエミッタ電圧を（Ｖ
REF −ＶBE）に設定する。ただし、ＶBEはトランジスタ
２５のベース・エミッタ間ダイオード電圧降下である。
従って、トランジスタ２３のベース・エミッタ間接合に
おいて約（ＶREF −ＶBE−ＶSS）に等しい比較的大きな
逆バイアスが発生する。典型的な用途では、ＶCC＝５ボ
ルト，ＶSS＝０ボルト，ＶREF ＝４．８５ボルト，ＶBE
＝０．８５ボルトである。従って、信号ＶIN1 がＣＭＯ
Ｓレベル信号の場合、約４ボルトの逆バイアスがありう
る。逆バイアスの大きさは、ある最悪ケース状態では、
トランジスタの平均寿命に対して逆半対数の関係にあ
る。即ち、逆バイアスが直線的に低下すると、平均寿命
は対数的に増加する。約４ボルトの逆バイアスにおい
て、信号ＶIN1 が約ＶSSの低論理の場合、トランジスタ
２３の平均寿命は極めて短くなる。
【０００９】図２は、本発明に従った論理回路３０を示
す。論理回路３０は、抵抗３１，３２，ＣＭＯＳトラン
ジスタ部３３，バイポーラ・トランジスタ部３５，ＮＰ
Ｎ基準トランジスタ３７，電圧降下部３９および電流源
４３によって構成される。図の実施例では、ＣＭＯＳト
ランジスタ部３３は、Ｎチャンネル・トランジスタ３４
から成り、バイポーラ・トランジスタ部３５はＮＰＮト
ランジスタ３６から成る。電圧降下部３９は、ダイオー
ド４０，４１から成る。抵抗３１は、ＶCCに接続された
第１端子と、第２端子とを有する。抵抗３２は、ＶCCに
接続された第１端子と、第２端子とを有する。トランジ
スタ３４は、抵抗３１の第２端子に接続されたドレイン
と、信号ＶIN1 を受け取るゲートと、ノード４２に接続
されたソースとを有する。トランジスタ３６は、抵抗３
１の第２端子に接続されたコレクタと、信号ＶIN2 を受
け取るベースと、ノード３８に接続されたエミッタとを
有する。トランジスタ３７は、抵抗３２の第２端子に接
続され、そこに信号ＶOUT を与えるコレクタと、ＶREF
を受け取るベースと、ノード３８においてトランジスタ
３６のエミッタに接続されたエミッタとを有する。ダイ
オード４０は、ノード３８においてトランジスタ３６，
３７のエミッタに接続された正の端子と、負の端子とを
有する。ダイオード４１は、ダイオード４０の負の端子
に接続された正の端子と、ノード４２においてトランジ
スタ３４のソースに接続された負の端子とを有する。電
流源４３は、ノード４２においてトランジスタ３４のソ
ースとダイオード４１の負の端子とに接続された第１端
子と、ＶSSに接続された第２端子とを有する。
す。論理回路３０は、抵抗３１，３２，ＣＭＯＳトラン
ジスタ部３３，バイポーラ・トランジスタ部３５，ＮＰ
Ｎ基準トランジスタ３７，電圧降下部３９および電流源
４３によって構成される。図の実施例では、ＣＭＯＳト
ランジスタ部３３は、Ｎチャンネル・トランジスタ３４
から成り、バイポーラ・トランジスタ部３５はＮＰＮト
ランジスタ３６から成る。電圧降下部３９は、ダイオー
ド４０，４１から成る。抵抗３１は、ＶCCに接続された
第１端子と、第２端子とを有する。抵抗３２は、ＶCCに
接続された第１端子と、第２端子とを有する。トランジ
スタ３４は、抵抗３１の第２端子に接続されたドレイン
と、信号ＶIN1 を受け取るゲートと、ノード４２に接続
されたソースとを有する。トランジスタ３６は、抵抗３
１の第２端子に接続されたコレクタと、信号ＶIN2 を受
け取るベースと、ノード３８に接続されたエミッタとを
有する。トランジスタ３７は、抵抗３２の第２端子に接
続され、そこに信号ＶOUT を与えるコレクタと、ＶREF
を受け取るベースと、ノード３８においてトランジスタ
３６のエミッタに接続されたエミッタとを有する。ダイ
オード４０は、ノード３８においてトランジスタ３６，
３７のエミッタに接続された正の端子と、負の端子とを
有する。ダイオード４１は、ダイオード４０の負の端子
に接続された正の端子と、ノード４２においてトランジ
スタ３４のソースに接続された負の端子とを有する。電
流源４３は、ノード４２においてトランジスタ３４のソ
ースとダイオード４１の負の端子とに接続された第１端
子と、ＶSSに接続された第２端子とを有する。
【００１０】論理回路３０は、図１の論理回路と同様
に、２入力ＯＲゲートである。論理回路３０において、
ＮＰＮバイポーラ・トランジスタの代わりにＣＭＯＳト
ランジスタ部３３におけるＮチャンネルＭＯＳトランジ
スタ３４を用いてＣＭＯＳレベル入力信号ＶIN1 を受け
取っている。そのため、図１のトランジスタ２３のよう
に、高ＣＭＯＳレベルのためにベース・エミッタ接合に
おいて大きな逆バイアスの影響を受けるバイポーラ・ト
ランジスタはない。しかし、トランジスタ３６，３７の
エミッタに接続される代わりに、トランジスタ３４のソ
ースは、電圧降下部３９を形成するダイオード４０，４
１によって、トランジスタ３６，３７のエミッタから分
離されている。ＶCCおよびＶSSの典型的な値、すなわち
それぞれ５ボルトと０ボルトにおいては、ノード３８
（Ｖ38）の電圧は４．０ボルトに等しい。ここで、トラ
ンジスタ３４がトランジスタ３６，３７のエミッタに接
続されるとすると、ソース電圧は４．０ボルトに設定さ
れる。信号ＶIN1 の高論理電圧は、ほぼＶCC、すなわち
５．０ボルトに等しい。従って、信号ＶIN1 が高論理の
ときのトランジスタ３４のゲート・ソース間電圧（ＶG
S）は、１ボルトを上回らない。１ボルトのＶGSは、電
流源４３を流れる実質的にすべての電流（Ｉ43）をトラ
ンジスタ３４に流すには、そのしきい電圧を実質的に低
減しない限り不十分であり、しかもこのしきい電圧を低
減することはトランジスタ３４のゲート・サイズを極め
て大きくしないと不可能である。しかし、論理回路３０
では、トランジスタ３４のソース電圧は、２ダイオード
降下、すなわち約１．８ボルトだけＶ38より低くなって
いる。一般値では、信号ＶIN1 が高論理の２．８ボルト
のとき、トランジスタ３４のソース電圧は２．２ボルト
で、トランジスタ３４のＶGSを与える。この大きなＶGS
は、電流源４３の実質的にすべての電流をトランジスタ
に流すのに十分である。
に、２入力ＯＲゲートである。論理回路３０において、
ＮＰＮバイポーラ・トランジスタの代わりにＣＭＯＳト
ランジスタ部３３におけるＮチャンネルＭＯＳトランジ
スタ３４を用いてＣＭＯＳレベル入力信号ＶIN1 を受け
取っている。そのため、図１のトランジスタ２３のよう
に、高ＣＭＯＳレベルのためにベース・エミッタ接合に
おいて大きな逆バイアスの影響を受けるバイポーラ・ト
ランジスタはない。しかし、トランジスタ３６，３７の
エミッタに接続される代わりに、トランジスタ３４のソ
ースは、電圧降下部３９を形成するダイオード４０，４
１によって、トランジスタ３６，３７のエミッタから分
離されている。ＶCCおよびＶSSの典型的な値、すなわち
それぞれ５ボルトと０ボルトにおいては、ノード３８
（Ｖ38）の電圧は４．０ボルトに等しい。ここで、トラ
ンジスタ３４がトランジスタ３６，３７のエミッタに接
続されるとすると、ソース電圧は４．０ボルトに設定さ
れる。信号ＶIN1 の高論理電圧は、ほぼＶCC、すなわち
５．０ボルトに等しい。従って、信号ＶIN1 が高論理の
ときのトランジスタ３４のゲート・ソース間電圧（ＶG
S）は、１ボルトを上回らない。１ボルトのＶGSは、電
流源４３を流れる実質的にすべての電流（Ｉ43）をトラ
ンジスタ３４に流すには、そのしきい電圧を実質的に低
減しない限り不十分であり、しかもこのしきい電圧を低
減することはトランジスタ３４のゲート・サイズを極め
て大きくしないと不可能である。しかし、論理回路３０
では、トランジスタ３４のソース電圧は、２ダイオード
降下、すなわち約１．８ボルトだけＶ38より低くなって
いる。一般値では、信号ＶIN1 が高論理の２．８ボルト
のとき、トランジスタ３４のソース電圧は２．２ボルト
で、トランジスタ３４のＶGSを与える。この大きなＶGS
は、電流源４３の実質的にすべての電流をトランジスタ
に流すのに十分である。
【００１１】図３は、ＶCCが実質的に５ボルトより小さ
いときに有用な、図２の論理回路３０の別の実施例３
０’を示す。理解しやすいように、図２と共通の素子は
同様な参照番号が割り当てられている。電圧降下部３
９’がノード３８に接続された正の端子と、ノード４２
において電流源４３の第１端子に接続された負の入力端
子とを有する１つのダイオード４０から成る点が異なる
ことを除けば、各素子は同じである。ＶCCが５ボルトよ
りも実質的に小さい場合、回路３０’の方が好ましい。
トランジスタ３４のＶGSと論理回路３０’のゲインとの
間では二者択一となる。すなわち、ＶCCが５ボルトより
も十分小さい場合、信号ＶIN1 が高論理のときのトラン
ジスタ３４のＶGSが小さい方、またゲインが大きい方が
有利である。
いときに有用な、図２の論理回路３０の別の実施例３
０’を示す。理解しやすいように、図２と共通の素子は
同様な参照番号が割り当てられている。電圧降下部３
９’がノード３８に接続された正の端子と、ノード４２
において電流源４３の第１端子に接続された負の入力端
子とを有する１つのダイオード４０から成る点が異なる
ことを除けば、各素子は同じである。ＶCCが５ボルトよ
りも実質的に小さい場合、回路３０’の方が好ましい。
トランジスタ３４のＶGSと論理回路３０’のゲインとの
間では二者択一となる。すなわち、ＶCCが５ボルトより
も十分小さい場合、信号ＶIN1 が高論理のときのトラン
ジスタ３４のＶGSが小さい方、またゲインが大きい方が
有利である。
【００１２】図２に戻って、ノード３８とノード４２と
の間の電圧を降下させる別の方法が可能であり、その中
には抵抗を用いる方法や、ベースに接続されたコレクタ
をそれぞれ有する２つのバイポーラ・トランジスタを直
列に用いる方法や、ゲートに接続されたドレインをそれ
ぞれ有する２つのＮチャンネルＭＯＳトランジスタを直
列に利用する方法があるが、それら限定されるものでは
ない。また、２入力ＯＲゲートについて説明してきた
が、トランジスタ部３３，３５におけるトランジスタの
数を増やすことにより２つ以上の入力を有するＯＲゲー
トも可能である。各追加ＣＭＯＳ入力については、抵抗
３１の第２端子に接続されたドレインと、ＣＭＯＳレベ
ル入力信号を受け取るゲートと、ノード４２に接続され
たソースとを有するＮチャンネル・トランジスタを設け
なければならない。各追加ＣＭＬレベル入力について
は、抵抗３１の第２端子に接続されたコレクタと、ＣＭ
Ｌレベル入力信号を受け取るベースと、ノード３８に接
続されたエミッタとを有するＮＰＮトランジスタを設け
なければならない。また、別の実施例では、バイポーラ
・トランジスタ部３５は省略してもよいことに留意され
たい。ＣＭＯＳトランジスタ部３３におけるＭＯＳトラ
ンジスタのゲートで１つに入力のみを受け取るとする
と、実行される機能は、ＣＭＯＳレベル入力信号からＣ
ＭＬレベル出力信号へのレベル変換になる。さらに多く
のＣＭＯＳ入力信号を受け取ると、実行される機能は入
力信号のそれぞれの間の論理ＯＲとなる。
の間の電圧を降下させる別の方法が可能であり、その中
には抵抗を用いる方法や、ベースに接続されたコレクタ
をそれぞれ有する２つのバイポーラ・トランジスタを直
列に用いる方法や、ゲートに接続されたドレインをそれ
ぞれ有する２つのＮチャンネルＭＯＳトランジスタを直
列に利用する方法があるが、それら限定されるものでは
ない。また、２入力ＯＲゲートについて説明してきた
が、トランジスタ部３３，３５におけるトランジスタの
数を増やすことにより２つ以上の入力を有するＯＲゲー
トも可能である。各追加ＣＭＯＳ入力については、抵抗
３１の第２端子に接続されたドレインと、ＣＭＯＳレベ
ル入力信号を受け取るゲートと、ノード４２に接続され
たソースとを有するＮチャンネル・トランジスタを設け
なければならない。各追加ＣＭＬレベル入力について
は、抵抗３１の第２端子に接続されたコレクタと、ＣＭ
Ｌレベル入力信号を受け取るベースと、ノード３８に接
続されたエミッタとを有するＮＰＮトランジスタを設け
なければならない。また、別の実施例では、バイポーラ
・トランジスタ部３５は省略してもよいことに留意され
たい。ＣＭＯＳトランジスタ部３３におけるＭＯＳトラ
ンジスタのゲートで１つに入力のみを受け取るとする
と、実行される機能は、ＣＭＯＳレベル入力信号からＣ
ＭＬレベル出力信号へのレベル変換になる。さらに多く
のＣＭＯＳ入力信号を受け取ると、実行される機能は入
力信号のそれぞれの間の論理ＯＲとなる。
【００１３】図４は、本発明の第３実施例による論理回
路５０の概略図を示す。簡単に図示するため、図２，３
と共通の素子は同様な参照番号が割り当てられている。
論理回路５０は、図３で図示されているように、抵抗３
１，３２，Ｎチャンネル・トランジスタ３４，ＮＰＮト
ランジスタ３６，３７，電圧降下部３９’および電流源
４３を有する。抵抗３１は、ＶCCに接続された第１端子
と、「反転ＶOUT 」と記された信号を与える第２端子と
を有する。抵抗３２は、ＶCCに接続された第１端子と、
ＶOUT を与える第２端子とを有する。トランジスタ３４
は、抵抗３１の第２端子に接続されたドレインと、信号
ＶIN1 を受け取るゲートと、ノード４２に接続されたソ
ースとを有する。トランジスタ３６は、抵抗３１の第２
端子に接続されたコレクタと、信号ＶIN2 を受け取るベ
ースと、エミッタとを有する。トランジスタ３７は、抵
抗３２の第２端子に接続されたコレクタと、「ＶREF1」
と記された基準電圧を受け取るベースと、トランジスタ
３６のエミッタに接続されたエミッタとを有する。図３
の場合と同様に、電圧降下部３９’は、正の端子と、ノ
ード４２においてトランジスタ３４のソースに接続され
た負の端子とを有する１つのダイオードから成る。電流
源４３は、ノード４２においてトランジスタ３４のソー
スとダイオード４０の負の端子とに接続された第１端子
と、ＶSSに接続された第２端子とを有する。
路５０の概略図を示す。簡単に図示するため、図２，３
と共通の素子は同様な参照番号が割り当てられている。
論理回路５０は、図３で図示されているように、抵抗３
１，３２，Ｎチャンネル・トランジスタ３４，ＮＰＮト
ランジスタ３６，３７，電圧降下部３９’および電流源
４３を有する。抵抗３１は、ＶCCに接続された第１端子
と、「反転ＶOUT 」と記された信号を与える第２端子と
を有する。抵抗３２は、ＶCCに接続された第１端子と、
ＶOUT を与える第２端子とを有する。トランジスタ３４
は、抵抗３１の第２端子に接続されたドレインと、信号
ＶIN1 を受け取るゲートと、ノード４２に接続されたソ
ースとを有する。トランジスタ３６は、抵抗３１の第２
端子に接続されたコレクタと、信号ＶIN2 を受け取るベ
ースと、エミッタとを有する。トランジスタ３７は、抵
抗３２の第２端子に接続されたコレクタと、「ＶREF1」
と記された基準電圧を受け取るベースと、トランジスタ
３６のエミッタに接続されたエミッタとを有する。図３
の場合と同様に、電圧降下部３９’は、正の端子と、ノ
ード４２においてトランジスタ３４のソースに接続され
た負の端子とを有する１つのダイオードから成る。電流
源４３は、ノード４２においてトランジスタ３４のソー
スとダイオード４０の負の端子とに接続された第１端子
と、ＶSSに接続された第２端子とを有する。
【００１４】しかし、論理回路５０では、ダイオード４
０の正の端子が直列ゲーティング段５１を介してトラン
ジスタ３６，３７のエミッタに結合されている。直列ゲ
ート段５１は、ＮＰＮトランジスタ５２，５３，５４か
ら成る。トランジスタ５２は、抵抗３１の第２端子に接
続されたコレクタと、信号ＶIN2 を受け取るベースと、
エミッタとを有する。トランジスタ５３は、トランジス
タ５２のエミッタに接続されたコレクタと、「ＶIN3 」
と記された入力信号を受け取るベースと、ダイオード４
０の正の端子に接続されたエミッタとを有する。トラン
ジスタ５４は、トランジスタ３６，３７のエミッタに接
続されたコレクタと、「ＶREF2」と記された基準電圧を
受け取るベースと、トランジスタ５３のエミッタとダイ
オード４０の正の端子とに接続されたエミッタとを有す
る。 論理回路５０は、本発明の別の実施例を示し、こ
こでトランジスタ３６，３７のエミッタを直列ゲーティ
ング段５１を介して電圧降下部３９’に結合することに
より追加論理演算を実行する。直列ゲーティング段５１
は、論理回路５０が信号ＶIN1 ，ＶIN2 ，ＶIN3 の論理
ＯＲを実行するように、論理関数に別の項を追加する。
前述のように、信号ＶIN1 はＣＭＯＳレベル信号で、高
論理電圧が約ＶCCであり、低論理電圧が約ＶSSである。
ＶIN2 はＣＭＬレベル信号で、高論理電圧がＶCCで、低
論理電圧が（ＶCC−Ｉ43Ｒ32）である。ただし、Ｒ32は
抵抗３２の抵抗である。また、ＶIN3 は、高論理電圧が
約（ＶCC−Ｉ43Ｒ32）で、低論理電圧が約（ＶCC−Ｉ43
Ｒ32−ＶBE）の信号である。従って、ＶREF1は、ＣＭＬ
信号レベルより１ＶBEだけ低い論理レベル（すなわちＥ
ＣＬ信号レベル）を有する。ＶREF1は、ＶCCと（ＶCC−
Ｉ43Ｒ32）との間のほぼ中間の値に設定された基準電圧
である。しかし、ＶREF2は、ＶREF1よりもほぼ１ＶBEだ
け低いレベル、すなわち（ＶCC−Ｉ43Ｒ32−ＶBE）であ
る。
０の正の端子が直列ゲーティング段５１を介してトラン
ジスタ３６，３７のエミッタに結合されている。直列ゲ
ート段５１は、ＮＰＮトランジスタ５２，５３，５４か
ら成る。トランジスタ５２は、抵抗３１の第２端子に接
続されたコレクタと、信号ＶIN2 を受け取るベースと、
エミッタとを有する。トランジスタ５３は、トランジス
タ５２のエミッタに接続されたコレクタと、「ＶIN3 」
と記された入力信号を受け取るベースと、ダイオード４
０の正の端子に接続されたエミッタとを有する。トラン
ジスタ５４は、トランジスタ３６，３７のエミッタに接
続されたコレクタと、「ＶREF2」と記された基準電圧を
受け取るベースと、トランジスタ５３のエミッタとダイ
オード４０の正の端子とに接続されたエミッタとを有す
る。 論理回路５０は、本発明の別の実施例を示し、こ
こでトランジスタ３６，３７のエミッタを直列ゲーティ
ング段５１を介して電圧降下部３９’に結合することに
より追加論理演算を実行する。直列ゲーティング段５１
は、論理回路５０が信号ＶIN1 ，ＶIN2 ，ＶIN3 の論理
ＯＲを実行するように、論理関数に別の項を追加する。
前述のように、信号ＶIN1 はＣＭＯＳレベル信号で、高
論理電圧が約ＶCCであり、低論理電圧が約ＶSSである。
ＶIN2 はＣＭＬレベル信号で、高論理電圧がＶCCで、低
論理電圧が（ＶCC−Ｉ43Ｒ32）である。ただし、Ｒ32は
抵抗３２の抵抗である。また、ＶIN3 は、高論理電圧が
約（ＶCC−Ｉ43Ｒ32）で、低論理電圧が約（ＶCC−Ｉ43
Ｒ32−ＶBE）の信号である。従って、ＶREF1は、ＣＭＬ
信号レベルより１ＶBEだけ低い論理レベル（すなわちＥ
ＣＬ信号レベル）を有する。ＶREF1は、ＶCCと（ＶCC−
Ｉ43Ｒ32）との間のほぼ中間の値に設定された基準電圧
である。しかし、ＶREF2は、ＶREF1よりもほぼ１ＶBEだ
け低いレベル、すなわち（ＶCC−Ｉ43Ｒ32−ＶBE）であ
る。
【００１５】論理回路５０の動作を理解するため、信号
ＶIN3 が低論理の（ＶCC−Ｉ43Ｒ32−ＶBE）であると仮
定する。この場合、論理回路５０は、あたかも直列ゲー
ティング部５１が存在しないかのように機能する。ＶIN
1 が高論理の場合、トランジスタは導通状態となり、Ｖ
OUT を高論理にし、反転ＶOUT を低論理にする。ＶIN1
が低論理の場合、トランジスタ３４は非導通状態とな
り、動作はＶIN2に依存する。ＶIN3 はＶREF2より小さ
いので、トランジスタ５３は非導通状態となり、トラン
ジスタ３６，３７のエミッタ電圧はトランジスタ５２の
エミッタ電圧以下に降下し、Ｉ43の実質的にすべてはト
ランジスタ５４に流れる。また、ＶIN2 が高論理の場
合、トランジスタ３６は導通状態となり、ＶOUT を高論
理にし、反転ＶOUT を低論理にする。しかし、ＶIN2 が
低論理の場合、Ｉ43がトランジスタ３７を流れ、ＶOUT
は低論理となり、反転ＶOUT は高論理となる。
ＶIN3 が低論理の（ＶCC−Ｉ43Ｒ32−ＶBE）であると仮
定する。この場合、論理回路５０は、あたかも直列ゲー
ティング部５１が存在しないかのように機能する。ＶIN
1 が高論理の場合、トランジスタは導通状態となり、Ｖ
OUT を高論理にし、反転ＶOUT を低論理にする。ＶIN1
が低論理の場合、トランジスタ３４は非導通状態とな
り、動作はＶIN2に依存する。ＶIN3 はＶREF2より小さ
いので、トランジスタ５３は非導通状態となり、トラン
ジスタ３６，３７のエミッタ電圧はトランジスタ５２の
エミッタ電圧以下に降下し、Ｉ43の実質的にすべてはト
ランジスタ５４に流れる。また、ＶIN2 が高論理の場
合、トランジスタ３６は導通状態となり、ＶOUT を高論
理にし、反転ＶOUT を低論理にする。しかし、ＶIN2 が
低論理の場合、Ｉ43がトランジスタ３７を流れ、ＶOUT
は低論理となり、反転ＶOUT は高論理となる。
【００１６】次に、ＶIN1 とＶIN2 とが共に低論理であ
ると仮定する。ＣＭＬレベル信号であるＶIN2 は、（Ｖ
CC−Ｉ43Ｒ32）となる。トランジスタ５２は、トランジ
スタ５２のエミッタ電圧が（ＶCC−Ｉ43Ｒ32−ＶBE）よ
りも大きい限り、非導通状態に維持される。ＶIN3 が低
論理の場合、Ｉ43が直列ゲーティング段においてトラン
ジスタ５４を流れ、トランジスタ３７を流れる。そのた
め、ＶOUT は低論理となる。しかし、ＶIN3 が（ＶCC−
ＶBE）と高論理の場合、トランジスタ５３は導通状態と
なり、トランジスタ５２のエミッタ電圧をほぼ（ＶCC−
Ｉ43Ｒ32−ＶBE）まで低下させ、トランジスタ５２を導
通状態にする。そのため、Ｉ43がトランジスタ５３，５
２に流れ、ＶOUT を高論理にし、反転ＶOUT を低論理に
する。
ると仮定する。ＣＭＬレベル信号であるＶIN2 は、（Ｖ
CC−Ｉ43Ｒ32）となる。トランジスタ５２は、トランジ
スタ５２のエミッタ電圧が（ＶCC−Ｉ43Ｒ32−ＶBE）よ
りも大きい限り、非導通状態に維持される。ＶIN3 が低
論理の場合、Ｉ43が直列ゲーティング段においてトラン
ジスタ５４を流れ、トランジスタ３７を流れる。そのた
め、ＶOUT は低論理となる。しかし、ＶIN3 が（ＶCC−
ＶBE）と高論理の場合、トランジスタ５３は導通状態と
なり、トランジスタ５２のエミッタ電圧をほぼ（ＶCC−
Ｉ43Ｒ32−ＶBE）まで低下させ、トランジスタ５２を導
通状態にする。そのため、Ｉ43がトランジスタ５３，５
２に流れ、ＶOUT を高論理にし、反転ＶOUT を低論理に
する。
【００１７】直列ゲーティング段５１を挿入することの
重要な利点は、反転ＶOUT 信号を与える抵抗３１の第２
端子の容量が、トランジスタ３６と並列にトランジスタ
を挿入することによって論理機能の追加項を実行する場
合に比べ、はるかに小さいことである。そのため、論理
回路５０によって実行される論理ＯＲ関数の追加項を、
反転ＶOUT 信号に容量負荷を追加せずに取り入れること
ができる。明らかに、信号ＶIN3 が必要な低論理レベル
で利用できれば、直列ゲーティング段５１を使用するこ
とによりスピードが改善され、しかも追加トランジスタ
５３，５２しか必要としない（トランジスタ５２のベー
スがＶIN3 を受け取り、トランジスタ５２のエミッタが
トランジスタ３６，３７のエミッタに接続される）。し
かし、ＶIN3 がＣＭＬレベルでしか利用できない場合、
ＶIN3 の信号レベルを１ＶBEだけ降下させるのに必要な
追加回路と、抵抗３１の第２端子における容量の低下に
よる改善との間の二者択一となる。
重要な利点は、反転ＶOUT 信号を与える抵抗３１の第２
端子の容量が、トランジスタ３６と並列にトランジスタ
を挿入することによって論理機能の追加項を実行する場
合に比べ、はるかに小さいことである。そのため、論理
回路５０によって実行される論理ＯＲ関数の追加項を、
反転ＶOUT 信号に容量負荷を追加せずに取り入れること
ができる。明らかに、信号ＶIN3 が必要な低論理レベル
で利用できれば、直列ゲーティング段５１を使用するこ
とによりスピードが改善され、しかも追加トランジスタ
５３，５２しか必要としない（トランジスタ５２のベー
スがＶIN3 を受け取り、トランジスタ５２のエミッタが
トランジスタ３６，３７のエミッタに接続される）。し
かし、ＶIN3 がＣＭＬレベルでしか利用できない場合、
ＶIN3 の信号レベルを１ＶBEだけ降下させるのに必要な
追加回路と、抵抗３１の第２端子における容量の低下に
よる改善との間の二者択一となる。
【００１８】図５は、本発明の好適な実施例に従った論
理回路６０の概略図を示す。前述のように、これまでの
図面と共通の素子は、同様な参照番号が割り当てられて
いる。図４の場合と同様に、論理回路６０は、抵抗３
１，３２，ＮＰＮトランジスタ３７および電流源４３か
ら成る。Ｎチャンネル・トランジスタ３４’が、図２〜
４のトランジスタ３４と入れ替わっている。バイポーラ
・トランジスタ部３５’が、図２，３のバイポーラ・ト
ランジスタ部３５と入れ替わり、ＮＰＮトランジスタ３
６ａ，３６ｂを含む。直列ゲーティング部５１’が、図
４の直列ゲーティング部５１と入れ替わり、ＮＰＮトラ
ンジスタ５２，５３ａ，５３ｂ，５４を含む。電圧降下
部３９”が、図２の基準電圧部３９と図３，４の３９’
と入れ替わり、ＮＰＮトランジスタ６１を含む。基準電
圧回路７０は、抵抗７１，ＮＰＮトランジスタ７２，抵
抗７３および電流源７４から成る。
理回路６０の概略図を示す。前述のように、これまでの
図面と共通の素子は、同様な参照番号が割り当てられて
いる。図４の場合と同様に、論理回路６０は、抵抗３
１，３２，ＮＰＮトランジスタ３７および電流源４３か
ら成る。Ｎチャンネル・トランジスタ３４’が、図２〜
４のトランジスタ３４と入れ替わっている。バイポーラ
・トランジスタ部３５’が、図２，３のバイポーラ・ト
ランジスタ部３５と入れ替わり、ＮＰＮトランジスタ３
６ａ，３６ｂを含む。直列ゲーティング部５１’が、図
４の直列ゲーティング部５１と入れ替わり、ＮＰＮトラ
ンジスタ５２，５３ａ，５３ｂ，５４を含む。電圧降下
部３９”が、図２の基準電圧部３９と図３，４の３９’
と入れ替わり、ＮＰＮトランジスタ６１を含む。基準電
圧回路７０は、抵抗７１，ＮＰＮトランジスタ７２，抵
抗７３および電流源７４から成る。
【００１９】抵抗３１は、ＶCCに接続された第１端子
と、反転ＶOUT信号を与える第２端子とを有する。抵抗
３２は、ＶCCに接続された第１端子と、ＶOUT 信号を与
える第２端子とを有する。バイポーラ・トランジスタ部
３５’では、トランジスタ３６ａは、抵抗３１の第２端
子に接続されたコレクタと、信号ＶIN2 を受け取るベー
スと，エミッタとを有する。トランジスタ３６ｂは、抵
抗３１の第２端子に接続されたコレクタと、「ＶIN5 」
と記された入力信号を受け取るベースと、トランジスタ
３６ａのエミッタに接続されたエミッタとを有する。ト
ランジスタ３７は、抵抗３２の第２端子に接続されたコ
レクタと、信号ＶREF1を受け取るベースと、トランジス
タ３６ａ，３６ｂのエミッタに接続されたエミッタとを
有する。直列ゲーティング部５１’では、トランジスタ
５２は、抵抗３１の第２端子に接続されたコレクタと、
信号ＶIN2 を受け取るベースと、エミッタとを有する。
トランジスタ５３ａは、トランジスタ５２のエミッタに
接続さえたコレクタと、信号ＶIN3 を受け取るベース
と、エミッタとを有する。トランジスタ５３ｂは、トラ
ンジスタ５２のエミッタに接続されたコレクタと、「Ｖ
IN4 」と記された信号を受け取るベースと、トランジス
タ５３ａのエミッタに接続されたエミッタとを有する。
トランジスタ５４は、トランジスタ３６ａ，３６ｂ，３
７のエミッタに接続されたコレクタと、信号ＶREF2を受
け取るベースと、トランジスタ５３ａ，５３ｂのエミッ
タに接続されたエミッタとを有する。電圧降下部３９”
では、トランジスタ６１は、トランジスタ５３ａ，５３
ｂ，５４のエミッタに接続されたコレクタと、「ＶREF
3」と記された信号を受け取るベースと、ノード４２に
接続されたエミッタとを有する。トランジスタ３４’
は、トランジスタ５２のエミッタに接続されたドレイン
と、信号ＶIN1 を受け取るゲートと、ノード４２におい
てトランジスタ６１のエミッタに接続されたソースとを
有する。電流源４３は、ノード４２においてトランジス
タ６１のエミッタとトランジスタ３４’のソースとに接
続された第１端子と、ＶSSに接続された第２端子とを有
する。基準電圧回路７０において、抵抗７１は、ＶCCに
接続された第１端子と、信号ＶREF1を与える第２端子と
を有する。トランジスタ７２は、抵抗７１の第２端子に
接続されたコレクタと、トランジスタ７２のコレクタに
接続されたベースと、信号ＶREF2を与えるエミッタとを
有する。抵抗７３は、トランジスタ７２のエミッタに接
続された第１端子と、信号ＶREF3を与える第２端子とを
有する。電流源７４は、抵抗７３の第２端子に接続され
た第１端子と、ＶSSに接続された第２端子とを有する。
と、反転ＶOUT信号を与える第２端子とを有する。抵抗
３２は、ＶCCに接続された第１端子と、ＶOUT 信号を与
える第２端子とを有する。バイポーラ・トランジスタ部
３５’では、トランジスタ３６ａは、抵抗３１の第２端
子に接続されたコレクタと、信号ＶIN2 を受け取るベー
スと，エミッタとを有する。トランジスタ３６ｂは、抵
抗３１の第２端子に接続されたコレクタと、「ＶIN5 」
と記された入力信号を受け取るベースと、トランジスタ
３６ａのエミッタに接続されたエミッタとを有する。ト
ランジスタ３７は、抵抗３２の第２端子に接続されたコ
レクタと、信号ＶREF1を受け取るベースと、トランジス
タ３６ａ，３６ｂのエミッタに接続されたエミッタとを
有する。直列ゲーティング部５１’では、トランジスタ
５２は、抵抗３１の第２端子に接続されたコレクタと、
信号ＶIN2 を受け取るベースと、エミッタとを有する。
トランジスタ５３ａは、トランジスタ５２のエミッタに
接続さえたコレクタと、信号ＶIN3 を受け取るベース
と、エミッタとを有する。トランジスタ５３ｂは、トラ
ンジスタ５２のエミッタに接続されたコレクタと、「Ｖ
IN4 」と記された信号を受け取るベースと、トランジス
タ５３ａのエミッタに接続されたエミッタとを有する。
トランジスタ５４は、トランジスタ３６ａ，３６ｂ，３
７のエミッタに接続されたコレクタと、信号ＶREF2を受
け取るベースと、トランジスタ５３ａ，５３ｂのエミッ
タに接続されたエミッタとを有する。電圧降下部３９”
では、トランジスタ６１は、トランジスタ５３ａ，５３
ｂ，５４のエミッタに接続されたコレクタと、「ＶREF
3」と記された信号を受け取るベースと、ノード４２に
接続されたエミッタとを有する。トランジスタ３４’
は、トランジスタ５２のエミッタに接続されたドレイン
と、信号ＶIN1 を受け取るゲートと、ノード４２におい
てトランジスタ６１のエミッタに接続されたソースとを
有する。電流源４３は、ノード４２においてトランジス
タ６１のエミッタとトランジスタ３４’のソースとに接
続された第１端子と、ＶSSに接続された第２端子とを有
する。基準電圧回路７０において、抵抗７１は、ＶCCに
接続された第１端子と、信号ＶREF1を与える第２端子と
を有する。トランジスタ７２は、抵抗７１の第２端子に
接続されたコレクタと、トランジスタ７２のコレクタに
接続されたベースと、信号ＶREF2を与えるエミッタとを
有する。抵抗７３は、トランジスタ７２のエミッタに接
続された第１端子と、信号ＶREF3を与える第２端子とを
有する。電流源７４は、抵抗７３の第２端子に接続され
た第１端子と、ＶSSに接続された第２端子とを有する。
【００２０】論理回路６０と図４の論理回路５０との間
には３つの主要な相違があり、これらの相違を比較する
ことによりもっとも良く理解される。まず、論理回路６
０は５つの入力信号の論理ＯＲを実行する。この５つの
入力信号のうち、１つの信号（ＶIN1 ）は、トランジス
タ３４’によって受け取られるＣＭＯＳレベル信号であ
る。２つの信号（ＶIN2 ，ＶIN5 ）は、トランジスタ３
６ａ，５２とトランジスタ３６ｂとによってそれぞれ受
け取られるＣＭＬ論理信号である。残りの２つの信号
（ＶIN3 ，ＶIN4）はＥＣＬレベル信号、すなわち、ト
ランジスタ５３ａと５３ｂとによってそれぞれ受け取ら
れる、ＶBEだけ電圧が低下したＣＭＬレベル信号であ
る。次に、トランジスタ３４’のドレインは、抵抗３１
の第２端子ではなく、トランジスタ５２のエミッタに接
続され、反転ＶOUT を与える重要な出力ノードの容量を
さらに低減している。第３に、電圧降下部３９”はトラ
ンジスタ６１を有している。トランジスタ６１のベース
はそのコレクタに接続されてダイオードとして機能する
代わりに、そのベースは信号ＶREF3を受け取る。ＶREF3
は、トランジスタ３９”のコレクタ電圧よりもわずかに
高い電圧である。ＶREF3をトランジスタ６１のコレクタ
電圧よりも高くすることによって、トランジスタ６１は
飽和状態になり、低いＶCC電圧でも動作するようにな
る。
には３つの主要な相違があり、これらの相違を比較する
ことによりもっとも良く理解される。まず、論理回路６
０は５つの入力信号の論理ＯＲを実行する。この５つの
入力信号のうち、１つの信号（ＶIN1 ）は、トランジス
タ３４’によって受け取られるＣＭＯＳレベル信号であ
る。２つの信号（ＶIN2 ，ＶIN5 ）は、トランジスタ３
６ａ，５２とトランジスタ３６ｂとによってそれぞれ受
け取られるＣＭＬ論理信号である。残りの２つの信号
（ＶIN3 ，ＶIN4）はＥＣＬレベル信号、すなわち、ト
ランジスタ５３ａと５３ｂとによってそれぞれ受け取ら
れる、ＶBEだけ電圧が低下したＣＭＬレベル信号であ
る。次に、トランジスタ３４’のドレインは、抵抗３１
の第２端子ではなく、トランジスタ５２のエミッタに接
続され、反転ＶOUT を与える重要な出力ノードの容量を
さらに低減している。第３に、電圧降下部３９”はトラ
ンジスタ６１を有している。トランジスタ６１のベース
はそのコレクタに接続されてダイオードとして機能する
代わりに、そのベースは信号ＶREF3を受け取る。ＶREF3
は、トランジスタ３９”のコレクタ電圧よりもわずかに
高い電圧である。ＶREF3をトランジスタ６１のコレクタ
電圧よりも高くすることによって、トランジスタ６１は
飽和状態になり、低いＶCC電圧でも動作するようにな
る。
【００２１】バイアス回路７０のおいて、ＶREF1は（Ｖ
CC−Ｉ74Ｒ71）で与えられ、この電圧はＶCCから（ＶCC
−Ｉ43Ｒ32）までのＣＭＬ信号振幅のほぼ中間値であ
る。ただし、Ｉ74は電流源７４の電流であり、Ｒ71は抵
抗７１の抵抗である。トランジスタ７２はダイオード接
続され、抵抗７１の第２端子の電圧から１ＶBEを差し引
いた値に等しい値まで電圧ＶREF2を減圧する。抵抗７３
は、この電圧をさらに低下させ、ＶREF3をトランジスタ
６１に与える。
CC−Ｉ74Ｒ71）で与えられ、この電圧はＶCCから（ＶCC
−Ｉ43Ｒ32）までのＣＭＬ信号振幅のほぼ中間値であ
る。ただし、Ｉ74は電流源７４の電流であり、Ｒ71は抵
抗７１の抵抗である。トランジスタ７２はダイオード接
続され、抵抗７１の第２端子の電圧から１ＶBEを差し引
いた値に等しい値まで電圧ＶREF2を減圧する。抵抗７３
は、この電圧をさらに低下させ、ＶREF3をトランジスタ
６１に与える。
【００２２】従って、論理回路６０は、ＥＣＬレベル信
号をＣＭＯＳレベル信号およびＣＭＬレベル信号と合成
することができるという利点があり、しかも図３で説明
したような本発明の長所も維持している。また、特定の
用途では重要な出力ノードとなる抵抗３１の第２端子に
対して容量負荷を加えずに、追加論理入力を受け取るこ
とができる。追加ＣＭＬレベル入力信号は、ＶBEだけ下
方にレベル・シフトされ、トランジスタ５３ａなどのト
ランジスタに受け取られ、重要ノードにおける負荷をさ
らに低減することができる。従って、論理回路６０はさ
らに柔軟性を得ることになる。
号をＣＭＯＳレベル信号およびＣＭＬレベル信号と合成
することができるという利点があり、しかも図３で説明
したような本発明の長所も維持している。また、特定の
用途では重要な出力ノードとなる抵抗３１の第２端子に
対して容量負荷を加えずに、追加論理入力を受け取るこ
とができる。追加ＣＭＬレベル入力信号は、ＶBEだけ下
方にレベル・シフトされ、トランジスタ５３ａなどのト
ランジスタに受け取られ、重要ノードにおける負荷をさ
らに低減することができる。従って、論理回路６０はさ
らに柔軟性を得ることになる。
【００２３】以上より、少なくとも１つのＣＭＯＳレベ
ル入力信号と、少なくとも１つのＣＭＬレベル入力信号
とを受け取る論理回路が提供されたことが明らかであ
る。バイポーラ・トランジスタ部は、少なくとも１つの
バイポーラ・トランジスタから成り、この各バイポーラ
・トランジスタは第１抵抗を介して第１電源電圧端子に
結合されたコレクタと、それぞれのＣＭＬレベル入力信
号を受け取るベースと、エミッタとを有する。基準バイ
ポーラ・トランジスタは、第２抵抗を介して第１電源電
圧端子に接続されたコレクタと、基準電圧を受け取るベ
ースと、バイポーラ・トランジスタ部における各トラン
ジスタのエミッタに接続されたエミッタとを有する。Ｃ
ＭＯＳトランジスタ部は、少なくとも１つのＣＭＯＳト
ランジスタから成り、この各ＣＭＯＳトランジスタは第
１抵抗に接続された第１電流電極と、それぞれのＣＭＯ
Ｓレベル入力信号を受け取るゲートと、第２電流電極と
を有する。ＣＭＯＳトランジスタの第２電流電極は、例
えば、２ダイオード電圧降下だけ、２つのバイポーラ・
トランジスタのエミッタ電圧から分離されている。この
バイポーラトランジスタとＣＭＯＳトランジスタは、電
流源によって与えられる電流を導いて、基準バイポーラ
・トランジスタのコレクタで出力信号を与える。
ル入力信号と、少なくとも１つのＣＭＬレベル入力信号
とを受け取る論理回路が提供されたことが明らかであ
る。バイポーラ・トランジスタ部は、少なくとも１つの
バイポーラ・トランジスタから成り、この各バイポーラ
・トランジスタは第１抵抗を介して第１電源電圧端子に
結合されたコレクタと、それぞれのＣＭＬレベル入力信
号を受け取るベースと、エミッタとを有する。基準バイ
ポーラ・トランジスタは、第２抵抗を介して第１電源電
圧端子に接続されたコレクタと、基準電圧を受け取るベ
ースと、バイポーラ・トランジスタ部における各トラン
ジスタのエミッタに接続されたエミッタとを有する。Ｃ
ＭＯＳトランジスタ部は、少なくとも１つのＣＭＯＳト
ランジスタから成り、この各ＣＭＯＳトランジスタは第
１抵抗に接続された第１電流電極と、それぞれのＣＭＯ
Ｓレベル入力信号を受け取るゲートと、第２電流電極と
を有する。ＣＭＯＳトランジスタの第２電流電極は、例
えば、２ダイオード電圧降下だけ、２つのバイポーラ・
トランジスタのエミッタ電圧から分離されている。この
バイポーラトランジスタとＣＭＯＳトランジスタは、電
流源によって与えられる電流を導いて、基準バイポーラ
・トランジスタのコレクタで出力信号を与える。
【００２４】本発明の１つの例では、一実施例におい
て、論理回路（３０，３０’）がさらに、第１抵抗（３
１）の第２端子に結合されたコレクタと、第２の所定の
論理レベルの入力電圧を受け取るベースと、基準バイポ
ーラ・トランジスタ（３７）のエミッタに結合されたエ
ミッタとを有する第２バイポーラ・トランジスタ（３
６）から成る。本発明の別の例では、論理回路（３０）
の差電圧を与える手段（３９）が、基準バイポーラ・ト
ランジスタ（３７）および第２バイポーラ・トランジス
タ（３６）のエミッタに結合された正の端子と、負の端
子とを有する第１ダイオード（４０）、および第１ダイ
オード（４０）の負の端子に結合された正の端子と、電
流源（４３）に結合された負の端子とを有する第２ダイ
オード（４１）から成る。
て、論理回路（３０，３０’）がさらに、第１抵抗（３
１）の第２端子に結合されたコレクタと、第２の所定の
論理レベルの入力電圧を受け取るベースと、基準バイポ
ーラ・トランジスタ（３７）のエミッタに結合されたエ
ミッタとを有する第２バイポーラ・トランジスタ（３
６）から成る。本発明の別の例では、論理回路（３０）
の差電圧を与える手段（３９）が、基準バイポーラ・ト
ランジスタ（３７）および第２バイポーラ・トランジス
タ（３６）のエミッタに結合された正の端子と、負の端
子とを有する第１ダイオード（４０）、および第１ダイ
オード（４０）の負の端子に結合された正の端子と、電
流源（４３）に結合された負の端子とを有する第２ダイ
オード（４１）から成る。
【００２５】さらに、本発明の別の例では、論理回路
（３０’）の差電圧を与える手段（３９’）が、基準バ
イポーラ・トランジスタ（３７）および第２バイポーラ
・トランジスタ（３６）のエミッタに結合された正の端
子と、電流源（４３）に結合された負の端子とを有する
ダイオード（４０）から成る。
（３０’）の差電圧を与える手段（３９’）が、基準バ
イポーラ・トランジスタ（３７）および第２バイポーラ
・トランジスタ（３６）のエミッタに結合された正の端
子と、電流源（４３）に結合された負の端子とを有する
ダイオード（４０）から成る。
【００２６】また、本発明の別の例では、論理回路（３
０，３０’）の少なくとも１つのＭＯＳトランジスタの
それぞれがＮチャンネルＭＯＳトランジスタであり、基
準バイポーラ・トランジスタ（３７）と第２バイポーラ
・トランジスタ（３６）とがＮＰＮバイポーラ・トラン
ジスタである。
０，３０’）の少なくとも１つのＭＯＳトランジスタの
それぞれがＮチャンネルＭＯＳトランジスタであり、基
準バイポーラ・トランジスタ（３７）と第２バイポーラ
・トランジスタ（３６）とがＮＰＮバイポーラ・トラン
ジスタである。
【００２７】さらに、本発明の別の例では、論理回路
（５０）の電流源に結合される手段（３９’，５１）
が、基準バイポーラ・トランジスタ（３７）のエミッタ
に結合され、第２入力信号に応答して、電流源（４３）
の電流を第１抵抗（３１）または基準バイポーラ・トラ
ンジスタ（３７）のいずれかに選択的に流す直列ゲーテ
ィング手段（５１）、および直列ゲーティング手段（５
１）と電流源（４３）とに結合され、差電圧を降下させ
る電圧降下手段（３９’）から成る。
（５０）の電流源に結合される手段（３９’，５１）
が、基準バイポーラ・トランジスタ（３７）のエミッタ
に結合され、第２入力信号に応答して、電流源（４３）
の電流を第１抵抗（３１）または基準バイポーラ・トラ
ンジスタ（３７）のいずれかに選択的に流す直列ゲーテ
ィング手段（５１）、および直列ゲーティング手段（５
１）と電流源（４３）とに結合され、差電圧を降下させ
る電圧降下手段（３９’）から成る。
【００２８】さらに、本発明の別の例では、論理回路
（５０）の直列ゲーティング手段（５１）が、第２（５
２），第３（５３）および第４（５４）バイポーラ・ト
ランジスタから成る。第２バイポーラ・トランジスタ
（５２）は、第１抵抗（３１）の第２端子に結合された
コレクタと、第３入力信号を受け取るベースと、エミッ
タとを有する。第３バイポーラ・トランジスタは、第２
バイポーラ・トランジスタ（５２）のエミッタに結合さ
れたコレクタと、第２入力信号を受け取るベースと、電
圧降下手段（３９’）に結合されたエミッタとを有す
る。第４バイポーラ・トランジスタ（５４）は、基準バ
イポーラ・トランジスタ（３７）のエミッタに結合され
たコレクタと、第２基準電圧を受け取るベースと、第３
バイポーラ・トランジスタ（５３）のエミッタと電流源
（４３）とに結合されたエミッタとを有する。
（５０）の直列ゲーティング手段（５１）が、第２（５
２），第３（５３）および第４（５４）バイポーラ・ト
ランジスタから成る。第２バイポーラ・トランジスタ
（５２）は、第１抵抗（３１）の第２端子に結合された
コレクタと、第３入力信号を受け取るベースと、エミッ
タとを有する。第３バイポーラ・トランジスタは、第２
バイポーラ・トランジスタ（５２）のエミッタに結合さ
れたコレクタと、第２入力信号を受け取るベースと、電
圧降下手段（３９’）に結合されたエミッタとを有す
る。第４バイポーラ・トランジスタ（５４）は、基準バ
イポーラ・トランジスタ（３７）のエミッタに結合され
たコレクタと、第２基準電圧を受け取るベースと、第３
バイポーラ・トランジスタ（５３）のエミッタと電流源
（４３）とに結合されたエミッタとを有する。
【００２９】また、本発明の別の例では、論理回路（３
０）の差電圧を与える手段（３９）が、第１および第２
ダイオードから成る。第１ダイオード（４０）は、第１
バイポーラ・トランジスタ（３６）および第２バイポー
ラ・トランジスタ（３７）のエミッタに結合された正の
端子と、負の端子とを有する。第２ダイオード（４１）
は、第１ダイオード（４０）の負の端子に結合された正
の端子と、電流源（４３）に結合された負の端子とを有
する。
０）の差電圧を与える手段（３９）が、第１および第２
ダイオードから成る。第１ダイオード（４０）は、第１
バイポーラ・トランジスタ（３６）および第２バイポー
ラ・トランジスタ（３７）のエミッタに結合された正の
端子と、負の端子とを有する。第２ダイオード（４１）
は、第１ダイオード（４０）の負の端子に結合された正
の端子と、電流源（４３）に結合された負の端子とを有
する。
【００３０】本発明のさらに別の例では、論理回路（３
０’）の差電圧を与える手段（３９’）がさらに、第１
バイポーラ・トランジスタ（３６）および第２バイポー
ラ・トランジスタ（３７）のエミッタに結合された正の
端子と、電流源（４３）に結合された負の端子とを有す
るダイオードから成る。
０’）の差電圧を与える手段（３９’）がさらに、第１
バイポーラ・トランジスタ（３６）および第２バイポー
ラ・トランジスタ（３７）のエミッタに結合された正の
端子と、電流源（４３）に結合された負の端子とを有す
るダイオードから成る。
【００３１】さらに、本発明の別の例では、論理回路
（３０，３０’）のＭＯＳトランジスタ（３４）がＮチ
ャンネルＭＯＳトランジスタであり、第１バイポーラ・
トランジスタ（３６）および第２バイポーラ・トランジ
スタ（３７）が共にＮＰＮバイポーラ・トランジスタで
ある。
（３０，３０’）のＭＯＳトランジスタ（３４）がＮチ
ャンネルＭＯＳトランジスタであり、第１バイポーラ・
トランジスタ（３６）および第２バイポーラ・トランジ
スタ（３７）が共にＮＰＮバイポーラ・トランジスタで
ある。
【００３２】さらに、本発明の別の例では、論理回路
（３０，３０’，５０）がさらに、第１および第２抵抗
から成る。第１抵抗（３１）は、第２電源電圧端子に結
合された第１端子と、入力トランジスタ（３６）のコレ
クタに結合された第２端子とを有する。第２抵抗（３
２）は、第２電源電圧端子に結合された第１端子と、基
準トランジスタ（３７）に結合された第２端子とを有す
る。
（３０，３０’，５０）がさらに、第１および第２抵抗
から成る。第１抵抗（３１）は、第２電源電圧端子に結
合された第１端子と、入力トランジスタ（３６）のコレ
クタに結合された第２端子とを有する。第２抵抗（３
２）は、第２電源電圧端子に結合された第１端子と、基
準トランジスタ（３７）に結合された第２端子とを有す
る。
【００３３】さらに、本発明の別の例では、論理回路
（５０）の電圧降下手段（３９’）の第１端子が、第２
（５２）および第３（５３）入力トランジスタと第２基
準トランジスタ（５４）とから成る直列ゲーティング段
（５１）を介して、入力トランジスタ（３６）および基
準トランジスタ（３７）のエミッタに結合される。第２
入力トランジスタ（５２）は、第１抵抗（３１）の第２
端子に結合されたコレクタと、第１入力信号を受け取る
ベースと、エミッタとを有する。第３入力トランジスタ
（５３）は、第２入力トランジスタ（５２）のエミッタ
に結合されたコレクタと、第２入力信号を受け取るベー
スと、電圧降下手段（３９’）の第１端子に結合された
エミッタとを有する。第２基準トランジスタ（５４）
は、第１入力トランジスタ（３６）および基準トランジ
スタ（３７）のエミッタに結合されたコレクタと、第２
基準電圧を受け取るベースと、第３入力トランジスタ
（５３）のエミッタと電圧降下手段（３９’）の第１端
子とに結合されたエミッタとを有する。
（５０）の電圧降下手段（３９’）の第１端子が、第２
（５２）および第３（５３）入力トランジスタと第２基
準トランジスタ（５４）とから成る直列ゲーティング段
（５１）を介して、入力トランジスタ（３６）および基
準トランジスタ（３７）のエミッタに結合される。第２
入力トランジスタ（５２）は、第１抵抗（３１）の第２
端子に結合されたコレクタと、第１入力信号を受け取る
ベースと、エミッタとを有する。第３入力トランジスタ
（５３）は、第２入力トランジスタ（５２）のエミッタ
に結合されたコレクタと、第２入力信号を受け取るベー
スと、電圧降下手段（３９’）の第１端子に結合された
エミッタとを有する。第２基準トランジスタ（５４）
は、第１入力トランジスタ（３６）および基準トランジ
スタ（３７）のエミッタに結合されたコレクタと、第２
基準電圧を受け取るベースと、第３入力トランジスタ
（５３）のエミッタと電圧降下手段（３９’）の第１端
子とに結合されたエミッタとを有する。
【００３４】また、本発明の別の実施例では、論理回路
（６０）がさらに、第２入力トランジスタ（３６ａ）と
第３入力トランジスタ（３６ｂ）とから成る。第２入力
トランジスタ（３６ａ）は、第１抵抗（３１）を介して
第２電源電圧端子に結合されたコレクタと、第２入力信
号を受け取るベースと、基準トランジスタ（５４）のコ
レクタに結合されたエミッタとを有する。第３入力トラ
ンジスタ（３６ｂ）は、第２入力トランジスタ（３６
ａ）のコレクタに結合されたコレクタと、第３入力信号
を受け取るベースと、基準トランジスタ（５４）のコレ
クタに結合されたエミッタとを有する。第２基準トラン
ジスタ（３７）は、第２抵抗（３２）を介して第２電源
電圧端子に結合されたコレクタと、第２基準電圧を受け
取るベースと、第３入力トランジスタ（３６ｂ）のエミ
ッタと基準トランジスタ（５４）のコレクタとに結合さ
れたエミッタとを有する。
（６０）がさらに、第２入力トランジスタ（３６ａ）と
第３入力トランジスタ（３６ｂ）とから成る。第２入力
トランジスタ（３６ａ）は、第１抵抗（３１）を介して
第２電源電圧端子に結合されたコレクタと、第２入力信
号を受け取るベースと、基準トランジスタ（５４）のコ
レクタに結合されたエミッタとを有する。第３入力トラ
ンジスタ（３６ｂ）は、第２入力トランジスタ（３６
ａ）のコレクタに結合されたコレクタと、第３入力信号
を受け取るベースと、基準トランジスタ（５４）のコレ
クタに結合されたエミッタとを有する。第２基準トラン
ジスタ（３７）は、第２抵抗（３２）を介して第２電源
電圧端子に結合されたコレクタと、第２基準電圧を受け
取るベースと、第３入力トランジスタ（３６ｂ）のエミ
ッタと基準トランジスタ（５４）のコレクタとに結合さ
れたエミッタとを有する。
【００３５】さらに、本発明の別の例では、論理回路
（５０）の直列ゲーティング手段（５１）が、第３（５
２），第４（５３）および第５（５４）バイポーラ・ト
ランジスタから成る。第３バイポーラ・トランジスタ
（５２）は、第１抵抗（５１）の第２端子に結合された
コレクタと、第２入力信号を受け取るベースと、エミッ
タとを有する。第４バイポーラ・トランジスタ（５３）
は、第３バイポーラ・トランジスタ（５２）のエミッタ
に結合されたコレクタと、第３入力信号を受け取るベー
スと、電圧降下手段（３９’）に結合されたエミッタと
を有する。第５バイポーラ・トランジスタ（５４）は、
第１バイポーラ・トランジスタ（３６）および第２バイ
ポーラ・トランジスタ（３７）のエミッタに結合された
コレクタと、第２基準電圧を受け取るベースと、第４バ
イポーラ・トランジスタのエミッタと電流源（４３）と
に結合されたエミッタとを有する。
（５０）の直列ゲーティング手段（５１）が、第３（５
２），第４（５３）および第５（５４）バイポーラ・ト
ランジスタから成る。第３バイポーラ・トランジスタ
（５２）は、第１抵抗（５１）の第２端子に結合された
コレクタと、第２入力信号を受け取るベースと、エミッ
タとを有する。第４バイポーラ・トランジスタ（５３）
は、第３バイポーラ・トランジスタ（５２）のエミッタ
に結合されたコレクタと、第３入力信号を受け取るベー
スと、電圧降下手段（３９’）に結合されたエミッタと
を有する。第５バイポーラ・トランジスタ（５４）は、
第１バイポーラ・トランジスタ（３６）および第２バイ
ポーラ・トランジスタ（３７）のエミッタに結合された
コレクタと、第２基準電圧を受け取るベースと、第４バ
イポーラ・トランジスタのエミッタと電流源（４３）と
に結合されたエミッタとを有する。
【００３６】本発明は好適な実施例に基づいて説明して
きたが、本発明は多くの点で修正でき、以上具体的に説
明してきた実施例以外の多くの実施例が可能であること
が当業者には明らかである。例えば、トランジスタの導
電性を逆にし、回路を反転させて、異なる論理関数にす
ることができる。従って、添付のクレームは発明の真の
精神と範疇に入る発明のすべての変形を内包するものと
する。
きたが、本発明は多くの点で修正でき、以上具体的に説
明してきた実施例以外の多くの実施例が可能であること
が当業者には明らかである。例えば、トランジスタの導
電性を逆にし、回路を反転させて、異なる論理関数にす
ることができる。従って、添付のクレームは発明の真の
精神と範疇に入る発明のすべての変形を内包するものと
する。
【図１】既知の論理回路の概略図である。
【図２】本発明に従った論理回路の概略図である。
【図３】本発明の論理回路の第２実施例の概略図であ
る。
る。
【図４】本発明の論理回路の第３実施例の概略図であ
る。
る。
【図５】本発明の好適な実施例に従った論理回路の概略
図である。
図である。
【符号の簡単な説明】３０，３０’，５０，６０ 論理
回路 ３１，３２ 抵抗 ３３ ＣＭＯＳトランジスタ部 ３４，３４’ Ｎチャンネル・トランジスタ ３５，３５’ バイポーラ・トランジスタ部 ３６ ＮＰＮトランジスタ ３７ ＮＰＮ基準トランジスタ ３９，３９’，３９” 電圧降下部 ４０，４１ ダイオード ４３ 電流源 ５１，５１’ 直列ゲーティング段 ７０ 基準電圧回路 ７４ 電流源
回路 ３１，３２ 抵抗 ３３ ＣＭＯＳトランジスタ部 ３４，３４’ Ｎチャンネル・トランジスタ ３５，３５’ バイポーラ・トランジスタ部 ３６ ＮＰＮトランジスタ ３７ ＮＰＮ基準トランジスタ ３９，３９’，３９” 電圧降下部 ４０，４１ ダイオード ４３ 電流源 ５１，５１’ 直列ゲーティング段 ７０ 基準電圧回路 ７４ 電流源
Claims (7)
- 【請求項１】ＣＭＬ出力を有するＢＩＣＭＯＳ論理回路
（３０，３０’）であって： 第１電源電圧端子に結合された第１端子と、第２端子と
を有する第１抵抗（３１）； 前記第１電源電圧端子に結合された第１端子と、第２端
子とを有する第２抵抗（３２）； 前記第２抵抗の前記第２端子に結合され出力信号を与え
るコレクタと、基準電圧を受け取るベースと、エミッタ
とを有する基準バイポーラ・トランジスタ（３７）； 第２電源電圧端子に結合された電流源（４３）； 前記電流源（４３）に結合され、前記基準バイポーラ・
トランジスタ（３７）の前記エミッタと前記電流源（４
３）との間の電圧差を与える手段（３９，３９’）；お
よび少なくとも１つのＭＯＳトランジスタ（３４）であ
って、それぞれが前記第１抵抗（３１）の前記第２端子
に結合された第１電流電極と、所定の論理レベルの入力
電圧を受け取るゲートと、前記電流源（４３）に結合さ
れた第２電流電極とを有する少なくとも１つのＭＯＳト
ランジスタ（３４）； によって構成されることを特徴とするＢＩＣＭＯＳ論理
回路。 - 【請求項２】論理回路（３０，３０’）であって： 第１抵抗（３１）を介して第１電源電圧端子に結合され
たコレクタと、第１入力信号を受け取るベースと、エミ
ッタとを有する第１バイポーラ・トランジスタ（３
６）； 第２抵抗（３２）を介して前記第１電源電圧端子に結合
され、そこに出力信号を与えるコレクタと、基準電圧信
号を受け取るベースと、前記第１バイポーラ・トランジ
スタ（３６）の前記エミッタに結合されたエミッタとを
有する第２バイポーラ・トランジスタ（３７）； 第２電源電圧端子に結合された電流源（４３）； 前記電流源（４３）に結合され、前記第１バイポーラ・
トランジスタ（３６）の前記エミッタと前記電流源（４
３）との間の電圧差を与える手段（３９，３９’）；お
よび前記第１トランジスタ（３６）の前記コレクタに結
合されたドレインと、第２入力信号を受け取るゲート
と、前記電流源（４３）に結合されたソースとを有する
ＭＯＳトランジスタ（３４）によって構成され、前記第
１入力信号がＣＭＬレベル信号であり、かつ前記第２入
力信号がＣＭＯＳレベル信号であることを特徴とする論
理回路（３０，３０’）。 - 【請求項３】少なくとも１つのＣＭＬレベル信号と少な
くとも１つのＣＭＯＳレベル信号に対して所定の論理演
算を実行する論理回路（３０，３０’）であって： 第１電源電圧端子に結合された第１端子と、第２端子と
を有する第１抵抗（３１）； 前記第１電源電圧端子に結合された第１端子と、第２端
子とを有する第２抵抗（３２）； 前記第２抵抗（３２）の前記第２端子に結合されたコレ
クタと、基準電圧を受け取るベースと、エミッタとを有
する基準バイポーラ・トランジスタ（３７）； 第２電源電圧端子に結合された電流源（４３）；および
前記第１抵抗（３１）の前記第２端子に結合されたコレ
クタと、第１の所定の論理レベルの入力電圧を受け取る
ベースと、前記基準バイポーラ・トランジスタ（３７）
の前記エミッタに結合されたエミッタとを有する第２バ
イポーラ・トランジスタ（３６）； によって構成される論理回路（３０，３０’）におい
て、前記基準バイポーラ・トランジスタ（３７）および
第２バイポーラ・トランジスタ（３６）の平均寿命を増
加させる方法であって： 第２の所定の論理レベルの入力電圧を受け取るゲートを
有するＭＯＳトランジスタ（３４）の電流導通経路を、
前記第１抵抗の第２端子と前記電流源（４３）との間に
結合させる段階；および前記基準電圧を上回る前記第２
の所定の論理レベルの前記入力電圧に応答して、前記電
流源（４３）の実質的にすべての定電流を前記ＭＯＳト
ランジスタ（３４）に結合させるのに十分な、前記基準
バイポーラ・トランジスタ（３７）のエミッタと前記電
流源（４３）との間の差電圧を与える段階； によって構成されることを特徴とする方法。 - 【請求項４】所定の論理レベルの少なくとも１つの入力
信号とＣＭＯＳレベル信号とに対して所定の論理演算を
実行する論理回路（３０，３０’，５０，６０）であっ
て： コレクタと、所定の論理レベルの入力信号を受け取るベ
ースと、エミッタとを有する入力トランジスタ（３６，
５３ａ）； コレクタと、基準電圧を受け取るベースと、前記入力ト
ランジスタ（３６，５３ａ）の前記エミッタに結合され
たエミッタとを有する基準トランジスタ（３７，５
４）； 第１電源電圧端子に結合された電流源（４３）； 第１端子と第２端子との間で差電圧を与える電圧降下手
段（３９，３９’，３９”）であって、該電圧降下手段
（３９，３９’３９”）の該第１端子が前記入力トラン
ジスタ（３６，５３ａ）および前記基準トランジスタ
（３７，５４）の前記エミッタに結合されている電圧降
下手段（３９，３９’，３９”）；および前記入力トラ
ンジスタ（３６，５３ａ）の前記コレクタに結合された
第１電流電極と、前記ＣＭＯＳレベル信号を受け取るゲ
ートと、前記電圧降下手段（３９，３９’，３９”）の
前記第２端子に結合された第２電流電極とを有するＭＯ
Ｓトランジスタ（３４，３４’）； によって構成されることを特徴とする論理回路（３０，
３０’，５０，６０）。 - 【請求項５】論理回路（５０）であって： 第１電源電圧端子に結合された第１端子と、第２端子と
を有する第１抵抗（３１）； 前記第１電源電圧端子に結合された第１端子と、第２端
子とを有する第２抵抗（３２）； 前記第１抵抗の前記第２端子に結合された第１電流電極
と、第１入力信号を受け取るゲートと、第２電流電極と
を有するＭＯＳトランジスタ（３４）； 前記第１抵抗（３１）の前記第２端子に結合されたコレ
クタと、第２入力信号を受け取るベースと、コレクタと
を有する第１バイポーラ・トランジスタ（３６）； 前記第２抵抗（３２）の前記第２端子に結合され、出力
信号を与えるコレクタと、基準電圧を受け取るベース
と、前記第１バイポーラ・トランジスタ（３６）の前記
エミッタに結合されたエミッタとを有する第２バイポー
ラ・トランジスタ（３７）； 第２電源電圧端子に結合された電流源（４３）； 前記第１抵抗（３１）の前記第２端子と前記第１バイポ
ーラ・トランジスタ（３６）および第２バイポーラ・ト
ランジスタ（３７）の前記エミッタとに結合され、第３
入力信号に応答して、前記第１抵抗（３１）の前記第２
端子または前記第１バイポーラ・トランジスタ（３６）
および第２バイポーラ・トランジスタ（３７）の前記エ
ミッタのいずれかに前記電流源（４３）の電流を選択的
に流す直列ゲーティング手段（５１）；および前記電流
源（４３）と前記直列ゲーティング手段（５１）とに結
合され、前記第１バイポーラ・トランジスタ（３６）お
よび第２バイポーラ・トランジスタ（３７）のエミッタ
と前記電流源（４３）との間の差電圧を与える電圧降下
手段（３９’）； によって構成されることを特徴とする論理回路（５
０）。 - 【請求項６】論理回路（５０）であって： 少なくとも１つのエミッタ結合トランジスタ対（３６，
３７，５３，５４）であって、第１エミッタ結合トラジ
スタ対（３６，３７）の後段にある各エミッタ結合トラ
ンジスタ対（５３，５４）が前段のエミッタ結合トラン
ジスタ対（３６，３７）と直列ゲート接続しており、少
なくとも１つのエミッタ結合トランジスタ対（３６，３
７，５３，５４）のそれぞれが： コレクタと、入力信号を受け取るベースと、エミッタと
を有する第１トランジ スタ（３６，５３）； コレクタと、基準電圧を受け取るベースと、前記第１ト
ランジスタ（３６，５３）の前記エミッタに結合された
エミッタとを有する第２トランジスタ（３７，５４）に
よって構成され、前記第１エミッタ結合トランジスタ対
（３６，３７）の前記第１（３６）および第２（３７）
トランジスタのコレクタが、それぞれ第１抵抗（３１）
と第２抵抗（３２）とを介して第１電源電圧端子に結合
されて成る、少なくとも１つのエミッタ結合トランジス
タ対（３６，３７，５３，５４）； 第１端子と第２端子との間で電圧差を与える電圧降下手
段（３９’）であって、該電圧降下手段（３９’）の該
第１端子が前記の少なくとも１つのエミッタ結合トラン
ジスタ対（５３，５４）のうち最後の前記第１（５３）
および第２（５４）トランジスタのエミッタに結合され
る、電圧降下手段（３９’）； 前記電圧降下手段（３９’）の前記第２端子と第２電源
電圧端子との間に電流を与える電流源（４３）；および
前記の少なくとも１つのエミッタ結合トランジスタ対
（３６，３７，５３，５４）のうち１つの前記第１トラ
ンジスタ（３６，５３）の前記コレクタに結合された第
１電流電極と、ＣＭＯＳ入力信号を受け取るゲートと、
前記電圧降下手段（３９’）の前記第２端子に結合され
た第２電流電極とを有するＭＯＳトランジスタ（３
４）； によって構成されることを特徴とする論理回路（５
０）。 - 【請求項７】論理回路（５０）であって： 第１電源電圧端子に結合された第１端子と、第１出力信
号を与える第２端子とを有する第１抵抗（３１）； 前記第１電源電圧端子に結合された第１端子と、第２出
力信号を与える第２端子とを有する第２抵抗（３２）； 少なくとも１つの入力バイポーラ・トランジスタ（３
６）であって、それぞれが前記第１抵抗（３１）の前記
第２端子に結合されたコレクタと、それぞれのＣＭＬレ
ベル入力電圧を受け取るベースと、エミッタとを有する
少なくとも１つの入力バイポーラ・トランジスタ（３
６）； 前記第２抵抗（３２）の前記第２端子に結合されたコレ
クタと、基準電圧を受け取るベースと、前記の少なくと
も１つの入力バイポーラ・トランジスタ（３６）のそれ
ぞれの前記エミッタに結合されたエミッタとを有する基
準バイポーラ・トランジスタ（３７）； 第２電源電圧端子に結合された電流源（４３）； 前記電流源（４３）に結合され、第１および第２端子の
間で差電圧を与える電圧降下手段（３９’）であって、
該電圧降下手段（３９’）の該第２端子が前記電流源
（４３）に結合されている電圧降下手段（３９’）；お
よび前記の少なくとも１つの入力バイポーラ・トランジ
スタ（３６）のそれぞれおよび前記基準バイポーラ・ト
ランジスタ（３７）の前記エミッタと、前記電圧降下手
段（３９’）の前記第１端子とに結合され、少なくとも
１つのＥＣＬレベル入力信号に応答して、前記第１抵抗
（３１）または前記の少なくとも１つの入力バイポーラ
・トランジスタ（３６）および前記基準バイポーラ・ト
ランジスタ（３７）のエミッタのいずれかに、前記電流
源（４３）の電流を選択的に流す直列ゲーティング手段
（５１）；および少なくとも１つのＭＯＳトランジスタ
（３４）であって、それぞれが前記直列ゲーティング手
段（５１）に結合された第１電流電極と、ＣＭＯＳレベ
ル入力電圧を受け取るゲートと、前記電流源（４３）に
結合され第２電流電極とを有する少なくとも１つのＭＯ
Ｓトランジスタ（３４）； によって構成されることを特徴とする論理回路（５
０）。
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