JPH0787348B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0787348B2 JPH0787348B2 JP61180596A JP18059686A JPH0787348B2 JP H0787348 B2 JPH0787348 B2 JP H0787348B2 JP 61180596 A JP61180596 A JP 61180596A JP 18059686 A JP18059686 A JP 18059686A JP H0787348 B2 JPH0787348 B2 JP H0787348B2
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/013—Modifications of generator to prevent operation by noise or interference
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にα線耐性を向
上させたバイポーラ（ECL）集積回路に関するものであ
る。
上させたバイポーラ（ECL）集積回路に関するものであ
る。
第２図は例えば文献「米国電気電子学会 国際固体回路
会議 ダイジェスト オブ テクニカル ペーパーズ」
1982年２月p178〜179（IEEE ISSCC Digest of Technica
l Papers,p178−179;Feb.,1982）に掲載されているＤラ
ッチ回路の論理回路図である。図中、3DはＤラッチ回路
であり、D1,D2はそのデータ入力、C1,C2はクロック入
力、Ｒはリセット入力、Ｙはラッチ正出力、はラッチ
反転出力である。
会議 ダイジェスト オブ テクニカル ペーパーズ」
1982年２月p178〜179（IEEE ISSCC Digest of Technica
l Papers,p178−179;Feb.,1982）に掲載されているＤラ
ッチ回路の論理回路図である。図中、3DはＤラッチ回路
であり、D1,D2はそのデータ入力、C1,C2はクロック入
力、Ｒはリセット入力、Ｙはラッチ正出力、はラッチ
反転出力である。
第３図は前記文献掲載のECLシリーズゲート回路構成に
よる従来のＤラッチ回路の回路構成図であり、図におい
て、D1,D2はデータ入力、C1,C2はクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、はラッチ反転出力で
ある。Q31〜Q39,Q3a,Q3bはNPNトランジスタ、Q3c,Q3dは
NPNダブルエミッタトランジスタ、R30〜R39,R3aは抵抗
である。
よる従来のＤラッチ回路の回路構成図であり、図におい
て、D1,D2はデータ入力、C1,C2はクロック入力、Ｒはリ
セット入力、Ｙはラッチ正出力、はラッチ反転出力で
ある。Q31〜Q39,Q3a,Q3bはNPNトランジスタ、Q3c,Q3dは
NPNダブルエミッタトランジスタ、R30〜R39,R3aは抵抗
である。
この回路は、２段のシリーズゲート構成であり、VBB1,V
BB2はレファレンス電圧であり、VBB1は高電位側のレフ
ァレンス電圧、VBB2は低電位側のレファレンス電圧、V
CSはカレントソース用トランジスタQ3bの基準電圧であ
る。
BB2はレファレンス電圧であり、VBB1は高電位側のレフ
ァレンス電圧、VBB2は低電位側のレファレンス電圧、V
CSはカレントソース用トランジスタQ3bの基準電圧であ
る。
次に動作について説明する。リセット入力Ｒは以後の説
明の本質には関係ないのでLowレベルとしておく。まず
クロック入力C1,C2の両方がLowレベルのときを考える。
このときトランジスタQ39がオフし、トランジスタQ3aが
オンするため、出力Ｙにはデータ入力のORすなわち（D1
＋D2）が、出力には が現れる。例えばD1,D2共にLowレベルであれば、出力Ｙ
にはLowレベル、にはHighレベルが現れる。
明の本質には関係ないのでLowレベルとしておく。まず
クロック入力C1,C2の両方がLowレベルのときを考える。
このときトランジスタQ39がオフし、トランジスタQ3aが
オンするため、出力Ｙにはデータ入力のORすなわち（D1
＋D2）が、出力には が現れる。例えばD1,D2共にLowレベルであれば、出力Ｙ
にはLowレベル、にはHighレベルが現れる。
このときクロック入力C1またはC2のうち少なくとも一つ
がHighレベルとなった場合、今までオフ状態であったト
ランジスタQ39がオンし、オン状態であったトランジス
タQ3aがオフする結果、カレントソーストランジスタQ3b
により引き抜かれていたスイッチング電流Isはトランジ
スタQ39を通して引き抜かれる。いま、出力ＹがLowレベ
ルであるので、ノードN31のレベルもLowであり、出力
はHighレベルであるのでノードN32のレベルもHighレベ
ルである。
がHighレベルとなった場合、今までオフ状態であったト
ランジスタQ39がオンし、オン状態であったトランジス
タQ3aがオフする結果、カレントソーストランジスタQ3b
により引き抜かれていたスイッチング電流Isはトランジ
スタQ39を通して引き抜かれる。いま、出力ＹがLowレベ
ルであるので、ノードN31のレベルもLowであり、出力
はHighレベルであるのでノードN32のレベルもHighレベ
ルである。
以上のことよりスイッチング電流IsはトランジスタQ39,
Q37を通って引き抜かれ、ノードN31は抵抗R30,R32の電
圧降下によりLowレベルでありノードN30はHighレベルで
あることから出力ＹのLowレベルと出力のHighレベル
が保持される。この後、データ入力D1,D2のいずれかがH
ighレベルへと変化しても、スイッチング電流Isがトラ
ンジスタQ31,Q32を通して流れることはなく、このため
出力状態は保持されたままで変化しない。すなわちラッ
チされた状態である。以上のような動作によりラッチ回
路が形成されている。
Q37を通って引き抜かれ、ノードN31は抵抗R30,R32の電
圧降下によりLowレベルでありノードN30はHighレベルで
あることから出力ＹのLowレベルと出力のHighレベル
が保持される。この後、データ入力D1,D2のいずれかがH
ighレベルへと変化しても、スイッチング電流Isがトラ
ンジスタQ31,Q32を通して流れることはなく、このため
出力状態は保持されたままで変化しない。すなわちラッ
チされた状態である。以上のような動作によりラッチ回
路が形成されている。
ところで近年、素子の微細化が進むにつれ、パッケージ
等から発生するα線によるソフトエラーが無視できない
状況となっている。このソフトエラーについて第３図を
用いて説明する。
等から発生するα線によるソフトエラーが無視できない
状況となっている。このソフトエラーについて第３図を
用いて説明する。
出力ＹがHighレベルを、出力がLowレベルを保持して
いる状態（クロック入力C1,C2のうち少なくとも１つがH
ighレベルである）のときを考える。このときトランジ
スタQ38がオンしており、トランジスタQ36,Q37はオフ状
態である。よってノードN30およびN32はLowレベル、ノ
ードN31およびN33はHighレベルである。
いる状態（クロック入力C1,C2のうち少なくとも１つがH
ighレベルである）のときを考える。このときトランジ
スタQ38がオンしており、トランジスタQ36,Q37はオフ状
態である。よってノードN30およびN32はLowレベル、ノ
ードN31およびN33はHighレベルである。
この状態でα線がノードN31に接続されるトランジスタQ
33,Q36,Q37のいずれかに照射された場合、電子正孔対が
発生し、コレクタ領域に電子が収集されるとコレクタ電
位すなわちノードN31の電位が瞬間的に低下する。この
低下を補うべく抵抗R30,R32を介して電源Vccより充電が
なされるので、パルス巾が最小でも数百ピコセカンドの
スパイク状のパルスが発生するが、これはノイズとして
ノードN33に伝わり、トランジスタQ38のベースに帰還さ
れるため、オン状態であったトランジスタQ38がカット
オフすると共にトランジスタQ37が逆にオンし、保持さ
れているデータの内容が反転する。
33,Q36,Q37のいずれかに照射された場合、電子正孔対が
発生し、コレクタ領域に電子が収集されるとコレクタ電
位すなわちノードN31の電位が瞬間的に低下する。この
低下を補うべく抵抗R30,R32を介して電源Vccより充電が
なされるので、パルス巾が最小でも数百ピコセカンドの
スパイク状のパルスが発生するが、これはノイズとして
ノードN33に伝わり、トランジスタQ38のベースに帰還さ
れるため、オン状態であったトランジスタQ38がカット
オフすると共にトランジスタQ37が逆にオンし、保持さ
れているデータの内容が反転する。
このようなα線により生じるスパイクノイズは、トラン
ジスタのコレクタに付随する容量にほぼ反比例するた
め、今後の素子の微細化と共にソフトエラーは不可避と
なる。
ジスタのコレクタに付随する容量にほぼ反比例するた
め、今後の素子の微細化と共にソフトエラーは不可避と
なる。
従来のECL順序回路は以上のように構成されているの
で、α線により保持データの反転が生じるという問題が
ある。また、この種の問題に対してはデータ保持回路の
トランジスタに容量を付加する（特開昭60−142619号公
報）あるいは、電流を大きくする（特開昭60−143019号
公報）という解決法が考案されているが、これらの方法
では順序回路の遅延時間あるいは消費電力の増大を引き
起こすという問題点があった。
で、α線により保持データの反転が生じるという問題が
ある。また、この種の問題に対してはデータ保持回路の
トランジスタに容量を付加する（特開昭60−142619号公
報）あるいは、電流を大きくする（特開昭60−143019号
公報）という解決法が考案されているが、これらの方法
では順序回路の遅延時間あるいは消費電力の増大を引き
起こすという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題を免れ得る半導体
集積回路装置を得ることを目的とする。
たもので、消費電力および遅延時間を増大させることな
く、α線等によるソフトエラーの問題を免れ得る半導体
集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、ECL順序回路内
に設けられた当該ECL順序回路の出力状態を保持するた
めのデータ保持回路と、該データ保持回路の出力を当該
保持回路の入力に帰還するエミッタフォロワと、該エミ
ッタフォロワのエミッタフォロワ電流制御回路とを備
え、該エミッタフォロワ電流制御回路が、エミッタが定
電流源に接続され、コレクタが上記エミッタフォロワの
出力に接続され、ベースに上記エミッタフォロワの出力
と相補関係にある信号が印加されるトランジスタを備え
た構成とし、データ保持回路の出力信号を帰還するエミ
ッタフォロワの電位がHighレベルのときにエミッタフォ
ロワ電流をほぼカットオフするようにしたものである。
に設けられた当該ECL順序回路の出力状態を保持するた
めのデータ保持回路と、該データ保持回路の出力を当該
保持回路の入力に帰還するエミッタフォロワと、該エミ
ッタフォロワのエミッタフォロワ電流制御回路とを備
え、該エミッタフォロワ電流制御回路が、エミッタが定
電流源に接続され、コレクタが上記エミッタフォロワの
出力に接続され、ベースに上記エミッタフォロワの出力
と相補関係にある信号が印加されるトランジスタを備え
た構成とし、データ保持回路の出力信号を帰還するエミ
ッタフォロワの電位がHighレベルのときにエミッタフォ
ロワ電流をほぼカットオフするようにしたものである。
この発明における順序回路は、エミッタフォロワのエミ
ッタ電位がHighレベルの場合エミッタフォロワ電流をほ
ぼカットオフするようにしたので、フリップフロップ回
路においてデータ保持ノードにα線によるスパイクノイ
ズが発生してもエミッタフォロワがカットオフしている
から、入力側フリップフロップゲートへのスパイクノイ
ズの伝搬を阻止することが可能で、α線耐性が格段に向
上する。
ッタ電位がHighレベルの場合エミッタフォロワ電流をほ
ぼカットオフするようにしたので、フリップフロップ回
路においてデータ保持ノードにα線によるスパイクノイ
ズが発生してもエミッタフォロワがカットオフしている
から、入力側フリップフロップゲートへのスパイクノイ
ズの伝搬を阻止することが可能で、α線耐性が格段に向
上する。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置を示
し、図において、D1,D2はデータ入力、C1,C2はクロック
入力、Ｙはラッチ正出力、はラッチ反転出力である。
リセット入力は、本発明の本質には関係ないので説明を
簡略化のため省略する。Q11〜Q15,Q17〜Q19,Q1a,Q1bはN
PNトランジスタ、Q1c,Q1dはエミッタフォロワ用NPNダブ
ルエミッタトランジスタであり、第３図に示した従来の
Ｄラッチ回路を構成する素子と同じでよい。Q1e,Q1fは
本発明により新たに付加されたNPNトランジスタであ
る。またR10〜R1cは抵抗、VCC,VEEは電源である。
図は本発明の一実施例による半導体集積回路装置を示
し、図において、D1,D2はデータ入力、C1,C2はクロック
入力、Ｙはラッチ正出力、はラッチ反転出力である。
リセット入力は、本発明の本質には関係ないので説明を
簡略化のため省略する。Q11〜Q15,Q17〜Q19,Q1a,Q1bはN
PNトランジスタ、Q1c,Q1dはエミッタフォロワ用NPNダブ
ルエミッタトランジスタであり、第３図に示した従来の
Ｄラッチ回路を構成する素子と同じでよい。Q1e,Q1fは
本発明により新たに付加されたNPNトランジスタであ
る。またR10〜R1cは抵抗、VCC,VEEは電源である。
本実施例回路は第３図に示した従来のＤラッチ回路と同
様２段のシリーズゲート構成である。VBB1,VBB2はその
２つのレファレンス電圧であり、VBB1はその高電位側の
レファレンス電圧、VBB2は低電位側のレファレンス電
圧、VCSはカレントソース用トランジスタQ1bの基準電圧
である。
様２段のシリーズゲート構成である。VBB1,VBB2はその
２つのレファレンス電圧であり、VBB1はその高電位側の
レファレンス電圧、VBB2は低電位側のレファレンス電
圧、VCSはカレントソース用トランジスタQ1bの基準電圧
である。
データ保持を司るフリップフロップ回路10は、VBB1によ
り固定バイアスされ、ホールド側フリップフロップゲー
トを構成するトランジスタQ17と、該トランジスタQ17の
コレクタノードN11の電位がエミッタフォロワ用トラン
ジスタQ1dによりレベルシフトされてそのベースに供給
される、入力側フリップフロップゲートを構成するトラ
ンジスタQ18とにより構成されている。
り固定バイアスされ、ホールド側フリップフロップゲー
トを構成するトランジスタQ17と、該トランジスタQ17の
コレクタノードN11の電位がエミッタフォロワ用トラン
ジスタQ1dによりレベルシフトされてそのベースに供給
される、入力側フリップフロップゲートを構成するトラ
ンジスタQ18とにより構成されている。
またトランジスタQ1e,Q1fおよび抵抗R1bによる回路20は
本発明により付加されたエミッタフォロワ電流制御回路
であり、トランジスタ1eのベースにはノードN12を接続
し、トランジスタQ1fのベースには基準電圧VBB1を供給
し、トランジスタQ1eのコレクタはノードN13に、トラン
ジスタQ1fのコレクタは電源VCCに接続されている。
本発明により付加されたエミッタフォロワ電流制御回路
であり、トランジスタ1eのベースにはノードN12を接続
し、トランジスタQ1fのベースには基準電圧VBB1を供給
し、トランジスタQ1eのコレクタはノードN13に、トラン
ジスタQ1fのコレクタは電源VCCに接続されている。
次に動作について説明する。クロック入力C1,C2の両方
がLowレベルのときを考える。このときトランジスタQ19
がカットオフし、トランジスタQ1aがオンするため、出
力Ｙにはデータ入力のOR出力すなわち（D1＋D2）が、出
力にはデータ入力のNOR出力すなわち が現れる。例えばD1がHighレベル、D2がLowレベルであ
る場合を考える。ことのき、ノードN10はLow状態、ノー
ドN11はHigh状態であり、出力ＹにはHighレベル，出力
にはLowレベルが現れる。
がLowレベルのときを考える。このときトランジスタQ19
がカットオフし、トランジスタQ1aがオンするため、出
力Ｙにはデータ入力のOR出力すなわち（D1＋D2）が、出
力にはデータ入力のNOR出力すなわち が現れる。例えばD1がHighレベル、D2がLowレベルであ
る場合を考える。ことのき、ノードN10はLow状態、ノー
ドN11はHigh状態であり、出力ＹにはHighレベル，出力
にはLowレベルが現れる。
このときクロック入力C1またはC2のうちの少なくとも一
つがHighレベルとなると、今までオフ状態であったトラ
ンジスタQ19がオンし、オン状態であったトランジスタQ
1aはオフし、カレントソース用トランジスタQ1bにより
供給されていた定電流I1はトランジスタQ19を通して引
き抜かれるのでデータ保持を司るフリップフロップ回路
10が動作する。いま出力ＹがHighレベルであるのでトラ
ンジスタQ18はオン、Q17がオフ状態でありスイッチング
電流はトランジスタQ18を通して引き抜かれるので抵抗R
10,R11の電圧降下によりノードN10の電位はLow状態、ノ
ードN11の電位はHigw状態であり、出力Y,とも保持さ
れる。この後データ入力D1,D2のいずれかがHighレベル
へと変化してもスイッチング電流がトランジスタQ11,Q
12を通して流れることはないため出力状態は保持された
ままで、変化しない。すなわちラッチされた状態であ
る。
つがHighレベルとなると、今までオフ状態であったトラ
ンジスタQ19がオンし、オン状態であったトランジスタQ
1aはオフし、カレントソース用トランジスタQ1bにより
供給されていた定電流I1はトランジスタQ19を通して引
き抜かれるのでデータ保持を司るフリップフロップ回路
10が動作する。いま出力ＹがHighレベルであるのでトラ
ンジスタQ18はオン、Q17がオフ状態でありスイッチング
電流はトランジスタQ18を通して引き抜かれるので抵抗R
10,R11の電圧降下によりノードN10の電位はLow状態、ノ
ードN11の電位はHigw状態であり、出力Y,とも保持さ
れる。この後データ入力D1,D2のいずれかがHighレベル
へと変化してもスイッチング電流がトランジスタQ11,Q
12を通して流れることはないため出力状態は保持された
ままで、変化しない。すなわちラッチされた状態であ
る。
次に本発明により付加されたトランジスタQ1e,Q1f,抵抗
R1bよりなるエミッタフォロワ電流制御回路20の作用に
ついて説明する。ノードN10の電位がLow状態、ノードN
11の電位がHigh状態のとき、従って出力がLowレベ
ル，出力ＹがHighレベルの場合、トランジスタQ1eはオ
フ、Q1fがオン状態となるので、スイッチング電流I2は
電源VccからトランジスタQ1fを通って流れ、トランジス
タQ1dのエミッタE14からは引き抜かれない。すなわちエ
ミッタE14からトランジスタQ1eを通してVEEの方向へ見
たインピーダンスはほぼ無限大である。よってエミッタ
E14から流れるエミッタフォロワ電流I4はトランジスタQ
18のベース駆動電流だけであり、その電流値は概略α２
・I1/βで表わされる。なおここでαは直流コレクタ−
エミッタ電流利得、βはコレクタ−ベース電流利得であ
る。
R1bよりなるエミッタフォロワ電流制御回路20の作用に
ついて説明する。ノードN10の電位がLow状態、ノードN
11の電位がHigh状態のとき、従って出力がLowレベ
ル，出力ＹがHighレベルの場合、トランジスタQ1eはオ
フ、Q1fがオン状態となるので、スイッチング電流I2は
電源VccからトランジスタQ1fを通って流れ、トランジス
タQ1dのエミッタE14からは引き抜かれない。すなわちエ
ミッタE14からトランジスタQ1eを通してVEEの方向へ見
たインピーダンスはほぼ無限大である。よってエミッタ
E14から流れるエミッタフォロワ電流I4はトランジスタQ
18のベース駆動電流だけであり、その電流値は概略α２
・I1/βで表わされる。なおここでαは直流コレクタ−
エミッタ電流利得、βはコレクタ−ベース電流利得であ
る。
通常はβ100程度のトランジスタを用いることが多い
のでβ100とするとI140.0098I1となり、スイッチン
グ電流I1を1mAに設定した場合、エミッタフォロワ電流I
4は約9.8μＡであり通常のエミッタフォロワ電流が数10
0μＡ〜数mAのオーダであるのに比し、1/10〜1/100程度
と小さく、トランジスタQ1dのB12−C12−E14からなるト
ランジスタは極めてオフ状態に近い状態となる。
のでβ100とするとI140.0098I1となり、スイッチン
グ電流I1を1mAに設定した場合、エミッタフォロワ電流I
4は約9.8μＡであり通常のエミッタフォロワ電流が数10
0μＡ〜数mAのオーダであるのに比し、1/10〜1/100程度
と小さく、トランジスタQ1dのB12−C12−E14からなるト
ランジスタは極めてオフ状態に近い状態となる。
一方トランジスタQ1dのベースB12とエミッタE13からな
るトランジスタは通常のオン状態が保持された抵抗R16
により定まるエミッタフォロワ電流が流れる。
るトランジスタは通常のオン状態が保持された抵抗R16
により定まるエミッタフォロワ電流が流れる。
以上述べた状態でα線がラッチ回路に照射された場合を
考える。いまノードN11はHighレベルであるが、このノ
ードに接続されるトランジスタQ13またはQ17にα線が照
射されるとシリコン中で電子正孔対が発生する。発生し
た電子は数10〜数100psの時定数でドリフトおよび拡散
により走行するが、コレクタ領域に電子が収集されると
瞬時にノードN11の電位が低下する。この低下は抵抗
R10,R12を介して電源Vccより充電され元のHigh状態に復
帰するが、この充電によりパルス巾が最小でも数100ps
程度のスパイクノイズが発生し該ノイズがエミッタフォ
ロワトランジスタQ1dを通して出力Ｙに伝わる。
考える。いまノードN11はHighレベルであるが、このノ
ードに接続されるトランジスタQ13またはQ17にα線が照
射されるとシリコン中で電子正孔対が発生する。発生し
た電子は数10〜数100psの時定数でドリフトおよび拡散
により走行するが、コレクタ領域に電子が収集されると
瞬時にノードN11の電位が低下する。この低下は抵抗
R10,R12を介して電源Vccより充電され元のHigh状態に復
帰するが、この充電によりパルス巾が最小でも数100ps
程度のスパイクノイズが発生し該ノイズがエミッタフォ
ロワトランジスタQ1dを通して出力Ｙに伝わる。
一方、入力側フリップフロップゲートを構成するトラン
ジスタQ18のベースのノードN11からの帰還ループはエミ
ッタフォロワトランジスタQ1dのB12−C12−E14からなる
トランジスタを通して行われるが、前述したように、今
の場合スイッチング電流I4が9.8μＡ程度と極めて小さ
く、ノードN11の電位が瞬時に低下した場合、B12−C12
−E14からなるトランジスタは、ベース・エミッタ間電
圧が0Vあるいは負の方向へ近付き容易にカットオフす
る。このためB12−C12−E14からなるトランジスタの出
力インピーダンスは非常に大きな値となる。またノード
N13の電圧がHigh状態のときのトランジスタQ18のベース
からみた入力インピーダンスも大きな値であるので、エ
ミッタフォロワトランジスタB12−C12−E14の応答は通
常の場合より非常に大きな時定数で降下することとな
る。
ジスタQ18のベースのノードN11からの帰還ループはエミ
ッタフォロワトランジスタQ1dのB12−C12−E14からなる
トランジスタを通して行われるが、前述したように、今
の場合スイッチング電流I4が9.8μＡ程度と極めて小さ
く、ノードN11の電位が瞬時に低下した場合、B12−C12
−E14からなるトランジスタは、ベース・エミッタ間電
圧が0Vあるいは負の方向へ近付き容易にカットオフす
る。このためB12−C12−E14からなるトランジスタの出
力インピーダンスは非常に大きな値となる。またノード
N13の電圧がHigh状態のときのトランジスタQ18のベース
からみた入力インピーダンスも大きな値であるので、エ
ミッタフォロワトランジスタB12−C12−E14の応答は通
常の場合より非常に大きな時定数で降下することとな
る。
これらの素子を従来例の場合と比較して第４図に示す。
従来例ではノードN31のスパイクノイズにより、Highレ
ベルであったフィードバック入力N33の電位は基準電圧V
BB1より低下しトランジスタQ38がオフすることによりLo
wレベルに反転される（第４図（ａ），（ｂ）参照）。
一方、本実施例の場合、ノードN11にスパイクノイズが
現われてもB12−C12−E14よりなるエミッタフォロワト
ランジスタのカットオフ等により、Highレベルであるフ
ィードバック入力N13の電位は基準電圧VBB1より低下す
ることはなく、データが保持された状態が保たれる（第
４図（ａ），（ｃ）参照）。第４図（ｃ）中のから
の期間はエミッタフォロワトランジスタが完全にカット
オフせず出力インピーダンスが比較的小さい状態を示
し、点ではほぼカットオフされ、点から点は非常
に大きな時定数でレベルが下降する状態であるが点で
はノードN11すなわちベース電位B12はすでに上昇中であ
り、ベースB12−エミッタE14間が順方向となり再び元の
Highレベルへ復帰し始める。よって素子が微細化されα
線によるスパイクノイズが大きくなってもエラーを起こ
すことはない。
従来例ではノードN31のスパイクノイズにより、Highレ
ベルであったフィードバック入力N33の電位は基準電圧V
BB1より低下しトランジスタQ38がオフすることによりLo
wレベルに反転される（第４図（ａ），（ｂ）参照）。
一方、本実施例の場合、ノードN11にスパイクノイズが
現われてもB12−C12−E14よりなるエミッタフォロワト
ランジスタのカットオフ等により、Highレベルであるフ
ィードバック入力N13の電位は基準電圧VBB1より低下す
ることはなく、データが保持された状態が保たれる（第
４図（ａ），（ｃ）参照）。第４図（ｃ）中のから
の期間はエミッタフォロワトランジスタが完全にカット
オフせず出力インピーダンスが比較的小さい状態を示
し、点ではほぼカットオフされ、点から点は非常
に大きな時定数でレベルが下降する状態であるが点で
はノードN11すなわちベース電位B12はすでに上昇中であ
り、ベースB12−エミッタE14間が順方向となり再び元の
Highレベルへ復帰し始める。よって素子が微細化されα
線によるスパイクノイズが大きくなってもエラーを起こ
すことはない。
以上、ノードN11がHighレベルの保持状態の場合につい
て説明したが、ホールド側フリップフロップゲートを構
成するトランジスタQ17のベースはVBB1でバイアスされ
ているので、ノードN10がHighレベル保持状態の場合に
は、α線によるスパイクノイズの影響はない。
て説明したが、ホールド側フリップフロップゲートを構
成するトランジスタQ17のベースはVBB1でバイアスされ
ているので、ノードN10がHighレベル保持状態の場合に
は、α線によるスパイクノイズの影響はない。
以上述べたように、α線によるスパイクノイズに対して
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答の通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力ＹすなわちノードN13がHigh
レベルからLowレベルへ変化しようと動作する場合、ス
パイクノイズ印加時とは逆に出力及びノードN12がLow
レベルからHighレベルへ変化する方向であり、トランジ
スタQ1eがオンするため該トランジスタQ1eによりノード
N13から電源が引き抜かれるためである。
はエミッタフォロワ応答が非常に遅くなるが、順序回路
として動作する場合のエミッタフォロワ応答の通常のエ
ミッタフォロワの応答と比しなんら速度の低下をきたす
ことはない。何故なら出力ＹすなわちノードN13がHigh
レベルからLowレベルへ変化しようと動作する場合、ス
パイクノイズ印加時とは逆に出力及びノードN12がLow
レベルからHighレベルへ変化する方向であり、トランジ
スタQ1eがオンするため該トランジスタQ1eによりノード
N13から電源が引き抜かれるためである。
なお、上記実施例ではクロック入力がHighレベルのとき
データが保持されるラッチ回路の例について説明した
が、第５図に示すようなクロック入力がLowレベルのと
きにデータが保持されるラッチ回路であっともよく、上
記実施例と同様の効果を奏する。
データが保持されるラッチ回路の例について説明した
が、第５図に示すようなクロック入力がLowレベルのと
きにデータが保持されるラッチ回路であっともよく、上
記実施例と同様の効果を奏する。
また、上記実施例ではＤラッチ回路についてのみ説明し
たが、エミッタフォロワを介して信号が帰還されるフリ
ップフロップ回路を有するものであれば他の順序回路で
あってもよく、上記実施例と同様の効果を奏する。
たが、エミッタフォロワを介して信号が帰還されるフリ
ップフロップ回路を有するものであれば他の順序回路で
あってもよく、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体集積回路装置によ
れば、フリップフロップ回路においてHighレベルを保持
しているノードにα線によるスパイクノイズが発生して
も帰還ループを構成するエミッタフォロワがカットオフ
されるようにしたので、入力側フリップフロップゲート
へのスパイクノイズの伝搬を阻止することができ、消費
電力の増加あるいは遅延時間の増大を伴わずα線による
ソフトエラー耐性を格段に向上できるという効果があ
る。
れば、フリップフロップ回路においてHighレベルを保持
しているノードにα線によるスパイクノイズが発生して
も帰還ループを構成するエミッタフォロワがカットオフ
されるようにしたので、入力側フリップフロップゲート
へのスパイクノイズの伝搬を阻止することができ、消費
電力の増加あるいは遅延時間の増大を伴わずα線による
ソフトエラー耐性を格段に向上できるという効果があ
る。
第１図はこの発明の一実施例による半導体集積回路装置
のＤラッチ回路を示す図、第２図は従来のＤラッチ回路
を示す図、第３図は従来のＤラッチ回路の具体的な構成
を示す回路図、第４図は従来回路と本実施例回路の波形
を示す図であり、第４図（ａ）はフリップフロップ回路
のデータ保持ノードへのα線がヒットしたときの従来回
路及び本実施例回路のデータ保持ノードの波形を示す
図、第４図（ｂ），（ｃ）はそれぞれデータ保持ノード
に接続されたエミッタフォロワの出力波形について従来
回路及び本発明の一実施例回路の波形を示す図である。
また第５図は本発明の他の実施例による半導体集積回路
装置のＤラッチ回路を示す図である。 図において、Q17はホールド側フリップフロップゲー
ト、Q18は入力側フリップフロップゲート、Q1dはエミッ
タフォロワトランジスタ、10はフリップフロップ回路
（データ保持回路）、20はエミッタフォロワ電流制御回
路である。
のＤラッチ回路を示す図、第２図は従来のＤラッチ回路
を示す図、第３図は従来のＤラッチ回路の具体的な構成
を示す回路図、第４図は従来回路と本実施例回路の波形
を示す図であり、第４図（ａ）はフリップフロップ回路
のデータ保持ノードへのα線がヒットしたときの従来回
路及び本実施例回路のデータ保持ノードの波形を示す
図、第４図（ｂ），（ｃ）はそれぞれデータ保持ノード
に接続されたエミッタフォロワの出力波形について従来
回路及び本発明の一実施例回路の波形を示す図である。
また第５図は本発明の他の実施例による半導体集積回路
装置のＤラッチ回路を示す図である。 図において、Q17はホールド側フリップフロップゲー
ト、Q18は入力側フリップフロップゲート、Q1dはエミッ
タフォロワトランジスタ、10はフリップフロップ回路
（データ保持回路）、20はエミッタフォロワ電流制御回
路である。
Claims (3)
- 【請求項１】ECL順序回路を有する半導体集積回路装置
において、 上記ECL順序回路内に設けられ、当該ECL順序回路の出力
状態を保持するためのデータ保持回路と、 該データ保持回路の出力を当該保持回路の入力に帰還す
るエミッタフォロワと、 該エミッタフォロワのエミッタフォロワ電流制御回路と
を備え、 該エミッタフォロワ電流制御回路は、エミッタが定電流
源に接続され、コレクタが上記エミッタフォロワの出力
に接続され、ベースに上記エミッタフォロワの出力と相
補関係にある信号が印加されるトランジスタを備えたこ
とを特徴とする半導体集積回路装置。 - 【請求項２】上記データ保持回路は、互いに相補関係に
ある２つの出力を出力するものであり、 上記データ保持回路の２つの出力のうち、上記エミッタ
フォロワに接続される出力とは異なる出力を入力とする
第２のエミッタフォロワを備え、 該第２のエミッタフォロワの出力が上記トランジスタの
ベースに接続されていることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 - 【請求項３】上記データ保持回路は、ホールド側フリッ
プフロップゲートと入力側フリップフロップゲートから
なるフリップフロップ回路であることを特徴とする特許
請求の範囲第１項または第２項記載の半導体集積回路装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180596A JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
| US07/040,252 US4810900A (en) | 1986-07-31 | 1987-04-20 | ECL circuit with improved α-ray resistant properties |
| DE19873713687 DE3713687A1 (de) | 1986-07-31 | 1987-04-24 | Integrierte halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180596A JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336609A JPS6336609A (ja) | 1988-02-17 |
| JPH0787348B2 true JPH0787348B2 (ja) | 1995-09-20 |
Family
ID=16086025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180596A Expired - Fee Related JPH0787348B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4810900A (ja) |
| JP (1) | JPH0787348B2 (ja) |
| DE (1) | DE3713687A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574798B2 (ja) * | 1987-06-19 | 1997-01-22 | 株式会社日立製作所 | トランジスタ回路 |
| JPS6424628A (en) * | 1987-07-21 | 1989-01-26 | Fujitsu Ltd | Emitter coupled logic circuit |
| JP2694204B2 (ja) * | 1987-10-20 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4940905A (en) * | 1987-10-20 | 1990-07-10 | Hitachi, Ltd. | ECL flip-flop with improved x-ray resistant properties |
| US5043939A (en) * | 1989-06-15 | 1991-08-27 | Bipolar Integrated Technology, Inc. | Soft error immune memory |
| US5196734A (en) * | 1992-07-28 | 1993-03-23 | International Business Machines Corporation | CCS latch with in-circuit redundancy |
| SE509159C2 (sv) * | 1997-01-27 | 1998-12-07 | Ericsson Telefon Ab L M | Hållkrets jämte förfarande för styrning av en hållkrets |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4386282A (en) * | 1980-09-29 | 1983-05-31 | Bell Telephone Laboratories, Incorporated | Emitter function logic (EFL) shift register |
| US4540900A (en) * | 1982-07-01 | 1985-09-10 | Burr-Brown Corporation | Reduced swing latch circuit utilizing gate current proportional to temperature |
| JPS60142619A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 半導体集積回路 |
| JPH0831790B2 (ja) * | 1983-12-29 | 1996-03-27 | 富士通株式会社 | 半導体集積回路 |
| JPS60169216A (ja) * | 1984-02-13 | 1985-09-02 | Fujitsu Ltd | フリツプ・フロツプ回路 |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
-
1986
- 1986-07-31 JP JP61180596A patent/JPH0787348B2/ja not_active Expired - Fee Related
-
1987
- 1987-04-20 US US07/040,252 patent/US4810900A/en not_active Expired - Lifetime
- 1987-04-24 DE DE19873713687 patent/DE3713687A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4810900A (en) | 1989-03-07 |
| DE3713687C2 (ja) | 1989-01-19 |
| DE3713687A1 (de) | 1988-03-17 |
| JPS6336609A (ja) | 1988-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |