JPH06343035A - 面積効率的低パワーバイポーラ電流モード論理 - Google Patents
面積効率的低パワーバイポーラ電流モード論理Info
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- JPH06343035A JPH06343035A JP3194676A JP19467691A JPH06343035A JP H06343035 A JPH06343035 A JP H06343035A JP 3194676 A JP3194676 A JP 3194676A JP 19467691 A JP19467691 A JP 19467691A JP H06343035 A JPH06343035 A JP H06343035A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/086—Emitter coupled logic
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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Abstract
(57)【要約】 （修正有）
【目的】 リニアモノリシック集積回路において使用さ
れる種類の従来のトランジスタから構成されるデジタル
論理回路を提供する。 【構成】 ＮＯＴ，ＯＲ，ＮＯＲ等のような論理機能回
路が、複数コレクタ横型ＰＮＰトランジスタ及び縦型Ｎ
ＰＮトランジスタを使用して形成される。電流モードカ
ップリングを使用し、ノード容量が完全に充電され且つ
放電されることを必要としない。電流出力を有してお
り、特定の設計電流が論理１を表わす。論理０は、電流
が存在しないこと、又は比較的低い値の漏れ電流によっ
て表わされる。トランジスタ１５，１６，１８及び１９
は電流ミラーを形成し、トランジスタ２０が横型構成の
ＰＮＰデバイスである。電流源１７内を流れる電流Ｉは
論理１出力電流を定義している。入力端子１１の電流に
応じて、電流源１７の電流が、トランジスタ１５を流れ
るか、トランジスタ１９を流れるか切り換わり、出力端
子１２に反転出力が得られる。
れる種類の従来のトランジスタから構成されるデジタル
論理回路を提供する。 【構成】 ＮＯＴ，ＯＲ，ＮＯＲ等のような論理機能回
路が、複数コレクタ横型ＰＮＰトランジスタ及び縦型Ｎ
ＰＮトランジスタを使用して形成される。電流モードカ
ップリングを使用し、ノード容量が完全に充電され且つ
放電されることを必要としない。電流出力を有してお
り、特定の設計電流が論理１を表わす。論理０は、電流
が存在しないこと、又は比較的低い値の漏れ電流によっ
て表わされる。トランジスタ１５，１６，１８及び１９
は電流ミラーを形成し、トランジスタ２０が横型構成の
ＰＮＰデバイスである。電流源１７内を流れる電流Ｉは
論理１出力電流を定義している。入力端子１１の電流に
応じて、電流源１７の電流が、トランジスタ１５を流れ
るか、トランジスタ１９を流れるか切り換わり、出力端
子１２に反転出力が得られる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル論理回路に関す
るものであって、更に詳細には、バイポーラトランジス
タを使用した電流モード論理に関するものである。
るものであって、更に詳細には、バイポーラトランジス
タを使用した電流モード論理に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタ論理は、通常、
特に低パワーが使用される場合に、トランジスタの飽和
を回避するために公知のショットキ回路を使用して実現
されるのが通常である。このクラスの回路は、典型的
に、トランジスタ−トランジスタ論理（ＴＴＬ）の形態
である。公知の製品としてはＦＡＳＴ（商標）集積回路
がある。これは、フェアチャイルドアドバンストショッ
トキＴＴＬロジックファミリであり、それはナショナル
セミコンダクタコーポレーションの登録した商標であ
る。より高い電力散逸を許容することが可能である場合
には、公知のエミッタ結合論理（ＥＣＬ）が高速動作の
ために使用されるのが一般的である。これらのロジック
ファミリは、製造するのに特別の処理技術を必要とし、
且つ特別に設計され且つ製造されねばならない。
特に低パワーが使用される場合に、トランジスタの飽和
を回避するために公知のショットキ回路を使用して実現
されるのが通常である。このクラスの回路は、典型的
に、トランジスタ−トランジスタ論理（ＴＴＬ）の形態
である。公知の製品としてはＦＡＳＴ（商標）集積回路
がある。これは、フェアチャイルドアドバンストショッ
トキＴＴＬロジックファミリであり、それはナショナル
セミコンダクタコーポレーションの登録した商標であ
る。より高い電力散逸を許容することが可能である場合
には、公知のエミッタ結合論理（ＥＣＬ）が高速動作の
ために使用されるのが一般的である。これらのロジック
ファミリは、製造するのに特別の処理技術を必要とし、
且つ特別に設計され且つ製造されねばならない。
【０００３】電流モードでバイポーラトランジスタを使
用することにより、多数の利点を実現することが可能で
ある。第一に、論理機能を面積効率的設計で組込むこと
が可能である。電流モード動作は、比較的高速動作を発
生する。なぜならば、回路ノードは著しく減少された電
圧スイング（振れ）で動作し、且つシャント容量が、電
圧モード回路の場合における如く、完全に充電され且つ
放電されることを必要としないからである。最後に、該
回路は、公知のリニアシリコンバイポーラ接合分離型モ
ノリシック集積回路において通常使用される種類の従来
のバイポーラトランジスタを使用する。従って、リニア
及びデジタル回路が、低コスト高歩留まり装置構成で容
易に結合させることが可能である。
用することにより、多数の利点を実現することが可能で
ある。第一に、論理機能を面積効率的設計で組込むこと
が可能である。電流モード動作は、比較的高速動作を発
生する。なぜならば、回路ノードは著しく減少された電
圧スイング（振れ）で動作し、且つシャント容量が、電
圧モード回路の場合における如く、完全に充電され且つ
放電されることを必要としないからである。最後に、該
回路は、公知のリニアシリコンバイポーラ接合分離型モ
ノリシック集積回路において通常使用される種類の従来
のバイポーラトランジスタを使用する。従って、リニア
及びデジタル回路が、低コスト高歩留まり装置構成で容
易に結合させることが可能である。
【０００４】
【発明が解決しようとする課題】本発明の目的とすると
ころは、リニアモノリシック集積回路において使用され
る種類の従来のトランジスタから構成されるデジタル論
理回路を提供することである。本発明の別の目的とする
ところは、リニアモノリシック構成を使用し且つ従来の
トランジスタ及び製造技術を使用して集積回路の内部及
び一部をデジタル回路で製造する技術を提供することで
ある。
ころは、リニアモノリシック集積回路において使用され
る種類の従来のトランジスタから構成されるデジタル論
理回路を提供することである。本発明の別の目的とする
ところは、リニアモノリシック構成を使用し且つ従来の
トランジスタ及び製造技術を使用して集積回路の内部及
び一部をデジタル回路で製造する技術を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明によれば、ＮＯ
Ｔ、ＯＲ、ＮＯＲ等のような従来の論理機能回路が、複
数コレクタ横型ＰＮＰトランジスタ及び縦型ＮＰＮトラ
ンジスタを使用して形成される。本回路は、電流モード
カップリングを使用しており、従ってノード容量が完全
に充電され且つ放電されることを必要としない論理トラ
ンジスタを提供している。これらの基本的回路を結合し
てＳ−Ｒフリップフロップ及びトグルフリップフロップ
が形成される。更に、セット及びリセット電流を温度補
償する方法が提供されている。
Ｔ、ＯＲ、ＮＯＲ等のような従来の論理機能回路が、複
数コレクタ横型ＰＮＰトランジスタ及び縦型ＮＰＮトラ
ンジスタを使用して形成される。本回路は、電流モード
カップリングを使用しており、従ってノード容量が完全
に充電され且つ放電されることを必要としない論理トラ
ンジスタを提供している。これらの基本的回路を結合し
てＳ−Ｒフリップフロップ及びトグルフリップフロップ
が形成される。更に、セット及びリセット電流を温度補
償する方法が提供されている。
【０００６】
【実施例】以下の説明においては、回路は全て電流モー
ド論理構成のものである。基本的に、このような回路
は、電流出力を有しており、その場合特定の設計電流が
論理１を表わす。論理０は、電流が存在しないこと、又
は比較的低い値の漏れ電流によって表わされる。これら
の論理状態は、非常に低い電圧スイング、典型的には１
Ｖの一部で達成される。
ド論理構成のものである。基本的に、このような回路
は、電流出力を有しており、その場合特定の設計電流が
論理１を表わす。論理０は、電流が存在しないこと、又
は比較的低い値の漏れ電流によって表わされる。これら
の論理状態は、非常に低い電圧スイング、典型的には１
Ｖの一部で達成される。
【０００７】図１Ａはインバータ１０回路の記号を示し
ている。論理的な言い方では、それはＮＯＴゲートであ
る。電流モード論理装置として動作される場合、電流が
端子１１内にシンク、即ち吸込まれる場合には、臨界値
即ちトリップレベルを超えると、出力端子１２はゼロ電
流をソース、即ち供給する。逆に、電流入力が０である
か、又は臨界値未満である場合には、電流が端子１２か
ら流れ出る。図１Ｂは、このようなＮＯＴゲートの概略
図である。この回路は、＋側を端子１３へ接続し且つ一
側を接地端子１４へ接続したＶＳ電源から動作される。
トランジスタ１５及び１６は、入力電流ミラーを形成し
ており、それは入力端子１１へ印加される電流を反映す
る。好適には、トランジスタ１５はトランジスタ１６の
面積の二倍の面積であり、従って該電流ミラーは電流利
得２を有している。電流源１７は、臨界電流即ちデジタ
ルスレッシュホールドレベルを提示する電流Ｉを供給す
る。一例として、Ｉは、典型的に、１／８μＡ乃至は１
２５ｎＡへ選択される。
ている。論理的な言い方では、それはＮＯＴゲートであ
る。電流モード論理装置として動作される場合、電流が
端子１１内にシンク、即ち吸込まれる場合には、臨界値
即ちトリップレベルを超えると、出力端子１２はゼロ電
流をソース、即ち供給する。逆に、電流入力が０である
か、又は臨界値未満である場合には、電流が端子１２か
ら流れ出る。図１Ｂは、このようなＮＯＴゲートの概略
図である。この回路は、＋側を端子１３へ接続し且つ一
側を接地端子１４へ接続したＶＳ電源から動作される。
トランジスタ１５及び１６は、入力電流ミラーを形成し
ており、それは入力端子１１へ印加される電流を反映す
る。好適には、トランジスタ１５はトランジスタ１６の
面積の二倍の面積であり、従って該電流ミラーは電流利
得２を有している。電流源１７は、臨界電流即ちデジタ
ルスレッシュホールドレベルを提示する電流Ｉを供給す
る。一例として、Ｉは、典型的に、１／８μＡ乃至は１
２５ｎＡへ選択される。
【０００８】トランジスタ１８及び１９も電流ミラーを
形成しており、それは、好適には、電流利得１を有して
いる。トランジスタ１８のコレクタは、トランジスタ２
０の入力へ接続されており、トランジスタ２０は、電流
ミラーとして作用すべく接続されているＰＮＰ横型デバ
イスである。トランジスタ２０が横型構成のＰＮＰデバ
イスあるので、その電流利得は、これら二つのコレクタ
が等しくコレクトする場合、１である。従って、端子１
１の入力電流がＩに等しい場合には、トランジスタ１５
は、電流源１７内を流れる電流を接地へシャントさせ、
且つトランジスタ１９，１８，２０内を電流が流れるこ
とはない。このことは、出力端子１２においてゼロ電流
であることを意味している。トランジスタ１６内への電
流が０となると、電流源１７内の電流の全てはトランジ
スタ１９内へ流れ、従ってトランジスタ１８内へ流れ
る。このことは、端子１２から等しい電流が流れ出るこ
とを意味している。
形成しており、それは、好適には、電流利得１を有して
いる。トランジスタ１８のコレクタは、トランジスタ２
０の入力へ接続されており、トランジスタ２０は、電流
ミラーとして作用すべく接続されているＰＮＰ横型デバ
イスである。トランジスタ２０が横型構成のＰＮＰデバ
イスあるので、その電流利得は、これら二つのコレクタ
が等しくコレクトする場合、１である。従って、端子１
１の入力電流がＩに等しい場合には、トランジスタ１５
は、電流源１７内を流れる電流を接地へシャントさせ、
且つトランジスタ１９，１８，２０内を電流が流れるこ
とはない。このことは、出力端子１２においてゼロ電流
であることを意味している。トランジスタ１６内への電
流が０となると、電流源１７内の電流の全てはトランジ
スタ１９内へ流れ、従ってトランジスタ１８内へ流れ
る。このことは、端子１２から等しい電流が流れ出るこ
とを意味している。
【０００９】注意すべきことであるが、電流源１７内を
流れる電流Ｉは論理１出力電流を定義している。前述し
た構成の場合には、回路入力電流スレッシュホールドも
Ｉ／２に等しい。理解すべきことであるが、出力論理１
状態及び入力電流トリップレベルに対してその他の電流
レベルを選択することが可能である。このことは、三つ
の電流ミラーの電流利得を選択することによって態様す
ることが可能である。
流れる電流Ｉは論理１出力電流を定義している。前述し
た構成の場合には、回路入力電流スレッシュホールドも
Ｉ／２に等しい。理解すべきことであるが、出力論理１
状態及び入力電流トリップレベルに対してその他の電流
レベルを選択することが可能である。このことは、三つ
の電流ミラーの電流利得を選択することによって態様す
ることが可能である。
【００１０】図１Ｂ及びそれ以後の図におけるトランジ
スタの全ては、エピタキシャルＰＮ接合分離型形態の構
成のリニアモノリシックシリコン集積回路において一般
的に使用される種類のものである。トランジスタ１５，
１６，１８，１９の全ては、ＮＰＮ縦型構成のものであ
る。トランジスタ２０は２０コレクタ横型ＰＮＰデバイ
スである。好適には、これらのトランジスタの各々は、
面積を保存するために最小の幾何学的形状のものである
（尚、二つの最小幾何学的形状エミッタを使用し且つ他
の三つのＮＰＮトランジスタよりも多少大型のトランジ
スタ１５を除く）。トランジスタ１５と１９とを一つの
コレクタタブ内に配置させることによりかなりの面積が
節約される。トランジスタ１８及び２０も共通のタブと
することが可能である。トランジスタ２０のコレクタの
数を増加させると、付加的なタブ乃至は、面積を伴うこ
となしにゲートのファンアウトを増加させることが可能
である。
スタの全ては、エピタキシャルＰＮ接合分離型形態の構
成のリニアモノリシックシリコン集積回路において一般
的に使用される種類のものである。トランジスタ１５，
１６，１８，１９の全ては、ＮＰＮ縦型構成のものであ
る。トランジスタ２０は２０コレクタ横型ＰＮＰデバイ
スである。好適には、これらのトランジスタの各々は、
面積を保存するために最小の幾何学的形状のものである
（尚、二つの最小幾何学的形状エミッタを使用し且つ他
の三つのＮＰＮトランジスタよりも多少大型のトランジ
スタ１５を除く）。トランジスタ１５と１９とを一つの
コレクタタブ内に配置させることによりかなりの面積が
節約される。トランジスタ１８及び２０も共通のタブと
することが可能である。トランジスタ２０のコレクタの
数を増加させると、付加的なタブ乃至は、面積を伴うこ
となしにゲートのファンアウトを増加させることが可能
である。
【００１１】図２ＡはＯＲ論理回路に対する記号２２を
示している。このデバイスにおいては、両方の入力２３
及び２４が論理０（電流なし）である場合には、端子２
５における出力も論理０である。何れかの入力が電流を
受取ると（論理１）、出力端子２５は、論理１となり且
つ電流を供給する。図２Ｂの構成はこの機能を実施す
る。入力２３及び２４は、夫々、電流ミラー２６及び２
７へ結合されている。これらの電流ミラーは、共通的に
ＰＮＰトランジスタ２８へ結合されており、該トランジ
スタ２８は、更に、電流ミラーとして接続されている。
従って、トランジスタ２８の出力は、電流ミラー２６及
び２７からの電流の和である。この回路は、欠点を有し
ている。出力論理１は、両方の入力が論理１であるＩの
値である場合には、２Ｉの値を有する電流であり、且つ
これら二つの入力の内の一方のみが論理１である場合に
はＩの値の電流である。従って、論理スレッシュホール
ドは、スタンダードのＣＭＯＳレシオ型論理と類似した
態様でファンインと共に変化する。
示している。このデバイスにおいては、両方の入力２３
及び２４が論理０（電流なし）である場合には、端子２
５における出力も論理０である。何れかの入力が電流を
受取ると（論理１）、出力端子２５は、論理１となり且
つ電流を供給する。図２Ｂの構成はこの機能を実施す
る。入力２３及び２４は、夫々、電流ミラー２６及び２
７へ結合されている。これらの電流ミラーは、共通的に
ＰＮＰトランジスタ２８へ結合されており、該トランジ
スタ２８は、更に、電流ミラーとして接続されている。
従って、トランジスタ２８の出力は、電流ミラー２６及
び２７からの電流の和である。この回路は、欠点を有し
ている。出力論理１は、両方の入力が論理１であるＩの
値である場合には、２Ｉの値を有する電流であり、且つ
これら二つの入力の内の一方のみが論理１である場合に
はＩの値の電流である。従って、論理スレッシュホール
ドは、スタンダードのＣＭＯＳレシオ型論理と類似した
態様でファンインと共に変化する。
【００１２】図３ＡはＮＯＲゲート２９の記号を示して
おり、その場合、入力３０又は３１の何れかにおいて論
理１があると端子３８において論理０を発生する。両方
の入力が低状態であると、出力は高状態である。図３Ｂ
はこの回路構成を示している。この場合、入力３０及び
３１は、夫々、電流ミラー３３及び３４へ結合されてお
り、該電流ミラーの各々は、電流利得２を有しており、
且つそれらの出力は単位利得電流ミラー３５へ共通結合
されている。設計電流Ｉを通過させる電流源３６は、両
方の入力が低状態である場合にのみ、電流ミラー３５へ
入力を供給する。しかしながら、論理入力電流が何れか
の電流ミラー３３又は３４へ印加されると、Ｉは電流ミ
ラー３５への入力からシャントされる。従って、トラン
ジスタ３７内へ流れる電流は存在せず、且つ端子３２に
おける出力は論理０である。端子３０及び３１における
入力が両方とも論理０である場合には、電流Ｉは電流ミ
ラー３５内に流れる。電流Ｉはトランジスタ３７内に流
れ且つ出力論理１が端子３２に表われる。
おり、その場合、入力３０又は３１の何れかにおいて論
理１があると端子３８において論理０を発生する。両方
の入力が低状態であると、出力は高状態である。図３Ｂ
はこの回路構成を示している。この場合、入力３０及び
３１は、夫々、電流ミラー３３及び３４へ結合されてお
り、該電流ミラーの各々は、電流利得２を有しており、
且つそれらの出力は単位利得電流ミラー３５へ共通結合
されている。設計電流Ｉを通過させる電流源３６は、両
方の入力が低状態である場合にのみ、電流ミラー３５へ
入力を供給する。しかしながら、論理入力電流が何れか
の電流ミラー３３又は３４へ印加されると、Ｉは電流ミ
ラー３５への入力からシャントされる。従って、トラン
ジスタ３７内へ流れる電流は存在せず、且つ端子３２に
おける出力は論理０である。端子３０及び３１における
入力が両方とも論理０である場合には、電流Ｉは電流ミ
ラー３５内に流れる。電流Ｉはトランジスタ３７内に流
れ且つ出力論理１が端子３２に表われる。
【００１３】図４ＡはＮＡＮＤ論理ゲート４０の記号を
示している。このデバイスにおいては、入力４１及び４
２が両方とも論理０である場合には、出力端子４３は高
状態である。又、両方の入力４１及び４２が高状態であ
る場合には、端子４３は低状態である。図４Ｂに示した
如く、ＮＡＮＤゲート４０は、ＮＯＴゲート１０により
ＯＲゲート２２の二つの入力をドライブすることにより
形成することが可能である。相補型の論理信号が既に入
手可能である場合には、該ＮＯＴゲートを削除すること
が可能である。
示している。このデバイスにおいては、入力４１及び４
２が両方とも論理０である場合には、出力端子４３は高
状態である。又、両方の入力４１及び４２が高状態であ
る場合には、端子４３は低状態である。図４Ｂに示した
如く、ＮＡＮＤゲート４０は、ＮＯＴゲート１０により
ＯＲゲート２２の二つの入力をドライブすることにより
形成することが可能である。相補型の論理信号が既に入
手可能である場合には、該ＮＯＴゲートを削除すること
が可能である。
【００１４】図５ＡはＳＲフリップフロップの記号４５
を示している。端子４６内に流れる論理１電流がフリッ
プフロップをセットし、且つ端子４７内に流れる論理１
電流 力である。図５Ｂはこの回路の構成を示した概略図であ
る。各々が四つのコレクタを有する横型ＰＮＰトランジ
スタであるトランジスタ５０及び５１が交差結合されて
ラッチング形態を構成している。この構成においては、
トランジスタ５０及び５１の何れか一方のみが一度にオ
ンとなる。特定の導通状態が実現されると、動作電力が
除去されるか又はその状態が電気的にスイッチされる
迄、その状態が保持される。
を示している。端子４６内に流れる論理１電流がフリッ
プフロップをセットし、且つ端子４７内に流れる論理１
電流 力である。図５Ｂはこの回路の構成を示した概略図であ
る。各々が四つのコレクタを有する横型ＰＮＰトランジ
スタであるトランジスタ５０及び５１が交差結合されて
ラッチング形態を構成している。この構成においては、
トランジスタ５０及び５１の何れか一方のみが一度にオ
ンとなる。特定の導通状態が実現されると、動作電力が
除去されるか又はその状態が電気的にスイッチされる
迄、その状態が保持される。
【００１５】定電流源５２及び５３が、夫々、トランジ
スタ５０及び５１のベースと接地との間に接続されてい
る。従って、それらは各々トランジスタ５０及び５１を
ターンオンするように夫々のベースをプルダウンすべく
作用する。例えば、トランジスタ５０がオンであると仮
定すると、並列コレクタ対が電流２Ｉを導通しょうと
し、従って電流源５３に打勝つこととなる。このこと
は、トランジスタ５１をターンオフさせるために該トラ
ンジスタのベースをプルアップさせる。この条件は、 低である。この論理状態は、トランジスタ５１がオンで
あり且つトランジスタ５０をターンオフさせるべく作用
する場合には、補環される。
スタ５０及び５１のベースと接地との間に接続されてい
る。従って、それらは各々トランジスタ５０及び５１を
ターンオンするように夫々のベースをプルダウンすべく
作用する。例えば、トランジスタ５０がオンであると仮
定すると、並列コレクタ対が電流２Ｉを導通しょうと
し、従って電流源５３に打勝つこととなる。このこと
は、トランジスタ５１をターンオフさせるために該トラ
ンジスタのベースをプルアップさせる。この条件は、 低である。この論理状態は、トランジスタ５１がオンで
あり且つトランジスタ５０をターンオフさせるべく作用
する場合には、補環される。
【００１６】トランジスタ５４及び５５は、夫々、トラ
ンジスタ５０及び５１をターンオフさせるべく接続され
ており、従って該ラッチに対して夫々リセット及びセッ
トとして作用する。電流ミラー５６及び５７の各々は単
位利得を有しており、且つ夫々、端子４７及び４６をト
ランジスタ５４及び５５へ結合している。端子４７内へ
流れる論理１電流は、トランジスタ５４をターンオン
し、且つその並列コレクタ対はトランジスタ５０のベー
スをプルアップして該トランジスタをターンオフさせ
る。更に、電流源５３は、トランジスタ５１のベースを
プルダウンして該トランジスタをターンオンさせる。こ
れにより、該回路がリセットされる。
ンジスタ５０及び５１をターンオフさせるべく接続され
ており、従って該ラッチに対して夫々リセット及びセッ
トとして作用する。電流ミラー５６及び５７の各々は単
位利得を有しており、且つ夫々、端子４７及び４６をト
ランジスタ５４及び５５へ結合している。端子４７内へ
流れる論理１電流は、トランジスタ５４をターンオン
し、且つその並列コレクタ対はトランジスタ５０のベー
スをプルアップして該トランジスタをターンオフさせ
る。更に、電流源５３は、トランジスタ５１のベースを
プルダウンして該トランジスタをターンオンさせる。こ
れにより、該回路がリセットされる。
【００１７】単位利得電流ミラー５７は、トランジスタ
５５を介して作用し、端子４６にあるセット電流（論理
１入力）を通過させる。セット状態においては、トラン
ジスタ５１はオフであり且つトランジスタ５０はオンで
ある。
５５を介して作用し、端子４６にあるセット電流（論理
１入力）を通過させる。セット状態においては、トラン
ジスタ５１はオフであり且つトランジスタ５０はオンで
ある。
【００１８】上述した解析においては、電流ミラー５６
及び５７の各々は単位利得を有しており、従って電流Ｉ
がこれら三つのコレクタの各々において流れる。所望に
より、電流ミラー５６及び５７は電流利得の値が２の値
を有するように構成することが可能である。この場合に
は、トランジスタ５４及び５５の二重並列コレクタを単
一コレクタで置換することが可能である。何れの構成の
場合においても、電流源５２及び５３は、印加されたス
イッチング電流によって打ち負かされる。
及び５７の各々は単位利得を有しており、従って電流Ｉ
がこれら三つのコレクタの各々において流れる。所望に
より、電流ミラー５６及び５７は電流利得の値が２の値
を有するように構成することが可能である。この場合に
は、トランジスタ５４及び５５の二重並列コレクタを単
一コレクタで置換することが可能である。何れの構成の
場合においても、電流源５２及び５３は、印加されたス
イッチング電流によって打ち負かされる。
【００１９】図６は機能的に図５の回路と同様のＲ−Ｓ
フリップフロップ回路を示している。しかしながら、幾
つかの改良が加えられている。図５Ｂの回路の場合に
は、トランジスタ５０及び５１が低すぎるＤＣ電流利得
を有する場合には、論理レベル及び機能性は働かなくな
る場合がある。スーパーダイオード形態におけるトラン
ジスタ６１及び６３は、トランジスタ５０′又は５１′
の各々のコレクタを強制的に電流Ｉを導通させる。電流
源５８及び５９はトランジスタ６１及び６３をバイアス
するためのものである。トランジスタ５４及び５５はト
ランジスタ６０及び６２によって置換されており、且つ
リセット又はセット速度を増加させるためにそれらの完
全な電流利得を使用する。
フリップフロップ回路を示している。しかしながら、幾
つかの改良が加えられている。図５Ｂの回路の場合に
は、トランジスタ５０及び５１が低すぎるＤＣ電流利得
を有する場合には、論理レベル及び機能性は働かなくな
る場合がある。スーパーダイオード形態におけるトラン
ジスタ６１及び６３は、トランジスタ５０′又は５１′
の各々のコレクタを強制的に電流Ｉを導通させる。電流
源５８及び５９はトランジスタ６１及び６３をバイアス
するためのものである。トランジスタ５４及び５５はト
ランジスタ６０及び６２によって置換されており、且つ
リセット又はセット速度を増加させるためにそれらの完
全な電流利得を使用する。
【００２０】図６の回路の鏡像側において、セット端子
４６とトランジスタ５１′のベースとの間において同様
の作用が発生する。従って、トランジスタ５０′及び５
１′はラッチを形成しており、該ラッチは端子４６から
セットされ且つ端子４７からリセットされ、且つスーパ
ーダイオード作用が信頼性のある論理レベルを確保す を供給する。スーパーダイオード作用は、複数個の出力
に対して必要な利得を与え、且つ更に幾つかのこのよう
な並列出力を許容することが可能である。
４６とトランジスタ５１′のベースとの間において同様
の作用が発生する。従って、トランジスタ５０′及び５
１′はラッチを形成しており、該ラッチは端子４６から
セットされ且つ端子４７からリセットされ、且つスーパ
ーダイオード作用が信頼性のある論理レベルを確保す を供給する。スーパーダイオード作用は、複数個の出力
に対して必要な利得を与え、且つ更に幾つかのこのよう
な並列出力を許容することが可能である。
【００２１】図６は温度補償のために設けられているト
ランジスタ６４及び６５の形態での付加的な回路の改良
点を示している。これらのトランジスタの各々は四個の
コレクタを具備するＰＮＰ横型構成を有しており、それ
らのコレクタの内の三つは並列的である。各々は、夫
々、横型ＰＮＰトランジスタ６０及び６２のエミッタベ
ース回路をシャントしている。公知の如く、ＰＮＰ横型
トランジスタのベースは、Ｎエピタキシャルシリコンの
分離タブの形態の中に存在している。このようなタブ
は、ＩＣチップ基板からＰＮ接合分離されており、且つ
供給電圧のために、逆バイアスされている。従って、ダ
イオード漏れ電流は、該トランジスタのベースから流れ
出る。室温及びそれ以下の温度において、この漏れ電流
は非常に小さく、それは無視可能なものである。しかし
ながら、より高い温度においては、この漏れ電流が上昇
し、且つ約１００℃においては顕著な電流となる。従っ
て、トランジスタ６４における漏れ電流の三倍の電流が
トランジスタ６０のエミッタ−ベース回路をシャントす
る。このことは、リセット又はセット入力が論理低であ
る場合に、トランジスタ６０及び６２をオフ状態に維持
する。
ランジスタ６４及び６５の形態での付加的な回路の改良
点を示している。これらのトランジスタの各々は四個の
コレクタを具備するＰＮＰ横型構成を有しており、それ
らのコレクタの内の三つは並列的である。各々は、夫
々、横型ＰＮＰトランジスタ６０及び６２のエミッタベ
ース回路をシャントしている。公知の如く、ＰＮＰ横型
トランジスタのベースは、Ｎエピタキシャルシリコンの
分離タブの形態の中に存在している。このようなタブ
は、ＩＣチップ基板からＰＮ接合分離されており、且つ
供給電圧のために、逆バイアスされている。従って、ダ
イオード漏れ電流は、該トランジスタのベースから流れ
出る。室温及びそれ以下の温度において、この漏れ電流
は非常に小さく、それは無視可能なものである。しかし
ながら、より高い温度においては、この漏れ電流が上昇
し、且つ約１００℃においては顕著な電流となる。従っ
て、トランジスタ６４における漏れ電流の三倍の電流が
トランジスタ６０のエミッタ−ベース回路をシャントす
る。このことは、リセット又はセット入力が論理低であ
る場合に、トランジスタ６０及び６２をオフ状態に維持
する。
【００２２】図７はトグルフリップフロップ７０を示し
たブロック図である。三個のＲ−Ｓフリップフロップ回
路７１−７３が交差結合されており且つＯＲゲート７４
−７６によって駆動される。リセット端子７７が該フリ
ップフロップの各々をそのリセット状態へ駆動すべく結
合されている。トグル端子７８がフリップフロップ７１ 更に、ＯＲゲート７５及び７６によってフリップフロッ
プ７２及び７３のリセット端子へ結合されている。フリ
ップフロップ７２のセット端子はフリップフロップ７３
のＱ出力によって動作される。フリップフロップ７３の
セット端子はフリ フロップは、トグルフリップフロップデジタル要素の公
知の態様でセット及びリセット入力に対して一体的に応
答するべく一体的に結合されている。回路出力端 回路は、公知の論理回路の従来のトグルフリップフロッ
プ機能を達成する。
たブロック図である。三個のＲ−Ｓフリップフロップ回
路７１−７３が交差結合されており且つＯＲゲート７４
−７６によって駆動される。リセット端子７７が該フリ
ップフロップの各々をそのリセット状態へ駆動すべく結
合されている。トグル端子７８がフリップフロップ７１ 更に、ＯＲゲート７５及び７６によってフリップフロッ
プ７２及び７３のリセット端子へ結合されている。フリ
ップフロップ７２のセット端子はフリップフロップ７３
のＱ出力によって動作される。フリップフロップ７３の
セット端子はフリ フロップは、トグルフリップフロップデジタル要素の公
知の態様でセット及びリセット入力に対して一体的に応
答するべく一体的に結合されている。回路出力端 回路は、公知の論理回路の従来のトグルフリップフロッ
プ機能を達成する。
【００２３】図８は図７のブロック図の形態を有する回
路の概略図である。それは、電流利得２を有するＮＰＮ
トランジスタ電流ミラーから駆動される四コレクタＰＮ
Ｐ横型トランジスタから完全に構成されている。注意す
べきことであるが、フリップフロップ７２は高状態であ
る場合に電流２Ｉを供給する端子７９においてＱ出力 ある。明らかなことであるが、より多くのＰＮＰトラン
ジスタを付加することにより、より多くの出力を与える
ことが可能である。更に注意すべきことであるが、フリ
ップフロップの各々において、アイドルなトランジスタ
コレクタは接地へ帰還されており、従って三つのフリッ
プフロップの全ては同一の機能を行なう。
路の概略図である。それは、電流利得２を有するＮＰＮ
トランジスタ電流ミラーから駆動される四コレクタＰＮ
Ｐ横型トランジスタから完全に構成されている。注意す
べきことであるが、フリップフロップ７２は高状態であ
る場合に電流２Ｉを供給する端子７９においてＱ出力 ある。明らかなことであるが、より多くのＰＮＰトラン
ジスタを付加することにより、より多くの出力を与える
ことが可能である。更に注意すべきことであるが、フリ
ップフロップの各々において、アイドルなトランジスタ
コレクタは接地へ帰還されており、従って三つのフリッ
プフロップの全ては同一の機能を行なう。
【００２４】図９はトグルフリップフロップの別の形態
を示したブロック図である。図７及び８のものと機能が
同一であるものには同一の参照番号を付してある。本回
路は、三個の２入力オアゲート８５−８７、二個の３入
力オアゲート８８−８９及び一個の４入力オアゲート９
０から構成されている。ゲート８５及び８８は第一フリ
ップフロップを形成しており、ゲート８６及び８９は第
二フリップフロップを形成しており、且つゲート８７及
び９０は第三フリップフロップを形成している。
を示したブロック図である。図７及び８のものと機能が
同一であるものには同一の参照番号を付してある。本回
路は、三個の２入力オアゲート８５−８７、二個の３入
力オアゲート８８−８９及び一個の４入力オアゲート９
０から構成されている。ゲート８５及び８８は第一フリ
ップフロップを形成しており、ゲート８６及び８９は第
二フリップフロップを形成しており、且つゲート８７及
び９０は第三フリップフロップを形成している。
【００２５】前述した説明において、マルチコレクタ横
型トランジスタを示してあるが、図示した各コレクタは
単一の横型トランジスタを有するものとすることが可能
であることを理解すべきである。二つのがコレクタが並
列型である場合には、単一の二重面積デバイスを使用す
ることが可能である。更に、四コレクタ横型ＰＮＰデバ
イスが好適であるが、それより多数又は少数のコレクタ
のものを使用することが可能である。更に、制御電流の
二倍の値によって打ち負かされる呈上状態回路が示され
ているが、電流比が２以外のものを使用することが可能
である。その比は信頼性のあるスイッチングを確保する
ファクタだけ１を超えるものであることが必要であるに
過ぎない。
型トランジスタを示してあるが、図示した各コレクタは
単一の横型トランジスタを有するものとすることが可能
であることを理解すべきである。二つのがコレクタが並
列型である場合には、単一の二重面積デバイスを使用す
ることが可能である。更に、四コレクタ横型ＰＮＰデバ
イスが好適であるが、それより多数又は少数のコレクタ
のものを使用することが可能である。更に、制御電流の
二倍の値によって打ち負かされる呈上状態回路が示され
ているが、電流比が２以外のものを使用することが可能
である。その比は信頼性のあるスイッチングを確保する
ファクタだけ１を超えるものであることが必要であるに
過ぎない。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例のみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
詳細に説明したが、本発明は、これら具体例のみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
【図１】 （Ａ）はＮＯＴゲートの記号を示した説明
図であり且つ（Ｂ）ＮＯＴゲート回路の構成を示した概
略図である。
図であり且つ（Ｂ）ＮＯＴゲート回路の構成を示した概
略図である。
【図２】 （Ａ）はＯＲゲートの記号を示した説明図で
あり且つ（Ｂ）はＯＲゲート回路の構成を示した概略図
である。
あり且つ（Ｂ）はＯＲゲート回路の構成を示した概略図
である。
【図３】 （Ａ）はＮＯＲゲートの記号を示した説明図
であり且つ（Ｂ）はＮＯＲゲート回路の構成を示した概
略図である。
であり且つ（Ｂ）はＮＯＲゲート回路の構成を示した概
略図である。
【図４】 （Ａ）はＮＡＮＤゲートの記号を示した説明
図であり且つ（Ｂ）はＯＲゲートと二つのＮＯＴゲート
とを結合して形成されたＮＡＮＤゲート機能を示した説
明図である。
図であり且つ（Ｂ）はＯＲゲートと二つのＮＯＴゲート
とを結合して形成されたＮＡＮＤゲート機能を示した説
明図である。
【図５】 （Ａ）はＳ−Ｒフリップフロップの記号を示
した説明図であり且つ（Ｂ）はＳ−Ｒフリップフロップ
の構成を示した概略図である。
した説明図であり且つ（Ｂ）はＳ−Ｒフリップフロップ
の構成を示した概略図である。
【図６】 スーパーダイオードトランジスタ作用及び温
度補償型セット及びリセットを有するＳ−Ｒフリップフ
ロップを示した概略図である。
度補償型セット及びリセットを有するＳ−Ｒフリップフ
ロップを示した概略図である。
【図７】 トグルフリップフロップのブロック図。
【図８】 トグルフリップフロップの概略図。
【図９】 ＮＯＲゲートを使用したトグルフリップフロ
ップのブロック図。
ップのブロック図。
１０ インバータ回路 １１ 入力端子 １２ 出力端子 １５，１６ 入力電流ミラー １７ 電流源 １８，１９ 電流ミラー ２０ マルチコレクタＰＮＰ横型トランジスタ ２２ ＯＲ論理回路 ２９ ＮＯＲゲート ４０ ＮＡＮＤ論理ゲート ４５ ＳＲフリップフロップ ７０ トグルフリップフロップ
Claims (9)
- 【請求項１】 第一及び第二電源端子から動作可能なシ
リコンエピタキシャルモノリシックＰＮ接合分離型構成
を使用するリニア集積回路と関連して使用すべく適合さ
れた電流モード論理回路において、前記第一電源端子へ
接続されており前記回路に出力手段を与える電流源手段
として作用する横型ＰＮＰトランジスタ手段が設けられ
ており、前記回路に入力手段を与える電流シンク手段と
して作用すべく前記第二電源端子と電流ミラー形態で接
続されている縦型ＮＰＮトランジスタ手段が設けられて
おり、所望の論理機能を達成するために前記ＰＮＰ及び
前記ＮＰＮトランジスタ手段を一体的に結合する手段が
設けられており、電流論理状態レベルを決定するために
前記回路へ制御された電流を印加する手段が設けられて
いることを特徴とする回路。 - 【請求項２】 請求項１において、前記論理がＮＯＴゲ
ートであり、該ゲートが、一つのコレクタをそのベース
へ帰還させており且つ別のコレクタを前記回路の出力ノ
ードとして作用すべく結合されている複数コレクタＰＮ
Ｐトランジスタと、出力を前記ＰＮＰトランジスタのベ
ースへ結合させており且つ入力部を有する第一ＮＰＮト
ランジスタ電流ミラーと、出力部を前記第一電流ミラー
の入力部へ結合させており且つ前記回路の入力端子とし
て作用すべく結合されている入力部を有する第二ＮＰＮ
トランジスタ電流ミラーと、前記ＮＯＴゲートのスレッ
シュホールドレベル及び出力電流を画定する制御された
電流を供給するために前記第一電流ミラーの入力部へ結
合されている電流源とを有することを特徴とする回路。 - 【請求項３】 請求項１において、前記論理がＯＲゲー
トであり、且つ前記ゲートが、一つのコレクタをそのベ
ースへ帰還させており且つ別のコレクタを前記回路の出
力ノードとして作用すべく結合している複数コレクタＰ
ＮＰトランジスタと、出力部を前記ＰＮＰトランジスタ
のベースへ結合しており且つ入力部を第一回路入力部と
して作用すべく結合されている第一ＮＰＮトランジスタ
電流ミラーと、出力部を前記ＰＮＰトランジスタのベー
スへ結合しており且つ入力部を第二回路入力部として作
用すべく結合している第二ＮＰＮトランジスタ電流ミラ
ーとを有することを特徴とする回路 - 【請求項４】 請求項１において、前記論理がＮＯＲゲ
ートであり、且つ前記ゲートが、一つのコレクタをその
ベースへ帰還させており且つ別のコレクタを前記回路の
出力ノードとして作用すべく結合している複数コレクタ
ＰＮＰトランジスタと、出力部を前記ＰＮＰトランジス
タのベースへ結合しており且つ入力部を有する第一ＮＰ
Ｎトランジスタ電流ミラーと、前記ＮＯＲゲートのトリ
ップレベル及び出力電流を画定する制御された電流を供
給するために前記第一電流ミラーの入力部へ結合されて
いる電流源と、出力部を前記第一電流ミラーの入力部へ
結合しており且つ入力部を第一回路入力ノードとして作
用すべく結合している第二ＮＰＮトランジスタ電流ミラ
ーと、出力部を前記第一電流ミラーの入力部へ結合して
おり且つ入力部を第二回路入力ノードとして作用すべく
結合している第三ＮＰＮトランジスタ電流ミラーとを有
することを特徴とする回路。 - 【請求項５】 請求項１において、前記論理がセット・
リセットフリップフロップゲートであり、且つ前記ゲー
トにおいて、 第一及び第二複数コレクタＰＮＰトランジスタが設けら
れており、該各トランジスタは第一コレクタをそのベー
スへ帰還させており、 前記第一及び第二複数コレクタＰＮＰトランジスタの前
記第一コレクタから一定電流を夫々シンクするために第
１及び第二電流シンクが結合されており、前記一定電流
は前記ゲートのトリップレベル及び出力電流を決定すべ
く作用し、 付加的なコレクタ手段がラッチング形態を形成するため
に前記ベースへ交差結合されている前記第一及び第二複
数コレクタＰＮＰトランジスタ内に設けられており、そ
の際に前記第一及び第二トランジスタはセット状態及び
リセット状態の二つの安定な動作状態で動作し、 されている前記第一及び第二複数コレクタＰＮＰトラン
ジスタ内に設けられており、 第１ＮＰＮトランジスタ電流ミラーがその入力部を前記
回路のセット端子へ結合しており且つその出力部を前記
第一複数コレクタＰＮＰトランジスタのベースを駆動す
べく結合されており、その際に前記セット端子へ印加さ
れる電流パルスが前記回路をセットし、 第二ＮＰＮトランジスタ電流ミラーの入力部が前記リセ
ット端子へ結合されており且つその出力部が前記第二複
数コレクタＰＮＰトランジスタのベースを駆動すべく結
合されており、その際に前記リセット端子へ印加される
電流パルスが前記回路をリセットする、ことを特徴とす
る回路。 - 【請求項６】 請求項５において、前記第一及び第二Ｎ
ＰＮトランジスタ電流ミラーが、電流ミラーとして作用
すべく接続されている第三及び第四複数コレクタＰＮＰ
トランジスタによって、夫々、前記第一及び第二複数コ
レクタＰＮＰトランジスタのベースへ結合されているこ
とを特徴とする回路。 - 【請求項７】 請求項５において、前記第一及び第二Ｎ
ＰＮトランジスタ電流ミラーが、第一及び第二ＰＮＰス
ーパーダイオードトランジスタ増幅器によって、夫々、
前記第一及び第二複数コレクタＰＮＰトランジスタのベ
ースへ結合されていることを特徴とする回路。 - 【請求項８】 請求項６において、更に、一対の漏れ活
性化型複数コレクタＰＮＰトランジスタが設けられてお
り、該各トランジスタは、一つのコレクタをそのベース
へ帰還させており且つ別の一つ又は複数個のコレクタを
前記スーパーダイオードトランジスタ増幅器のエミッタ
・ベース回路へ並列的に結合されており、その際に本回
路のスレッシュホールド動作が温度補償されることを特
徴とする回路。 - 【請求項９】 請求項５において、更にリセット及びト
グル入力部及びＱ及 本回路が請求項５に記載した如く第一、第二及び第三セ
ット・リセットフリップフロップを形成しており、結合
したリセット端子及び前記第三セット・リセット セット入力を駆動すべく結合されている第一２入力ＯＲ
ゲート手段と、結合した 第二セット・リセットフリップフロップのリセット入力
を駆動すべく結合されている第二２入力ＯＲゲート手段
と、結合したリセット端子、前記第一セット・リ ットフリップフロップのリセット入力を駆動すべく結合
されている第一３入力ＯＲゲート手段と、前記トグル入
力を前記第一セット・リセットフリップフロップのセッ
ト端子へ結合させる手段と、前記第二セット・リセット
フリップフロップの 手段と、前記第三セット・リセットフリップフロップの
Ｑ出力を前記第二セット・リセットフリップフロップの
セット入力端子へ結合させる手段と、前記第二セッ 有することを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US519385 | 1990-05-04 | ||
| US07/519,385 US5051621A (en) | 1990-05-04 | 1990-05-04 | Area-efficient low-power bipolar current-mode logic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343035A true JPH06343035A (ja) | 1994-12-13 |
| JP3115034B2 JP3115034B2 (ja) | 2000-12-04 |
Family
ID=24068088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03194676A Expired - Lifetime JP3115034B2 (ja) | 1990-05-04 | 1991-05-02 | 面積効率的低パワーバイポーラ電流モード論理 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5051621A (ja) |
| JP (1) | JP3115034B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446409A (en) * | 1992-11-30 | 1995-08-29 | Sony Corporation | Cross coupled symmetrical current source unit |
| JP3519143B2 (ja) * | 1994-11-17 | 2004-04-12 | 三菱電機株式会社 | 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路 |
| US5912576A (en) * | 1997-03-21 | 1999-06-15 | Alliedsignal Inc. | Clocked register |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737663A (en) * | 1984-03-01 | 1988-04-12 | Advanced Micro Devices, Inc. | Current source arrangement for three-level emitter-coupled logic and four-level current mode logic |
| US4704544A (en) * | 1986-04-22 | 1987-11-03 | Unisearch Limited | Complementary current mirror logic |
| US4736125A (en) * | 1986-08-28 | 1988-04-05 | Applied Micro Circuits Corporation | Unbuffered TTL-to-ECL translator with temperature-compensated threshold voltage obtained from a constant-current reference voltage |
| US4988899A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | TTL gate current source controlled overdrive and clamp circuit |
| US4988898A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | High speed ECL/CML to TTL translator circuit |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
-
1990
- 1990-05-04 US US07/519,385 patent/US5051621A/en not_active Expired - Lifetime
-
1991
- 1991-05-02 JP JP03194676A patent/JP3115034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3115034B2 (ja) | 2000-12-04 |
| US5051621B1 (ja) | 1992-09-15 |
| US5051621A (en) | 1991-09-24 |
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