JPH04287519A

JPH04287519A - 交流結合相補形プル・アップ及びプル・ダウン回路

Info

Publication number: JPH04287519A
Application number: JP3328324A
Authority: JP
Inventors: Ching-Te K Chuang; チン−テ・ケント・チヤン; Denny Duan-Lee Tang; デニー・ダン−リー・タン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-11-30
Filing date: 1991-11-18
Publication date: 1992-10-13
Anticipated expiration: 2010-09-20
Also published as: US5089724A; EP0487917A3; JPH0787356B2; EP0487917A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、バイポーラ・
トランジスタ論理回路に関するものであり、とりわけ、
直流消費電力及びスイッチング電流が、交流結合相補形
プッシュ・プル出力段を利用することによって大幅に減
少する、エミッタ結合論理（ＥＣＬ）回路及び非しきい
値論理（ＮＴＬ）回路に関するものである。

【０００２】

【従来の技術】高速バイポーラ回路は、しばしば、速度
、消費電力、及び、電流駆動能力の間における妥協の産
物になる。消費電力が増し、スイッチング電流が増大す
るという犠牲を払うことによって、スイッチング速度を
高めることが可能になり、一方、消費電力を減らすこと
も可能であるが、スイッチング速度が低下するという犠
牲を払うことになる。例えば、図１は、従来のＥＣＬ回
路１の概略図である。入力信号は、トランジスタ４に差
動結合されたトランジスタ２及び３のベースに加えられ
る。出力は、ノードＡから得られるので、出力は、入力
信号のＮＯＲ機能を果たす。トランジスタ４のベースは
、集積回路１の論理的高電圧と論理的低電圧の間の中央
値に等しい基準電圧ＶＲＥＦに接続されている。トラン
ジスタ５及び抵抗器９は、差動トランジスタ２、３、及
び、４に対する電流源を形成している。

【０００３】トランジスタ３のベースに対する入力信号
が論理的低電圧の場合、トランジスタ３はオフになり、
トランジスタ４はオンになる。トランジスタ５及び抵抗
器９によって生じる電流が、トランジスタ４を流れる。ノードＡの電圧は、高い。出力は、エミッタ・フォロワ
構造に接続されたトランジスタ６から取り出される。従
って、出力は、高出力電圧になる。入力が論理的低電圧
から論理的高電圧に上昇すると、トランジスタ３がオン
になり、入力信号がＶＲＥＦを交差すると、トランジス
タ４がオフになる。トランジスタ３がオンになると、ノ
ードＡは、高電圧から低電圧に降下し、トランジスタ６
のベースが低電圧に引き下げられて、低出力電圧が生じ
る。出力は、負荷コンデンサＣＬからの放電によって、
高出力電圧から低出力電圧に引き下げられる。負荷コン
デンサＣＬは、駆動されるゲートの容量と、巻線容量か
ら構成される。出力を引き下げるのに必要な時間は、入
力信号が論理的低電圧からＶＲＥＦに上昇するのに必要
な時間、ノードＡの電圧を引き下げるのに必要な時間、
及び、抵抗器１０を介して、高出力電圧から低出力電圧
になるようにコンデンサＣＬから放電させるのに必要な
時間によって決まる。最後の時間は、抵抗器１０の抵抗
にコンデンサＣＬの容量をかけて得られた時定数によっ
て決まる。従って、高速で引き下げられるようにするた
め、抵抗器１０は、できるだけ小さくしなければならな
い。しかし、この結果、直流電流ＩＥＦが増大し、従っ
て、消費電力が増すことになる。さらに、待機中、及び
スイッチング時の直流電流ＩＥＦは、同じになり、結果
として直流消費電力が増大する。

【０００４】入力が、論理的高電圧から論理的低電圧に
スイッチすると、トランジスタ３はオフになり、トラン
ジスタ４はオンになる。トランジスタ６のベースは、抵
抗器７を介して高電圧に引き上げられ、これによって、
トランジスタ６が強制的にオンになり、出力ノードが充
電されて、高出力電圧が生じる。ＥＣＬ回路１は、抵抗
器７を介してトランジスタ６に対する駆動電流を生じる
のに必要なだけ出力を引き上げる時、その動作が制限さ
れる。ＥＣＬ回路１は、さらに、どちらの差動トランジ
スタがオンであろうと関係なく、電流源をなすトランジ
スタ５及び抵抗器９は、同じスイッチング電流ＩＣＳを
供給するので、スイッチング電流ＩＣＳが、抵抗器７及
びトランジスタ３と、抵抗器８及びトランジスタ４のい
ずれに流れようと、同じになるという制限がある。従っ
て、抵抗器７及び抵抗器８は、同じ抵抗値を有している
。出力を引き上げるのに必要な時間は、入力信号が論理
的高電圧からＶＲＥＦに降下するのに必要な時間、エミ
ッタ・フォロワ・トランジスタ６を介して低出力電圧か
ら高出力電圧になるように、コンデンサＣＬに充電する
のに必要な時間を決定する、抵抗器７を介してノードＡ
の電圧を引き上げるのに必要な時間によって決まる。従
って、ノードＡにおける電圧を高速度で引き上げるため
、抵抗器７、従って、抵抗器８は、できるだけ小さい値
になるように選択しなければならない。スイッチング電
流ＩＣＳは、固定電圧の揺れに関して抵抗器７及び８と
反比例している。従って、抵抗器７及び８の値が小さい
と、スイッチング電流ＩＣＳが増大する。

【０００５】上述のように、従来の高速ＥＣＬ回路には
、２つの問題がある。（１）プル・ダウン遅延は、抵抗
器１０によって制限される。従って、高速動作の場合に
は、抵抗器１０の抵抗値が小さくなり、直流電流ＩＥＦ
が増大することになる。（２）引上げ遅延は、抵抗器７
及び８によって制限される。従って、高速引上げの場合
には、抵抗器７及び８の値が小さくなり、スイッチング
電流ＩＣＳが増大することになる。

【０００６】ＥＣＬ回路１の第１の問題を克服するため
に開発された回路が、ＩＢＭ　Ｔｅｃｈ．Ｄｉｓｃｌ．
　Ｂｕｌｌ．　第３２巻第４Ａ号３７４〜３８０頁（１
９８９年）のＣ．Ｋ．　Ｃｈｕａｎｇ及びＫ．Ｙ．　Ｔ
ｏｈによる“Ｈｉｇｈ−Ｓｐｅｅｄ　ＥＣＬ　Ｃｉｒｃ
ｕｉｔ”に示されている。この回路は、低パワー交流結
合能動プル・ダウン（ＡＰＤ）・エミッタ・フォロワ出
力段を実現して、直流消費電力を減少させる。ＡＰＤ−
ＥＣＬの場合、抵抗器１０の代りに、ＮＰＮプル・ダウ
ン・トランジスタが用いられ、コレクタは、出力ノード
に接続され、エミッタは、ＶＥＥに戻され、ベースは、
コンデンサを介してトランジスタ４のコレクタに交流結
合されている。

【０００７】ＡＰＤ−ＥＣＬ回路の場合、小定常電流を
維持するため、プル・ダウン・トランジスタのベースに
バイアスが加えられる。従来のＥＣＬ回路１のように、
入力信号が論理的低電圧から論理的高電圧に上昇すると
、ノードＡが高電圧レベルから低電圧レベルに降下し、
エミッタ・フォロワ・トランジスタが、カット・オフさ
れる。同時に、トランジスタ４のコレクタにおける電圧
は、低電圧レベルから高電圧レベルに上昇し、この信号
は、プル・ダウン・トランジスタのベースに交流結合さ
れる。結合コンデンサによって、過渡電圧パルスがプル
・ダウン・トランジスタのベースに結合され、その結果
、プル・ダウン・トランジスタが強制的に、すぐにオン
になり、大過渡プル・ダウン電流が生じる。従って、小
エミッタ・フォロワ電流ＩＥＦを利用して、それでも高
速プル・ダウンを維持することが可能である。プル・ア
ップ・トランジスタを瞬間的にオフにすることによって
、さらに、プル・ダウン遅延が向上する。

【０００８】ＡＰＤ−ＥＣＬの速度が増し、高出力電圧
から低出力電圧への出力遷移は、従来のＥＣＬ回路１に
おける抵抗器１０を介した放電の場合よりも急峻になる
。これは、コンデンサＣＬの放電に利用される電流が、
ＥＣＬ回路１の受動プル・ダウン・トランジスタに比べ
るとはるかに時定数の小さいプル・ダウン・トランジス
タによって供給されるためである。ＡＰＤ−ＥＣＬの出
力段における直流電流は、待機中は小さく、スイッチン
グ時には、一瞬にして増大するがＥＣＬ回路１の場合、
ＩＥＦは、待機中も、スイッチング時にも同じ値である
ため、ＡＰＤ−ＥＣＬのエミッタ・フォロワ段における
消費電力は、ＥＣＬ回路１の場合に比べてはるかに少な
くなる。ＡＰＤ−ＥＣＬ回路の二次的な利点は、エミッ
タ・フォロワ・トランジスタ６を通る定常電流が極めて
小さく、従って、出力される高電圧は、従来のＥＣＬ回
路１に比べると約１００ｍＶほどＶＣＣに近くなる。従
って、より低いＶＣＣを利用することによって、ＡＰＤ
−ＥＣＬ回路における直流消費電力をさらに減少させる
ことが可能になる。

【０００９】ＡＰＤ−ＥＣＬ回路は、従来のＥＣＬ回路
１に比べて改良されているが、前者は、上述の第２の問
題を克服するものではない。とりわけ、やはりプル・ア
ップ抵抗器７及び８によって制限されるプル・アップの
場合、論理を高速スイッチングするには、やはり、多量
のスイッチング電流ＩＣＳが必要になる。

【００１０】図２は、従来の非しきい値論理（ＮＴＬ）
回路１１の略図である。従来のＮＴＬ回路１１の動作及
び電力／速度性能は、下記の相違点を除けば、ＥＣＬ回
路１について既述のところと同様である。ＮＴＬ回路１
１の場合、入力トランジスタ１２及び１３に差動結合さ
れる基準トランジスタはなく、結果として、エミッタ・
フォロワ・トランジスタ１４のベースにおける電圧は、
入力が低下または上昇すると、すぐに上昇または低下す
ることになる。従って、入力信号がプル・アップ時にＶ
ＲＥＦまで上昇するのに要する時間に起因すると考えら
れる、ＥＣＬ回路１における遅延成分は、ＮＴＬ回路１
１には存在しない。さらに、基準電圧を必要としないの
で、ＮＴＬ回路は、従来のＥＣＬ回路１に比べて少ない
電力供給で動作させることができ、従って、ＥＣＬ回路
１に比べると、直流電力の消散が少ない。

【００１１】ＥＣＬ回路１に存在する２つの問題が、や
はり、従来のＮＴＬ回路１にも存在する。（１）プル・
ダウン遅延が抵抗器１８によって制限される。従って、
高速度で動作すると、抵抗器の抵抗値が小さくなり、直
流電流ＩＥＦが増大する。（２）プル・アップ遅延は、
プル・アップ抵抗器１５によって制限される。従って、
高速度でプル・アップすると、プル・アップ抵抗器１５
の抵抗値が小さくなり、スイッチング電流ＩＣＳが増大
する。

【００１２】ＮＴＬ回路１における第１の問題を克服す
るために開発された回路については、１９８９年５月の
Ｄｉｇ．　ｏｆ　Ｔｅｃｈ．　Ｐａｐｅｒｓ，Ｓｙｍｐ
．　ｏｎ　ＶＬＳＩ　Ｃｉｒｓ．　の１１〜１２頁に掲
載された、Ｍ．　Ｕｓａｍｉ　及び　Ｎ．　Ｓｈｉｏｚ
ａｗａ　による“ＳＰＬ（Ｓｕｐｅｒ　Ｐｕｓｈ−Ｐｕ
ｌｌＬｏｇｉｃ）Ａ　Ｂｉｐｏｌａｒ　Ｎｏｖｅｌ　Ｌ
ｏｗ−Ｐｏｗｅｒ　Ｈｉｇｈ−Ｓｐｅｅｄ　Ｌｏｇｉｃ
　Ｃｉｒｃｕｉｔ”に解説されている。ＳＰＬ回路は、
交流結合された能動プル・ダウン・トランジスタを用い
ることによって直流消費電力を散逸させるという点で、
ＡＰＤ−ＥＣＬと動作が同様である。ＳＰＬ回路の場合
、プル・ダウン・トランジスタが、コンデンサを介して
入力トランジスタのエミッタに交流結合されている。プ
ル・ダウン・トランジスタは、エミッタ・フォロワ・ト
ランジスタ１４のエミッタ、及び、出力ノードに結合さ
れており、プル・ダウン・トランジスタのエミッタは、
ＶＥＥに戻される。コンデンサによって、過渡電圧パル
スがプル・ダウン・トランジスタのベースに結合される
と、プル・ダウン・トランジスタがオンになり、大過渡
プル・ダウン電流が生じる。しかしながら、ＳＰＬ回路
は、上述の第２の問題を克服するものではない。とりわ
け、やはりプル・アップ抵抗器１５によって制限される
プル・アップの場合、論理段の高速スイッチングを行な
うのにも、大スイッチング電流ＩＣＳが必要になる。

【００１３】

【発明が解決しようとする課題】本発明は、ＥＣＬ及び
ＮＴＬ回路が高速動作し、直流消費電力が最小で、スイ
ッチング電流ＩＣＳが少なくてすむようにすることがで
きる交流結合相補形プッシュ・プル出力段を備えたＥＣ
Ｌ及びＮＴＬ回路の提供を目的とするものである。

【００１４】

【課題を解決するための手段】従来のＥＣＬ回路と同様
、本ＥＣＬ回路は、基準トランジスタに差動結合された
複数の入力トランジスタを備えている。スイッチング電
流ＩＣＳは、共通のエミッタ・ノードから取り出され、
入力トランジスタの共通コレクタ・ノードにおける信号
が、エミッタ・フォロワ・トランジスタのベースに加え
られる。出力は、１対の相補形プッシュ・プル（ＰＮＰ
−ＮＰＮ）トランジスタの共通のコレクタ・ノードに接
続された、エミッタ・フォロワ・トランジスタのエミッ
タから取り出される。カット・イン（‘ほぼオン’）状
態になるように相補形トランジスタにバイアスを加え、
出力段の待機電流を小さい値に保つため、バイアス手段
が設けられている。入力トランジスタの共通のエミッタ
・ノードと相補形トランジスタのベースとの間に接続さ
れたパルス結合手段を利用して、入力信号のレプリカか
ら得られた過渡電圧パルスが前記ベースに加えられ、一
瞬にして相補形トランジスタの一方が、強制的に、導通
状態になり、もう一方はオフになる。これによって、導
通トランジスタに大過渡電流が流れ、出力ノードの電圧
が高速度でプル・アップまたはプル・ダウンされる。

【００１５】入力信号が論理的低電圧から論理的高電圧
に上昇する際、入力信号が基準電圧より高くなると、共
通エミッタ・ノードに電圧が生じる。この信号は、さら
に、２つのコンデンサを介して相補形プッシュ・プル・
トランジスタのベースに交流結合される。該コンデンサ
は、正の電圧パルスを発生して、プル・アップＰＮＰト
ランジスタをオフにし、プル・ダウンＮＰＮトランジス
タをオンにして、大過渡プル・ダウン電流を生じさせ、
負荷コンデンサから放電させる。この結果、高出力電圧
から低出力電圧への出力遷移が従来のＥＣＬ回路に比べ
て高速になる。これは、負荷コンデンサの放電電流が、
従来のＥＣＬ回路の受動プル・ダウン・トランジスタに
比べて、はるかに時定数の小さいプル・ダウンＮＰＮト
ランジスタによって供給されるためである。直流電流は
、待機中、小さくなり、スイッチング時には、ほんの瞬
間的に上昇するので、出力段の消費電力は、大幅に減少
する。

【００１６】入力が低下すると、入力トランジスタの共
通のエミッタ・ノードに、すぐに電圧が生じ、２つのコ
ンデンサを介して、逆方向のパルスが相補形プッシュ・
プル・トランジスタに加えられる。この結果、プル・ア
ップＰＮＰトランジスタが、強制的にオンになり、プル
・ダウンＮＰＮトランジスタが急速に、瞬間的にオフに
なるので、大過渡プル・アップ電流が生じる。また、出
力エミッタ・フォロワ・トランジスタによって、少量の
プル・アップ電流も供給される。従って、プル・アップ
電流は、ほとんどプル・アップＰＮＰトランジスタによ
って供給されるので、出力エミッタ・フォロワ・トラン
ジスタによって供給されるのは、ほんの数分の１でしか
ない。プル・アップ遅延は、もはやプル・アップ抵抗器
に依存することはない。プル・アップ抵抗器は、エミッ
タ・フォロワ・トランジスタを介して出力論理レベルを
設定するためにだけ用いられる。大プル・アップ抵抗器
、従って、小スイッチング電流ＩＣＳは、もはやプル・
アップ遅延経路内にはないので、速度を低下させずに用
いることが可能になる。結果として、本ＥＣＬ回路は、
従来のＥＣＬ及びＡＰＤ−ＥＣＬ回路に比べて、直流消
費電力が少なく、スイッチング電流ＩＣＳの小さい動作
が可能になる。

【００１７】交流結合相補形プッシュ・プルＥＣＬ回路
の動作、及び、消費電力、速度、及び、スイッチング電
流の改良は、開示の交流結合相補形プッシュ・プルＮＴ
Ｌ回路にも同じく適用することができる。従って、開示
のＮＴＬ回路は、従来のＮＴＬ及びＳＰＬ回路に比べて
直流消費電力が少なく、スイッチング電流の小さい動作
が可能になる。

【００１８】

【実施例】図３は、交流結合相補形プッシュ・プル出力
段を用いるＥＣＬ回路１９の概略図である。ＥＣＬ回路
１９は、論理（電流スイッチ）段にごく少量のスイッチ
ング電流を用いて、適正な論理レベルを保ち、同時に、
論理段の大プル・アップ抵抗器２７及び２８によるスイ
ッチング速度に対する影響を排除できるようにすること
によって、ＥＣＬ回路要素のパワー／速度性能を改良す
る。

【００１９】図３のＥＣＬ回路１９には、複数のＮＰＮ
バイポーラ・トランジスタ２０〜２５と、１つのＰＮＰ
バイポーラ・トランジスタ２６が含まれている。ＥＣＬ
回路１９は、供給される２つまたは３つの電圧レベルで
動作させるように設計されている。ＥＣＬ回路要素の現
在の傾向は、３つの電圧レベルを利用することにある。第１のレベルは、ＶＣＣであり、第２のレベルは、ＶＣ
Ｃよりも低電圧のＶＴであり、第３のレベルは、ＶＴよ
りも低電圧のＶＥＥである。ＥＣＬ回路１９には、基準
バイポーラ・トランジスタ２２に差動結合された少なく
とも１つの入力バイポーラ・トランジスタ２１も含まれ
ている。追加入力トランジスタは、図示のように、バイポーラ・
トランジスタ２０によって入力バイポーラ・トランジス
タ２１と並列に接続することができる。バイポーラ・ト
ランジスタ２３及び抵抗器２９によって、差動バイポー
ラ・トランジスタ２１及び２２に対するスイッチング電
流ＩＣＳが生じる。バイポーラ・トランジスタ２２は、
ＥＣＬ回路１９の論理的高電圧と論理的低電圧の間の中
央値に等しい基準電圧ＶＲＥＦに接続されている。電源
ＶＣＣは、抵抗器２７を介してバイポーラ・トランジス
タ２７のコレクタ、及び、抵抗器２８を介してバイポー
ラ・トランジスタ２２のコレクタに接続されている。バ
イポーラ・トランジスタ２４は、ベースがバイポーラ・
トランジスタ２１のコレクタに接続され、エミッタが出
力に接続されて、エミッタ・フォロワ構造をなしている
。トランジスタ２４のコレクタは、電源ＶＣＣに直接接
続される。

【００２０】入力バイポーラ・トランジスタの共通エミ
ッタ・ノードＣにおける電圧は、コンデンサ３４及び３
５を介して、それぞれ、相補形バイポーラ・トランジス
タ２５及び２６のベースに交流結合されている。バイポ
ーラ・トランジスタ２５のコレクタは、バイポーラ・ト
ランジスタ２６のコレクタに接続されており、その両方
とも、出力端子に接続されている。バイポーラ・トラン
ジスタ２５のエミッタは、電圧源ＶＴに接続され、バイ
ポーラ・トランジスタ２６のエミッタは、電圧源ＶＣＣ
に接続されている。ＥＣＬ回路１９には、さらに、抵抗
器３０、３２、及び、３３と、ダイオード３１から成る
バイアス回路が含まれている。このバイアス回路を利用
して、カット・イン（‘ほぼオン’）状態になるように
バイポーラ・トランジスタ２５にバイアスをかけること
によって、バイポーラ・トランジスタ２５及び２６に待
機電流が生じる。

【００２１】入力信号が論理的高電圧から論理的低電圧
に低下すると、バイポーラ・トランジスタ２１がオフに
スイッチされ、バイポーラ・トランジスタ２２がオンに
スイッチされる。従って、バイポーラ・トランジスタ２
３及び抵抗器２９によって供給されるスイッチング電流
ＩＣＳは、バイポーラ・トランジスタ２１からバイポー
ラ・トランジスタ２２にスイッチされる。ノードＢの電
圧は、低電圧から高電圧に上昇する。出力は、バイポー
ラ・トランジスタ２４のエミッタから取り出されるので
、出力電圧は、低出力電圧から高出力電圧に上昇する。入力がＶＲＥＦを交差するまで、共通エミッタ・ノード
Ｃの電圧は、入力信号のすぐあとに続き、その時点で、
ＶＲＥＦ−バイポーラ・トランジスタ２２のベース・エ
ミッタ間電圧ＶＢＥ２２にとどまることになる。従って
、入力が論理的高電圧の場合には、ノードＣの電圧が、
論理的高電圧−ＶＢＥ２１に等しくなり、入力が論理的
低電圧の場合には、ノードＣの電圧が、ＶＲＥＦ−ＶＢ
Ｅ２２に等しくなるので、ノードＣの信号は、入力信号
のレプリカになる。バイポーラ・トランジスタ２５及び２６は、抵抗器３０
、３２、及び、３３と、ダイオード３１によってカット
・イン状態になるようにバイアスが加えられ、バイポー
ラ・トランジスタ２５及び２６が少量の待機電流に保た
れる。共通エミッタ・ノードＣの電圧信号は、コンデン
サ３４及び３５を介して、それぞれ相補形バイポーラ・
トランジスタ２５及び２６のベースに交流結合される。コンデンサ３４及び３５によって、入力信号のレプリカ
から得られる負電圧パルスがバイポーラ・トランジスタ
２５及び２６のベースに結合され、プル・ダウンＮＰＮ
バイポーラ・トランジスタ２５がオフになり、プル・ア
ップＰＮＰバイポーラ・トランジスタ２６が急速に、瞬
間的にオンになって、大過渡プル・アップ電流ＩＰＩが
生じる。バイポーラ・トランジスタ２５及び２６は、す
ぐに待機状態に戻ることになる。

【００２２】プル・アップ遷移時、ノードＢは、抵抗器
２１によって高電圧に引き上げられる。従って、大過渡
電流ＩＰ１が、バイポーラ・トランジスタ２６を通って
流れる間、少量のプル・アップ電流ＩＥＦがバイポーラ
・トランジスタ２４を通って、出力ノードに流れ込む。従って、出力は、ほとんど、バイポーラ・トランジスタ
２６からのプル・アップ電流ＩＰ１によって低出力電圧
から高出力電圧に引き上げられるが、バイポーラ・トラ
ンジスタ２４からのプル・アップ電流ＩＥＦによって引
き上げられるのはほんのわずかでしかない。結果として
、従来のＥＣＬ回路１及びＡＰＤ−ＥＣＬ回路の場合と
同様、抵抗器２７は、もはやプル・アップ遅延経路内に
はない。スイッチング電流ＩＣＳは、抵抗器２７及びバイポーラ
・トランジスタ２１と、抵抗器２８及びバイポーラ・ト
ランジスタ２２のいずれを通って流れるかに関係なく、
同じであるため、抵抗器２７及び２８は、抵抗値が同じ
である。抵抗器２７及び２８は、エミッタ・フォロワ・
バイポーラ・トランジスタ２４を介して出力論理レベル
を設定するのに用いられるだけである。抵抗器２７及び
２８には大抵抗を利用することが可能であり、従って、
この場合、速度を低下させずに小スイッチング電流ＩＣ
Ｓを用いることができる。利用するスイッチング電流Ｉ
ＣＳを少量にして、なおかつ、論理段の高速スイッチン
グを可能にすることができるので、従来のＥＣＬ及びＡ
ＰＤ−ＥＣＬ回路に比べて、ＥＣＬ回路１９の直流消費
電力が大幅に減少することになる。

【００２３】入力信号が論理的低電圧から論理的高電圧
に上昇する際、入力がＶＲＥＦと交差すると、共通エミ
ッタ・ノードＣに電圧が生じ、この結果、入力信号のレ
プリカが得られることになる。入力がＶＲＥＦと交差す
ると、バイポーラ・トランジスタ２１はオンになり、一
方、バイポーラ・トランジスタ２２はオフになる。ノー
ドＢの電圧は、高電圧から低電圧に降下することになる
。このため、出力は、高出力電圧から低出力電圧に降下
する。コンデンサ３４及び３５によって、レプリカ信号
から得られる正電圧パルスがバイポーラ・トランジスタ
２５及び２６のベースに結合され、プル・ダウンＮＰＮ
バイポーラ・トランジスタ２５が強制的にオンになり、
プル・アップＰＮＰバイポーラ・トランジスタ２６が急
速に、瞬間的にオフになって、大過渡プル・ダウン電流
ＩＮ１が生じ、出力ノードから急速に放電される。

【００２４】この結果、待機電流ＩＮ１が小量に保たれ
、大量の過渡電流ＩＮ１が用いられるのは、スイッチン
グ時だけになるので、従来のＥＣＬ回路に比べると、直
流消費電力が改善されることになる。さらに、ＥＣＬ回
路１９のプル・ダウン遅延は、もはや、従来のＥＣＬ回
路１のようにエミッタ・フォロワ抵抗器によって制限さ
れなくなる。

【００２５】ＥＣＬ回路１９のプル・ダウン遅延は、Ａ
ＰＤ−ＥＣＬ回路におけるようなプル・アップ遅延に比
べてさらに長くなる。これは、入力が論理的低電圧から
論理的高電圧に上昇する場合、共通エミッタ・ノードＣ
に電圧が生じるのは、入力が基準電圧ＶＲＥＦと交差し
た後に限られるが、入力が論理的高電圧から論理的低電
圧に降下する場合には、入力直後に、共通エミッタ・ノ
ードＣに電圧が生じるためである。従来のＥＣＬ回路の
場合、両方の遷移とも、入力が基準電圧と交差するまで
は、電流のスイッチングが行なわれないという点に留意
されたい。

【００２６】ＥＣＬ回路１９の電源及び入力／出力電圧
レベルは、従来のＥＣＬ回路と互換性があるので、同じ
チップ上で従来のＥＣＬ回路と混合することができる。

【００２７】図４には、交流結合相補形プッシュ・プル
出力段を利用するＮＴＬ回路３６の概略図である。ＮＴ
Ｌ回路３６は、論理段にごくわずかなスイッチング電流
を用いて、適正な論理レベルを保ち、同時に、論理段の
プル・アップ抵抗器４３によるスイッチング速度に対す
る影響を排除できるようにすることによって、ＮＴＬ回
路要素の電力／速度性能を向上させる。

【００２８】図４のＮＴＬ回路３９には、複数のＮＰＮ
バイポーラ・トランジスタ３７〜４０及び１つのＰＮＰ
バイポーラ・トランジスタ４１が含まれている。ＮＴＬ
回路３６は、供給される２つまたは３つの電圧レベルで
動作するように設計されている。ＮＴＬ回路要素の現在
の傾向は、３つの電圧レベルを利用することにある。第
１の電圧源は、ＶＣＣであり、第２のレベルは、ＶＣＣ
よりも低い電圧のＶＥＥであり、第３のレベルは、ＶＴ
よりも低い電圧のＶＥＥである。ＮＴＬ回路３６には、
少なくとも１つの入力バイポーラ・トランジスタが含ま
れている。追加入力バイポーラ・トランジスタは、バイ
ポーラ・トランジスタ３７によって、図示のように、入
力バイポーラ・トランジスタ３８と並列に接続すること
ができる。出力は、入力信号のＮＯＲ機能を実施する。相補形プッシュ・プル・バイポーラ・トランジスタ４０
及び４１のベースに接続されたコンデンサ４４及び４５
によって。交流結合手段が形成されている。ＮＴＬ回路
３６には、抵抗器４６、４７、及び、４９と、ダイオー
ド４８から成るバイアス回路も含まれている。バイアス
回路を利用して、カット・イン状態になるようにバイポ
ーラ・トランジスタ４０及び４１にバイアスを加えるこ
とによって、バイポーラ・トランジスタ４０及び４１に
待機電流が生じる。

【００２９】ＮＴＬ回路３６によって、速度を低下させ
ることなく、直流消費電力及びスイッチング電流を減少
させることができる。ＮＴＬ回路３６の特性及び電力／
速度性能は、ＮＴＬ回路３６の動作に関連して後述する
相違点を除くと、ＥＣＬ回路１９と同様である。

【００３０】入力信号が論理的高電圧から論理的低電圧
に降下すると、その直後に、ノードＥに電圧が生じる。ノードＥの電圧信号は、コンデンサ４４及び４５を介し
て、それぞれ、バイポーラ・トランジスタ４０及び４１
のベースに交流結合される。コンデンサ４４及び４５は
、負電圧パルスをバイポーラ・トランジスタ４０及び４
１のベースに結合することによって、バイポーラ・トラ
ンジスタ４１を強制的に、瞬間的にスイッチし、大過渡
プル・アップ電流を生じさせて、出力ノードが充電され
るようにする。ＥＣＬ回路１９のように、バイポーラ・
トランジスタ３９によって、供給されるプル・アップ電
流の量も、はるかに少なくなる。従って、出力は、ほと
んど、バイポーラ・トランジスタ４１によって低出力電
圧から高出力電圧に引き上げられ、バイポーラ・トラン
ジスタ３９によって引き上げられるのは、ほんのわずか
でしかない。結果として、従来のＮＴＬ回路１１及びＳ
ＰＬ回路の場合と同様、抵抗器４３は、もはやプル・ア
ップ遅延経路にはない。抵抗器４３は、エミッタ・フォ
ロワ・バイポーラ・トランジスタ３９を介した出力論理
レベルの設定にしか用いられない。従って、速度を低下
させることなく、大抵抗器４３、すなわち、小スイッチ
ング電流を利用することができる。さらに、利用するス
イッチング電流を少量にして、なおかつ、論理段のスイ
ッチングを高速にすることができる。

【００３１】入力信号が、論理的低電圧から論理的高電
圧に上昇すると、その直後に、ノードＥに電圧が生じる
。コンデンサ４４及び４５は、正電圧パルスをバイポー
ラ・トランジスタ４０及び４１のベースに結合して、バ
イポーラ・トランジスタ４０を強制的にオンにし、バイ
ポーラ・トランジスタ４１を急速に、瞬間的にオフにす
ることによって、大過渡プル・ダウン電流を生じさせ、
出力ノードから急速に放電されるようにする。

【００３２】この結果、出力段における少量の待機電流
が保たれ、多量の過渡電流が用いられるのは、スイッチ
ング時に限られるので、従来のＮＴＬ回路１１に比べる
と、直流消費電力が改善されることになる。さらに、Ｎ
ＴＬ回路３６のプル・ダウン遅延は、もはや、従来のＮ
ＴＬ回路１１のように、エミッタ・フォロワ抵抗器によ
って制限されることはない。

【００３３】ＥＣＬ回路１９とＮＴＬ回路３６を比較す
ることによって明らかなように、後者の回路は、基準ト
ランジスタを利用しない。この結果、ＮＴＬ回路３６に
はＥＣＬ回路１９より優れた利点が２つ生じることにな
る。第１に、入力信号が、上昇時に、ＶＲＥＦに達する
のに要する時間に起因すると考えられる、プル・ダウン
時の時間遅延がない。第２に、ＮＴＬ回路３６の場合、
基準電圧が不要のため、ＮＴＬ回路３６に用いられる電
源を小さくすることができるので、直流電力の消散が少
なくなる。しかし、ＮＴＬ回路３６のノイズ裕度は、Ｅ
ＣＬ回路１９より劣っている。

【００３４】特に、例示の望ましい実施例に関連して、
本発明を図解し、解説してきたが、当該技術の熟練者に
は明らかなように、付属のクレームの範囲によってしか
制限されない本発明の精神及び範囲を逸脱することなく
、形態及び細部について以上の、及び、その他の変更を
加えることが可能である。

【００３５】

【発明の効果】本発明により、ＥＣＬ及びＮＴＬ回路が
高速動作し、直流消費電力が最小で、スイッチング電流
Ｉｃｓが少なくてすむようにすることができる交流結合
相補形プッシュ・プル出力段を備えたＥＣＬ及びＮＴＬ
回路が得られる。

【図面の簡単な説明】

【図１】先行技術によるＥＣＬ回路の概略図である。

【図２】先行技術によるＮＴＬ回路の概略図である。

【図３】本発明に従って交流結合相補形プッシュ・プル
出力段を利用するＥＣＬ回路の概略図である。

【図４】本発明に従って交流結合相補形プッシュ・プル
出力段を利用するＮＴＬ回路の概略図である。

【符号の説明】

１．ＥＣＬ回路２．トランジスタ３．トランジスタ４．トランジスタ５．トランジスタ６．トランジスタ７．抵抗器８．抵抗器９．抵抗器１０．抵抗器１１．非しきい値論理回路１８．抵抗器１９．ＥＣＬ回路２０．ＮＰＮバイポーラ・トランジスタ２１．ＮＰＮバ
イポーラ・トランジスタ２２．ＮＰＮバイポーラ・トラ
ンジスタ２３．ＮＰＮバイポーラ・トランジスタ２４．
ＮＰＮバイポーラ・トランジスタ２５．ＮＰＮバイポー
ラ・トランジスタ２６．ＰＮＰバイポーラ・トランジス
タ２７．抵抗器２８．抵抗器３０．抵抗器３１．ダイオード３２．抵抗器３３．抵抗器３４．コンデンサ３５．コンデンサ３６．ＮＴＬ回路３７．ＮＰＮバイポーラ・トランジスタ３８．ＮＰＮバ
イポーラ・トランジスタ３９．ＮＰＮバイポーラ・トラ
ンジスタ４０．ＮＰＮバイポーラ・トランジスタ４１．
ＰＮＰバイポーラ・トランジスタ４４．コンデンサ４５．コンデンサ

Claims

【特許請求の範囲】

【請求項１】そのエミッタが第１の回路ノードに接続さ
れ、コレクタが第２の回路ノードに接続され、ベースが
回路の入力端子をなしている、並列に接続された少なく
とも１対の入力バイポーラ・トランジスタと、第１のバ
イポーラ・トランジスタが第１の電圧源に接続されたエ
ミッタ端子、出力端子に接続されたコレクタ端子、及び
、ベースを有し、第２のバイポーラ・トランジスタが第
２の電圧源に接続されたエミッタ端子、前記出力端子に
接続されたコレクタ端子、及びベースを有している１対
の相補形バイポーラ・トランジスタと、前記第１の回路
ノードに接続されて、前記入力端子に加えられた入力信
号のレプリカから得られた交流パルスを前記対をなす相
補形バイポーラ・トランジスタのベースに同時に加える
ことによって、瞬間的に、前記相補形バイポーラ・トラ
ンジスタの一方を導通させ、もう一方を不導通にして、
大過渡電流が前記導通したバイポーラ・トランジスタに
流入するようにするパルス結合手段から構成される、交
流結合相補形プル・アップ及びプル・ダウン回路。
【請求項２】前記パルス結合手段が、第１のプレートが
前記第１の回路ノードに接続され、第２のプレートが前
記第１の相補形バイポーラ・トランジスタの前記ベース
に接続された第１のコンデンサと、第１のプレートが前
記第１の回路ノードに接続され、第２のプレートが前記
第２の相補形バイポーラ・トランジスタの前記ベースに
接続された第２のコンデンサから成ることを特徴とする
、請求項１に記載の回路。
【請求項３】ベース端子が前記第２の回路ノードに接続
され、コレクタ端子が前記第１の電圧源に接続され、エ
ミッタ端子が前記出力端子に接続された第１のトランジ
スタと、第１の端子が前記第１の電圧源に接続され、第
２の端子が前記第１の相補形バイポーラ・トランジスタ
の前記ベースに接続された第１の抵抗器と、前記第１の
相補形バイポーラ・トランジスタの前記ベースに接続さ
れた陽極と、陰極を備えたダイオードと、第１の端子が
前記ダイオードの前記陰極に接続され、第２の端子が前
記第２の相補形バイポーラ・トランジスタの前記ベース
に接続された第２の抵抗器と、第１の端子が前記第２の
相補形トランジスタの前記ベースに接続され、第２の端
子が前記第２の電圧源に接続された第３の抵抗器が、さ
らに含まれていることを特徴とする、請求項２に記載の
回路。
【請求項４】第１の端子が前記第１の電圧源に接続され
、第２の端子が前記第２の回路ノードに接続された第４
の抵抗器と、第１の端子が前記第１の回路ノードに接続
され、第２の端子が第３の電圧源に接続された第５の抵
抗器が、さらに含まれていることを特徴とする、請求項
３に記載の回路。
【請求項５】第１の端子が前記第１の電圧源に接続され
、第２の端子が前記第２の回路ノードに接続された第４
の抵抗器と、前記第１の電圧源に接続された第１の端子
と、第２の端子を有する第５の抵抗器と、コレクタ端子
が前記第５の抵抗器の前記第２の端子に接続され、ベー
ス端子が第１のバイアス電圧に接続され、エミッタ端子
が前記第１の回路ノードに接続された第２のトランジス
タと、前記第１の回路ノードに接続された電流源手段が
、さらに含まれることを特徴とする、請求項３に記載の
回路。
【請求項６】前記電流源手段が、前記第１の回路ノード
に接続されたコレクタ端子、第２のバイアス電圧に接続
されたベース端子、及び、エミッタ端子を備える第３の
トランジスタと、第１の端子が前記第３のトランジスタ
の前記エミッタ端子に接続され、第２の端子が第３の電
圧源に接続された第６の抵抗器から成ることを特徴とす
る、請求項５に記載の回路。
【請求項７】エミッタ端子が第１の回路ノードに接続さ
れ、コレクタ端子が第２の回路ノードに接続され、ベー
ス端子が回路入力端子をなす少なくとも１つの入力バイ
ポーラ・トランジスタと、ベース端子が前記第２の回路
ノードに接続され、コレクタ端子が第１の電圧源に接続
され、エミッタ端子が出力端子に接続された第１のトラ
ンジスタと、第１のバイポーラ・トランジスタが、前記
第１の電圧源に接続されたエミッタ端子、前記出力端子
に接続されたコレクタ端子、及び、ベースを有し、第２
のバイポーラ・トランジスタが、第２の電圧源に接続さ
れたエミッタ端子、前記出力端子に接続されたコレクタ
端子、及び、ベースを有している、１対の相補形バイポ
ーラ・トランジスタと、前記第１の回路ノードに接続さ
れて、前記入力端子に加えられた入力信号のレプリカか
ら得られた交流パルスを前記対をなす相補形バイポーラ
・トランジスタのベースに同時に加えることによって、
瞬間的に、前記相補形バイポーラ・トランジスタの一方
を導通させ、もう一方を不導通にして、大過渡電流が前
記導通したバイポーラ・トランジスタに流入するように
するパルス結合手段から構成される、交流結合相補形プ
ル・アップ及びプル・ダウン回路。
【請求項８】前記パルス結合手段が、第１のプレートが
前記第１の回路ノードに接続され、第２のプレートが前
記第１の相補形バイポーラ・トランジスタの前記ベース
に接続された第１のコンデンサと、第１のプレートが前
記第１の回路ノードに接続され、第２のプレートが前記
第２の相補形バイポーラ・トランジスタの前記ベースに
接続された第２のコンデンサから成ることを特徴とする
、請求項７に記載の回路。
【請求項９】第１の端子が前記第１の電圧源に接続され
、第２の端子が前記第１の相補形バイポーラ・トランジ
スタの前記ベースに接続された第１の抵抗器と、前記第
１の相補形バイポーラ・トランジスタの前記ベースに接
続された陽極、及び、陰極を備えたダイオードと、第１
の端子が前記ダイオードの前記陰極に接続され、第２の
端子が前記第２の相補形バイポーラ・トランジスタの前
記ベースに接続された第２の抵抗器と、第１の端子が前
記第２の相補形バイポーラ・トランジスタの前記ベース
に接続され、第２の端子が前記第２の電圧源に接続され
た第３の抵抗器から成る、バイアス回路がさらに含まれ
ていることを特徴とする、請求項８に記載の回路。
【請求項１０】第１の端子が前記第１の電圧源に接続さ
れ、第２の端子が前記第２の回路ノードに接続された第
４の抵抗器と、第１の端子が前記第１の回路ノードに接
続され、第２の端子が第３の電圧源に接続された第５の
抵抗器が、さらに含まれることを特徴とする、請求項９
に記載の回路。
【請求項１１】第１の端子が前記第１の電圧源に接続さ
れ、第２の端子が前記第２の回路ノードに接続された第
４の抵抗器と、前記第１の電圧源に接続された第１の端
子及び第２の端子を備えた第５の抵抗器と、コレクタ端
子が前記第５の抵抗器の前記第２の端子に接続され、ベ
ース端子が第１のバイアス電圧に接続され、エミッタ端
子が前記第１の回路ノードに接続された第２のトランジ
スタと、前記第１の回路ノードに接続された電流源手段
が、さらに含まれることを特徴とする、請求項９に記載
の回路。
【請求項１２】前記電流源手段が、前記第１の回路ノー
ドに接続されたコレクタ端子、第２のバイアス電圧に接
続されたベース端子、及び、エミッタ端子を備えた第３
のトランジスタと、第１の端子が前記第３のトランジス
タの前記エミッタ端子に接続され、第２の端子が第３の
電圧源に接続されている第６の抵抗器から成ることを特
徴とする、請求項１１に記載の回路。