JPH03147422A

JPH03147422A - Ｅｃｌ回路

Info

Publication number: JPH03147422A
Application number: JP2263247A
Authority: JP
Inventors: Pierre Mollier; ピエール・モリエ; Jean-Paul Nuez; ジヤン―ポール・ニユツツ; Pascal Tannhof; パスカル・タノフ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-10-26
Filing date: 1990-10-02
Publication date: 1991-06-24
Anticipated expiration: 2010-04-26
Also published as: US5089725A; EP0424589B1; EP0424589A1; DE68924426T2; JPH0738581B2; DE68924426D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、一般に、ＥＣＬタイプの高速バイポーラ論理
回路に関し、より具体的には、基準電圧をなくしたシン
グル・エンド電流スイッチ論理回路ファミリに関する。

この新しい回路の特徴は、プッシュ・プル出力バッファ
を駆動する相補的出力信号を供給する自己基準前置増幅
器にある。この新しい回路は、高いスイッチング速度で
、優れた出力駆動能力、均衡の取れた遅延、及びきわめ
て低い電力消費量を示す。

Ｂ、従来の技術ＥＣＬ論理論理回路フリミリ徴は、非飽和トランジスタ
を系統的に使用して、高速スイッチングを実現すること
にある。性能の点から、ＥｃＬ論理回路は、ハイ・エン
ド・コンピユータで使用スるのに理想的な候補である。

というのは、ＥＣＬ論理回路は、他の論理回路に比べて
、潜在的により優れた電力・遅延積をもつからである。

ＥＣＬ論理論理回路フリミリちでは、シングル・エンド
電流スイッチ回路ファミリが広く使用されている。

これは、正確な基準電圧、及び真の論理入力信号のみの
使用に基づくものである。これに反して、差動電流スイ
ッチ回路ファミリでは、基準電圧は必要ないが、真論理
入力信号と補論理入力信号の両方が、入力側で使用され
る。どちらの場合も、出力バッファ段は、普通、エミッ
タ・フォロワ・トランジスタ構造で構成される。

第１図は、電流スイッチ・エミッタ・フォロワ（Ｃ８Ｅ
Ｆ）回路技術における標準のシングル・エンド３人力Ｎ
ＯＲゲート回路の実施態様を示す。

この回路１０は、本質的に、差動増幅器１１と出力バッ
ファ段１２で構成される。基本的に、差動増幅器１１は
、第１出力ノードＭと供給ノードＰの間に結合された２
つの枝路から構成される木を形成する。出力ノードＭは
、第１供給電圧ＶＥＥ１に結合された第１電流源１１か
ら給電される。

供給ノードＰは、第２供給電圧ＶＣに結合される。

第１枝路は、基準ＮＰＮ）ランジスタＴＯ１及び直列に
接続された抵抗ＲＯを含み、トランジスタＴＯのベース
は基準電圧’ＶＲｅｆｌに接続されている。もう１つの
枝路は、並列に接続された入力ＮＰＮ）ランジスタＴ１
、Ｔ２、Ｔ３、及び第２出力ノードＮと直列に接続され
た抵抗Ｒ１を含む。

ノードＮは、１つに結合された入力トランジスタＴ１、
Ｔ２、Ｔ３のコレクタと同じ電位にある。

他方、トランジスタＴＯ１Ｔ１、Ｔ２、Ｔ３のエミッタ
は、１つに結合されて前記第１出力ノードＭを形成し、
ノードＭは、前記第１電流源■１に接続されている。増
幅器１１は、さらに、回路入力として使用される回路入
力端子１３．１３゜１３″を含む。これらの端子には、
それぞれ論理入力信号Ｅｌ、Ｅ２、Ｅ３が加えられる。

並列人力ＮＰＮ）ランジスタＴ１、Ｔ２、Ｔ３は、増幅
器１１によって実行される論理機能を決定する論理ブロ
ックＬＢを形成する。

出力バッフ１段１２は、エミッタ・フォロワ構成で接続
され、第２電流源工２によって負荷される能動ＮＰＮ）
ランジスタＴＵＰを含む。電流源Ｉ２は、第３の供給電
圧ＶＥＥ２に結合され、回路出力ノード０ＵＴ１が、ト
ランジスタＴＵＰと電流源Ｉ２の間に結合されている。

回路出力ノード０ＵＴ１は、回路出力端子１４に接続さ
れ、回踏出力信号ＶＯＵＴ　１をこの端子から取り出す
ことができる。トランジスタＴＵＰのコレクタは、第４
の供給電圧ＶＣＩに接続されている。前記エミッタ・フ
ォロワ出力バッファ段の入力は、第２出力ノードＮに接
続された能動ＮＰＮ　）ランジスタＴＵＰのベースであ
る。

回路１０は、第１電流源■１は、抵抗ＲＡと直列なトラ
ンジスタＴＡによって形成されている。

この抵抗の一端は、前記第１供給電圧ＶＥＥＩに接続さ
れている。トランジスタＴＡのベースは、第２の基準電
圧ＶＲｅｆ２に接続されている。同様に、第２電流源Ｉ
２は、抵抗ＲＢと直列なトランジスタＴＢによって形成
されている。この抵抗ＲＢの一端は、前記第３供給電圧
ＶＥＲ２に接続されている。トランジスタＴＢのベース
は、第３の基Ｑ電圧ＶＲｅｆ３に接続されている。ある
種の応用例では、これらのトランジスタ／抵抗の組合せ
の代りに、第１図に示したように、それぞれ、単一の抵
抗Ｒ及びＲｏを使用する。応用例によっては、基準電圧
ＶＲｅｆ２及びＶＲｅｆ３は、同じ値をもつことができ
、したがって同じ基準電圧発生器から供給することがで
きる。また、第２及び第４の供給電圧は、同じ値ＶＣを
もつこともできる。最適な動作を得るには、２つの電源
が好ましい。これらの供給電圧ｖＣ１ｖＥＥ１またはＶ
ＥＥ２の１つは、接地電位ＧＮＤである。しかし、場合
によっては、電源の数を１つ（ＶＣ，ＧＮＤ）に限定す
ることができる。

話を簡単にするために、論理ブロックＬＢは、入力トラ
ンジスタＴ１のみからなると仮定する。

論理入力信号Ｅ１が、差動増幅器１１のトランジスタＴ
１のベースに加えられたとき、入力信号Ｅ１の電圧が、
トランジスタＴＯのベースに加えられた固定基準電圧Ｖ
Ｒｅｆｌと比較され、電圧Ｅ１がＶＲｅｆｌより高いか
低いかに応じて、トランジスタＴｏまたはＴ１のどちら
か一方（両方ではない）が電流モードでオンになる。３
つの入力トランジスタを含む３人力ＮＯＲ回路１０の動
作は、そこから容易に誘導することができる。差動増幅
器１１は、第２出力ノードＮに、トランジスタＴＵＰの
ベースを駆動する位相外れ出力信号否を発生する。エミ
ッタ・フォロワ出力バッファ段１２は、この信号を反転
せずに動作するので、回路１０の回路出力端子１４で得
られる回路出力信号ＶＯＵＴ　１は、信号否と同じ極性
をもつ。回路出力信号ＶＯＵＴＩは、回路１０によって
実行される論理機能Ｆを表す。論理信号で表すと、ｖＯ
ＵＴ１＝丁＝　　＋　　＋　　となる。ノードＱにある
トランジスタＴｏのコレクタで得られる同相出力信号Ｓ
は、ノードＭの電位と同じ極性をもつことに留意された
い。第１図の回路は、標準の方法でＮＰＮ　）ランジス
タで実施されているが、位相外れ出力論理信号丁を供給
する差動増幅器構造と、前記信号丁によって駆動される
エミッタ・フォロワ出力バッフＴ段とを組み合わせた、
他の様々な形式で設計することもできる。

また、出力バッファ１２は、能動プルアップ・デバイス
、すなわちエミッタ・フォロワ構成で実装されたトラン
ジスタＴＵＰと、受動プルダウン・デバイスとで構成さ
れることに留意されたい。この受動プルダウン・デバイ
スは、上述のように、第２電流源を形成するように、直
列に接続されたトランジスタＴＢと抵抗ＲＢの組合せ、
または１つの抵抗Ｒ°のいずれかで構成される。どちら
の場合も、プルダウン・デバイスは、受動負荷として作
用する。他方、トランジスタＴＵＰは、回路出力端子１
４のコンデンサＣ１で表される重要な線路キャパシタン
ス（配線キャパシタンス及びファンアウト・キャパシタ
ンスを含む）を負荷される。

負荷キャパシタンスＣ１は、基準電位に接続される。こ
の基準電位は、この例では、接地電位ＧＮＤである。回
路１０をシュミレートするために使用されるキャパシタ
ンスＣ１の値は、通ｄ、ｏ、　ｔ−４ｐＦの範囲で選択
される。

最後に、トランジスタ・サイズ及び抵抗値を調整するこ
とが、動作電圧レベル及びスイングを固定するために重
要である。具体的には、抵抗ＲＯ１Ｒ１、ＲＡ　（Ｒ）
　、ＲＢ　（Ｒ”）の値は、その点で決定的なパラメー
タである。

Ｃ３ＥＦ論理回路技術は、きわめて速いスイッチング時
間をもたらすので、高速度の応用例で広く使用されてい
る。この技術は、ＮＰＮトランジスタのベース・エミッ
タ電圧（ＶＢＥ）の変動とほぼ無関係であるという大き
な利点をもつ。というのは、伝達特性の臨界レベルは、
外部から印加される基準電圧に等しいからである。この
変動は、主として、温度感受性及びプロセス・トレラン
スによるものである。第１図の回路１０では、これは、
基準トランジスタＴＯのノードＭへの接続から生じ、し
たがって入力トランジスタのベース−エミッタ電圧ＶＢ
Ｅの変動が良く補償される。この利点は、きわめて重要
である。というのは、回路が小さい振幅の信号スイング
で動作でき、優れた雑音耐性を維持すると同時に、速い
スイッチング時間にとって好都合だからである。これら
のスイングによる電流スパイクも減少し、給配電系統が
簡単になる。

残念ながら、第１図の従来のＣ３ＥＦ論理回路１０は、
いくつかの欠点ももっている。第１に、無視できない電
力損がある。なぜなら、エミッタ・フォロワ出力バッフ
１１２は、本質的に、受動プルダウン・デバイス（前述
のように、通常は抵抗Ｒ’）によって負荷される能動プ
ルアップ・デバイス、たとえばトランジスタＴＵＰで構
成されるからである。抵抗Ｒ°は、交流状態で負荷キャ
パシタンスＣ１が回路出力信号の立下り時に高速放電で
きるように、小さい値をもたなければならない。同様な
理由から、トランジスタＴＵＰは、負荷キャパシタンス
Ｃ１の立上り時の高速充電を可能にするような大きなデ
バイスである。休止状態では、トランジスタＴＵＰがオ
ンになるとただちに、Ｒ”の値が低いために、ｖＣｌと
ＶＥＥ２７１間に大きな直流シンク電流が生ずる。回路
１０によって消費または散逸される電力の大部分は、負
荷キャパシタンスＣ１をＶＢＥ２まで放電させるのに必
要なこの直流シンク電流から生じる。この直流シンク電
流は、それがエミッタ・フォロワ出力バッファ１２によ
って供給された電流から差し引かれ、したがって、負荷
キャパシタンスｃ１を充電する電流を減らすので、立上
りを遅らせる。

その結果、Ｃ３ＥＦ論理回路１０は、比較的制限された
出力駆動能力をもつ。さらに、立下りは、一般に、立上
りより２−３倍遅く、シたがって、不均衡な応答、すな
わち回路１０の非対称な交流動作を生ずる。最後に、基
準電圧の発生及び分配設計が必要である。その複雑さは
、実装される電圧発生器の個数によって決まる。これら
の発生器は、良好に調節する必要があり、半導体チップ
内で専用の分配線を必要とする。さらに、これらの発生
器は、余分な電力消費の原因となり、シリコン面積を無
駄にして集積密度を下げる。

回路出力側でエミッタ・フォロワ出力バッファを使用す
ると、ＶＬＳＩ回路に関する１９８９年シンポジウムの
技術論文要旨集″ＳＰＬ　（ＳｕｐｅｒＰｕｓｈ−ｐｕ
ｌｌ　　Ｌｏｇｉｃ）、　　ａ　　ｂｉｐｏｌａｒ　　
ｎｏｖｅｌ　　ｌｏｗ−ｐｏｗｅｒｈｉｇｈ−ｓｐｅｅ
ｄ　ｌｏｇｉｃ　ｃｉｒｃｕｉｔ”　と題する論文の第
１Ｃ図に示されているような、従来のＣ３ＥＦ論理回路
の重大な欠点のいくつかをなくすることができる。代表
的なＳＰＬ論理回路は、本明細書の第２図に２０として
示されている。回路２０は、単一電源タイプ（ＶＥＥ、
ＧＮＤ）のものであり、プッシュ・プル出力バッファ段
２２と結合された前置増幅器２１を使用することを特徴
とする。しかし、回路２０にプッシュ・プル出力段を設
けることの潜在能力は、後で説明するように、十分には
引き出されていない。前置増幅器２１のノードＭは、供
給電圧ＶＥＥに接続された抵抗Ｒだけからなる電流源Ｉ
から給電される。出カバ、ファ段は、能動プルアップ・
トランジスタＴＵＰ及び能動プルダウン・トランジスタ
ＴＤＮで構成される。

直流では、トランジスタＴＤＮのベース・ノートＢのバ
イアスは、ＶＢＥとＧＮＤの間に直列に接続された基準
トランジスタＴＯ及び抵抗ＲＥによって決定される。基
準トランジスタＴＯのベースは、ＶＲｅｆｌを供給する
基準電圧発生器に接続される。交流では、ノードＭは、
コンデンサでを介してトランジスタＴＤＮのベースに接
続される。プッシュ・プル出力バッファの使用によって
、上述の、大きな電力消費と非対称（不均衡）交流動作
の原因であった直流シンク電流がなくなる。残念ながら
、回路２０には、まだいくつかの重大な欠点が残ってい
る。まず第１に、基準トランジスタＴＯは、直流では、
ノードＭに接続されないので、ノードＭにあるトランジ
スタＴ１、Ｔ２、Ｔ３は、ＶＢＥの変動を補償されず、
その結果、回路雑音耐性が大きく低下する。第２図のＳ
ＰＬ回路は、ＥＣＬ回路回路フリミリなく、非しきい値
論理回路ファミリに属すると見なすことができる。さら
に、ノード０ＵＴ２が低レベルにあるとき、トランジス
タＴＤＮの最終状態は、オフである（キャパシタＣ“が
充電される）。その結果、トランジスタＴＤＮがオフに
なったとき、キャパシタＣ１は完全には放電されないの
で、回路２０の出力駆動能力が制限される。プルダウン
・トランジスタＴＤＮは、この過渡現象中に短時間だけ
導通する。トランジスタＴＤＮを十分な時間オン状態に
維持するには、大きなコンデンサＣ′を設けることが必
要である。これは、大きな空間を要するという欠点があ
る。コンデンサＣ′が存在するために、出力バッファ段
２２は明らかに、直流では、真のプッシュ・プルとして
完全には動作せず、「疑似」プッシュ・プルと考えるこ
とができる。最後に、Ｃ３ＥＦタイプの回路の場合と同
様に、基準電圧の発生及び分配設計を実施することがな
お必要であり、そのため、デツプ密度及び電力消費量に
悪影響を及ぼす。

電力散逸は、高速度の応用例における最も重要な制限因
子なので、電力消費量の少ない高速論理回路は、高度な
超高速集積回路（ＵＨ８Ｉ　Ｃ）の開発にとって不可欠
である。また、動作が対称な回路、たとえばデータ経路
における平滑な動作のために立上りと立下りの均衡が取
れた回路を実現することも、きわめて望ましい。また、
高度な出力駆動能力をもつ回路を実現することもきわめ
て望ましい。さらに、ＶＢＥの変動が補償され、適切な
雑音耐性をもつＥＣＬ回路が強く求められている。最後
に、内部で発生する基準電圧をもつ論理回路は、上述の
ように、外部基準電圧発生器の使用に伴う不便さを解消
する上で大いに役立つ。

したがって、ＳＰＬ回路回路フリミリＣ３ＥＦ回路ファ
ミリの両方の一般に認められたすべての利点をもち、そ
れらの回路ファミリに固有の欠点をもたないＥＣＬタイ
プの新しい高密度超高速論理回路ファミリが現実に求め
られている。

Ｃ０発明が解決しようとする課題したがって、本発明の主目的は、一般にバイポーラＥＣ
Ｌ技術で、大容量負荷状態でも電力散逸の少ない超高速
論理回路ファミ’）を提供することである。

本発明の別の目的は、一般に、バイポーラＥＣＬ技術で
、回路出力信号の立上りと立下りの均衡が取れた超高速
論理回路ファミリを提供することである。

本発明の別の目的は、一般にバイポーラＥＣＬ技術で、
ＶＢＥの変動が補償され、優れた雑音耐性を示す超高速
論理回路ファミ’Ｊを提供することである。

本発明の別の目的は、一般にバイポーラＥＣＬ技術で、
高い出力駆動能力をもつ超高速論理回路ファミリを提供
することである。

本発明の別の目的は、一般にバイポーラＥＣＬ技術で、
少ない数の電源で動作する超高速論理回路ファミリを提
供することである。

本発明の別の目的は、一般にバイポーラＥＣＬ技術で、
基準電圧発生器の必要のないまたは少なくともずっと小
さい超高速論理回路ファミリを提供することである。

９０課題を解決するための手段これらの目的は、本発明によって達成される。

本発明の基本原理によれば、一般にバイポーラＥＣＬ技
術による、以下のものを含むタイプの新しい回路ファミ
リが開示される。

ａ）本質的に、第１出力ノードと第２出力ノードの間に
結合された論理入力信号によって駆動される論理ブロッ
クから構成される装置増幅器。前記第１出力ノードは、
第１供給電圧に結合された第１電流源に接続され、前記
第２出力メードは、第２供給電圧に結合された負荷デバ
イス、たとえば抵抗に接続され、前記前置増幅器は、前
記第１及び第２出力ノードで得られる２つの実質的に同
時でかつ相補的な第１及び第２出力論理信号を供給する
。

ｂ）第２供給電圧と第３供給電圧の間に直列に接続され
、回路出力ノードがそれらの間に結合された、２つの能
動プルアップ・トランジスタとプルダウン・トランジス
タで構成されるプッシュ・プル出力バッファ段。前記プ
ルダウン・トランジスタのベースとプルアップ・トラン
ジスタのベースは、それぞれ前記第１出力信号及び前記
第２出力信号によって駆動される。

この新しい回路ファミＩＪは、前記前置増幅器が、さら
に、前記供給電圧の１つに接続されたバイアス／結合手
段を含むことを特徴とする。このバイアス／結合手段は
、１）直流では、入力信号のレベルに応じて、前記第１
出力ノードとプルダウン・トランジスタのベース・ノー
ドの両方を適切にバイアスし、前記第１出力ノードが高
レベルにあるときは、高レベルにあるペニス・ノードの
電位がプルダウン・トランジスタをオン状態に維持し、
前記第１出力ノードが低レベルにあるときは、ベース・
ノードの電位が低レベル、すなわちプルダウン・トラン
ジスタをわずかにオフ状態またはわずかにオン状態（辛
うじて導通）に維持するのにぎりぎりの値であり、２）
交流では、低インピーダンス経路によって、前記第１出
力ノードと前記ベース・ノードを結合して、高速信号伝
送を実現する。

前記バイアス／結合手段は、単に、前記第２供給電圧と
前記第１出力ノードの間に接続された電圧分割器から構
成される。好ましい実施例では、前記電圧分割器は、抵
抗とトランジスタを直列に接続し、それらの間に前記ベ
ース・ノードを結合して形成する。前記両ノードをバイ
アスするのに通常必要な基準電圧は、この場合は既存の
供給電圧から内部的に発生されるので、外部電圧発生器
に基づ〈従来の基準電圧分配設計は不要になり、いわゆ
る自己基準前置増幅器が得られる。要約すると、本発明
のバイアス／結合手段によれば、相補的出力信号を真の
プッシュ・プル出力バッファ段に供給する自己基準前置
増幅器に対する最適の直流及び交流接続が提供される。

Ｅ、実施例本発明による基本回路が、第３図に示されている。図で
は、典型的な３人力ＮＯＲゲート回路３０が図示されて
いる。第１図及び第２図の回路の要素と同じまたは対応
する要素は、同じまたは対応する参照番号で示す。基本
的に、回路３０は、プッシユ・プル出力バッファ段３２
を駆動する、相補的な第１及び第２の出力論理信号Ｓ及
び■を供給する前置増幅器３１を含む。前置増幅器３１
は、本質的には、並列接続されたＮＰＮ入カトランジス
タＴ１、Ｔ２、Ｔ３により、所望の論理機能、たとえば
３人力ＮＯＲを実行する論理ブロックＬＢから構成され
る。論理ＮＯＨの結果、すなわち位相外れ出力信号ダは
、入力トランジスタＴ１、Ｔ２、Ｔ３の共通コレクタの
電位であり、出力ノードＮで全振幅で得られる。論理Ｏ
Ｒの結果、すなわち同相出力信号Ｓは、入力トランジス
タＴ１、Ｔ２、Ｔ３の共通エミッタの電位であり、出力
ノードＭで縮小振幅で得られる。前記の共通エミッタ及
びコレクタは、それぞれ、第２図ときわめて類似した実
施態様で、電流源Ｉと負荷抵抗Ｒ１を介して、第１及び
第２の供給電圧ＶＥＥＩ及びＶＣに接続されている。プ
ッシュ・プル出力バッフ１段３２は、２つの能動デバイ
ス、すなわちエミッタ・フォロワ構成に接続されたトラ
ンジスタＴＵＰと、インバータとして接続されたトラン
ジスタＴＤＮから構成される。両方のトランジスタは、
第２供給電圧ＶＣと第３供給電圧ＶＥＥ２の間に直列に
接続され、回路出力ノード０ＵＴ３がそれらの間に結合
されている。第３図の実施例では、供給電圧ＶＣ＝　１
．９Ｖ、ＶＥＥ　１＝−０，５Ｖであり、供給電圧ＶＥ
Ｒ２は接地電位である。

トランジスタＴＵＰは、高速の立上りに必要なプルアッ
プ電流を供給し、トランジスタＴＤＮは、高速の立下り
に必要なプルダウン電流を供給する。

トランジスタＴＵＰのベースは、この場合も論理出力信
号３によって直接駆動されるが、本発明によれば、トラ
ンジスタＴＤＮのベースは、前置増幅器３１に含まれる
バイアス／結合ブロックＢＢを介し、信号Ｓによって駆
動される。第３図の好ましい実施例では、前記バイアス
／結合ブロックＢＢは、能動デバイスＴＣまたとえば直
列に接続されたダイオード接続トランジスタと抵抗ＲＣ
を含み、それらの共通ノードが、プルダウン・トランジ
スタＴＤＮのベース・ノードＢに接続され、トランジス
タＴＣのエミッタは、ノードＭに接続され、前記抵抗Ｒ
Ｃの他端は、既存の供給電圧、たとえばノードＰの前記
第２供給電圧ＶＣに接続されている。大まかに言うと、
ブロックＢＢは、２つの主要な機能をもつ。第１に、直
流では、ブロックＢＢは、ノードＭ及びＢの電位を、入
力信号、言い換えれば回路入力に印加される論理データ
のレベルに応じて、適切な値に維持する。具体的には、
ノードＭは、前置増幅器３１の適切な電圧しきい値及び
雑音耐性を定義するようにバイアスされる。第２に、交
流では、ブロックＢＢは、ノードＭからノードＢへの高
速信号伝送を保証する。ダイオード接続トランジスタＴ
Ｃのベース−エミッタ・キャパシタンスＣＢＥは、トラ
ンジスタＴＤＮの導通をスピードアップするのに有用で
ある。別法として、装置ＴＣの代りに、逆に接続された
トランジスタ、たとえばコレクタとエミッタがそれぞれ
ノードＭとＢに接続され、ベース−エミッタ接合が短絡
されたトランジスタを使用してもよい。他の装置として
は、小さな電圧降下が好ましいときはショットキー・バ
リヤ・ダイオード、及び標準のＰＮダイオードが含まれ
る。いま説明した基本回路は、大幅に改良することがで
きる。場合によっては、結合コンデンサＣをノードＭと
Ｂの間に接続して、信号Ｓの交流成分の伝送を増加し、
キャパシタンスＣＢＥが過渡時に十分でない場合にはト
ランジスタＴＤＮのターン・オン及びターン・オフ時間
を速くすることができる。

２Ｏ−５０ｆＦと低いコンデンサＣの公称値が効率がよ
いことがシミュレーションで証明された。

コンデンサＣ“が適正動作のために回路２０内で不可欠
であったのと違って、回路３０内のコンデンサＣは、任
意選択であり、トランジスタＴＤＮのベースに印加され
る信号をブーストするためだけのものであることに留意
されたい。抵抗ＲＤＮは、トランジスタＴＵＰをわずか
に導通状態に維持することによって、高レベルの回路出
力信号をよりよく定義するために、メート０ＵＴ３と大
地の間に接続することが好ましい。最後に、高速の応用
例では飽和防止回路設計を使用することが推奨される。

第３図に示したように、飽和防止ブロックＡＢは、当業
者には周知のように、単にトランジスタＴＤＮのベース
とコレクタの間に接続された、ショットキー・バリヤ・
ダイオードＳＢＤから構成できる。ダイオードＳＢＤは
、トランジスタＴＤＮが飽和しないように、低レベルの
回路出力ノード０ＵＴ３を定義するクランプ装置として
作用する。

次に、第３図の回路３０の構造と動作を詳細に考察する
。装置Ｒ，ＴＣ，ＲＣは、第１供給電圧ｖＥＥ１と第２
供給電圧ＶＣの間の直流電圧分割器を形成する。この電
圧分割器は、適切な直流レベルを確立するために直流バ
イアス電流をノードＭとＢに供給するものである。直流
では、少な（とも１つの入力信号（たとえばＥｌ）が高
レベルのとき、対応する入力トランジスタ（たとえばＴ
１）がオンになり、電流ＩＯがこのトランジスタを通過
するが、他の枝路、すなわち電圧分割器には流れない。

その結果、ノードＭが高レベルになり、デバイスＴＣは
オフになって、ノードＭとＢを分離する。ノードＢは、
高レベル、たとえば約９００ｍＶに上がって、トランジ
スタＴＤＮをオン状態に強く維持する。このときコンデ
ンサＣ１は、トランジスタＴＤＮを介してＧＮＤまで完
全に放電し、回路出力信号ＶＯＵＴ３は低レベルになる
。すべての入力信号が低レベルのとき、すべての入力ト
ランジスタはオフになり、電流ＩＯが電圧分割器に流れ
込む。ノードＢの電圧は、抵抗ＲＣでの大きな電圧降下
によって、供給電圧ＶＣからシフト・ダウンされる。ノ
ードＢの電位は、より低く、たとえば７００ｍＶであり
、トランジスタＴＤＮをわずかにオフの状態に維持する
。これラノ値の決定は、ｖＣｌｖＥＥｌ、ｖＥＥ２の値
に依存する。抵抗ＲＣの値は、入力信号が低レベルのと
きに電流ＩＯを制御することによって、この電圧降下を
、トランジスタＴＤＮを駆動するのに必要な適正なレベ
ルに、したがってノードＭの電位に調整するように選択
する。前記電圧分割器はまた、論理ブロックＬＢの入力
トランジスタＴ１、Ｔ２、Ｔ３を、入力信号が低レベル
のときはオフ状態に、入力信号が高レベルの場合はオン
状態に置くように同調される。ノードＭの低電圧レベル
は、ｖＥＥｌに対して常に正である。というのは、この
電圧レベルは、入力信号が低レベルのときは前記電圧分
割器によって定義され、少なくとも１つの入力信号が高
レベルのときはより高い値に上がるからである。したが
って、回路３０は、回路２０とは全く異なり、真のプッ
シュ・プルである。なぜなら、トランジスタＴＤＮは、
直流では、回路出力ノード０ＵＴ３が低レベルのときに
バイアスされ、またコンデンサＣ１の完全な放電が可能
であり、高い出力駆動能力をもつからである。

回路３０の交流動作は、次の通りである。入力トランジ
スタＴ１のベースに印加される入力信号−Ｅｌが立ち上
がると、ノードＭに小さな電圧遷移が発生し、それがト
ランジスタＴＤＮのベースに伝えられる。ダイオード接
続トランジスタＴＣのベース−エミッタ・キャパシタン
スＣＢＥが、望ましいブーストをもたらす。このキャパ
シタンスＣＢＥは、高い過渡電流をトランジスタＴ１を
介して吸い込み、トランジスタＴ１はノードＮ上での立
下りをスピードアップする。その結果、トランジスタＴ
ＵＰはオフになり、トランジスタＴＤＮは出力ノード０
ＵＴ３のコンデンサＣ１を放電させる。入力信号Ｅ１の
立下りの際、ダイオード接続トランジスタＴＣがオンに
なるとただちに、その立下りが、ノードＭからトランジ
スタＴＤＮのベースに伝えられ、トランジスタＴＤＮは
完全にオフになる（交差電流は全く認められない）。

トランジスタＴＤＮがオフの間、ノードＭの電位が低下
して、ノードＮで、の超高速電位変化を生じこの電位変
化は、ただちにトランジスタＴＵＰを介して回路出力ノ
ード０ＵＴ３に伝えられる。

要約すると、デバイスＲ，ＲＣ，ＴＣで構成すれるブロ
ックＢＢは、以下のような様々の目的に役立つ。

・直流では、すべての入力信号が低レベルにあるとき、
すべての入力トランジスタがオフになり、電流が電圧分
割器内を流れ、ダイオード接続トランジスタＴＣがオン
になる。電圧分割器は、トランジスタＴＤＮがわずかに
オフになるようにバイアスをかけ、１つのＶＢＥによる
ノードＭの電圧レベルがノードＢの電圧に対してシフト
・ダウンされて、ノードＭの電位をＶＥＥＩに対して適
切な正のレベルに維持する。ダイオード接続トランジス
タＴＣのベース−エミッタ接合が存在するために、入力
トランジスタ（ＥＣＬで見られるように）に加えて、ト
ランジスタＴＤＮのＶＢＥ変動も補償されることに留意
されたい。一方、少なくとも１つの入力信号が高レベル
にあるときは、対応する入力トランジスタがオンになり
、ダイオード接続トランジスタＴＣはオフになる。デバ
イスＲＣ及びＳＢＤは、トランジスタＴＤＮをオン状態
に維持し、ノードＢをノードＭから分離する。

したがって、トランジスタＴＤＮのベース・ノードＢの
電位は、回路入力に加えられた論理データによって決定
される。

・交流では、ブロックＢＢは、出力信号Ｓによって低イ
ンピーダンス経路を介してトランジスタＴＤＮのベース
を駆動する。さらに、回路３０の動作速度は、ダイオー
ド接続トランジスタＴＣのベース−エミッタ接合のベー
ス−エミッタ・キャパシタンスＣＢＥに蓄えられた電荷
を利用して速度を上げる。

最終的には、ブロックＢＢは、前置増幅器３１に、定義
されたスイッチングしきい値を与える。

このしきい値は、比ＲＣ／Ｒを調整することにより、適
切な雑音耐性及び信号振幅が保証されるように、所望の
値に正確に調整できる。さらに、ブロックＢＢはまた、
既存の電源から内部発生基準電圧を供給するので、外部
基準電圧は必要でなくなる。

第４図及び第５図は、本発明の好ましい２つの実施例の
一部を示す。これらの実施例は、単一電源を特徴とし、
他の複数電源の実施例に比べて優れたいくつかの利点を
もつ。第４図及び第５図の実施例では、第１供給電圧Ｖ
ＥＥＩと第３供給電圧ＶＥＥ２は、接地電位ＧＮＤにあ
る。したがって、回路４０及び５０は、単一電源（ＶＣ
ｌＧＮＤ）でのみ動作する。話を簡単にするため、入力
トランジスタＴ１のみを示した。

第４図の回路では、第３図の回路３０に比べてバイアス
／結合ブロックＢＢに二三の変更がなされている。能動
デバイスＴＣは、第３図と同様に標準トランジスタであ
るが、この場合は、そのベースが、抵抗ＲＣとＲＴから
なる抵抗ブリッジに接続されている。ＲＴの役割は、Ｖ
Ｃが２ｖより大きいときに、単一電源が使用できるよう
にすることである。ダイオード接続トランジスタＴＤは
、ノード０ＵＴ４とトランジスタＴＤＮのコレクタの間
に接続することが好ましい。デバイスＴＤは、ブロック
ＡＢの複雑さを増さずに、回路出力信号ＶＯＵＴ４のス
イングを減少させる。

回路４０の動作は、以下の通りである。直流では、入力
トランジスタＴ１は、高レベル入力信号がそのベースに
印加されるときオンになる。このとき、トランジスタＴ
Ｃはオフである。トランジスタＴＤＮは、ＲＣ及びＲＴ
を介してベース電流を受は取り、ＳＢＤを介して取り出
された過剰なベース電流は、トランジスタＴＤＮのコレ
クタに加えられ、そのコレクタの飽和を防止する。トラ
ンジスタＴ１がオンなので、ノードＮは低レベルであり
、トランジスタＴＵＰ　（図示せず）はオフになる。回
路出力信号ＶＯＵＴ４は、低レベルである。入力信号が
低レベルのとき、入力トランジスタＴ１はオフ、トラン
ジスタＴＣはオン、トランジスタＴＤＮはわずかにオフ
である。ノードＮは高レベルであり、導通しているトラ
ンジスタＴＵＰを介して回路出力ノード０ＵＴ４を高レ
ベルに維持する。バイアス電流は、デバイスＲ，ＲＣ１
ＲＴ１ＴＣからなる電圧分割器を流れ、ノードＭで比較
的高い電位（約４００ｍＶ）を定義する。

この電位は、入力トランジスタＴ１の導通を阻止するた
めのしきい、値電圧として使用される。このしきい値電
圧の調節によって、ターン・オンとターン・オフの遅延
等化、及び回路４０の雑音耐性の調節が可能になる。こ
のしきい値電圧によって、前置増幅器は、Ｖ　（Ｒ）＋
ＶＢＥ　（ＴＣ）　の基準電圧で、従来技術の差動段の
ように振舞うが、この等価な基準電圧は内部で発生され
るという大きな相違がある。このため、トランジスタＴ
Ｃは、疑似基準トランジスタと呼ばれることがある。わ
ずかにオフ状態にあるトランジスタＴＤＮのＶＢＥは、
次式から求めることができる。

ＩＢ（ＴＣ）が無視できると仮定すると、工Ｅ（ＴＣ）
＃ＩＣ（ＴＣ）ＶＢＥ　（ＴＤＮ）＝Ｒ，Ｉ　Ｅ　（ＴＣ）＋ＶＢＥ（
ＴＣ）−ＲＴ、ＩＣ（ＴＣ）最後に＋ＶＢＥ（ＴＣ）（１）次に、電圧スイングｖＳを計算する。入力信号が直流で
高レベルにあるとき、入力トランジスタＴ１はオン、ト
ランジスタＴＣはオフであり、トランジスタＴＤＮは抵
抗ＲＣ及びＲＴを介してベース電流を受は取る。このベ
ース電流の過剰分は、クランプ・ダイオードＳＢＤに導
かれ、続いてトランジスタＴＤＮのコレクタに入って、
その飽和を防止する。入力トランジスタＴ１がオンなの
で、ノードＮは低レベルであり、トランジスタＴＵＰ（
第４図には図示せず）はオフになる。回路出力信号ＶＯ
ＵＴ４の低レベルは、トランジスタＴＤＮのクランプ電
圧＋１ｖＢＥ（ＴＤ）、すなわちＶＢＥ　（ＴＤ）−Ｖ
Ｆ＋ＶＢＥ　（ＴＤＮ）　によ。

て定義される。

他方、回路出力信号ＶＯＵＴ４の高レベルは、ＶＣ−Ｖ
ＢＥ　（ＴＵＰ）で与えられる。したがって、電圧スイ
ングｖＳは、次式で与えられる。

ＶＳ＝ＶＣ−（ＶＢＥ　（ＴＵＰ）＋ＶＢＥ　（ＴＤＮ
））＋ＶＦ−ＶＢＥ　（ＴＤ）　　　　（２）式（１）
及び（２）から、重要な結論を引き出すことができる。

式（１）から、Ｒ＝ＲＴの場合、回路４０は、ちょうど
補償を得ることができることがわかる。

ただし、必要なら、回路４０は、過大なまたは過小な補
償を得ることもできる。Ｒ＝ＲＴの場合、ＶＢＥ　（Ｔ
ＤＮ）＝ＶＢＥ　（ＴＣ）　とｆｘす、トランジスタＴ
ＤＮには完全な補償が与えられる。なぜなら、ｖＢＥ　
（ＴＤＮ）はもうＶＣに依存しないからである。これに
よって、大きな温度、プロセス、電源の変動範囲におい
て、トランジスタＴＤＮは、わずかにオフに保たれる。

その結果、電力散逸トレランスが改善される。

式（２）から、次式が得られる。

ｄ　（ＶＳ）／ｄＴ＝−２ｄＶＢＥ／ｄＴというのは、
（ＶＦとＶＢＥが、温度Ｔに対して同じ指数曲線をもつ
と仮定すると）ｄＶＦ／ｄＴ＝ｄＶＢＥ　（ＴＤ）／ｄ
Ｔであり、供給電圧ＶＣは一定であると仮定できるから
である。

温度Ｔが上昇すると、ＶＢＥは減少し、したがって電圧
スイングＶＳが拡大することがわかっている。その結果
、速度の点で回路４０は自己調節される。というのは、
小さな振幅スイングは低速状態に対応し、大きな振幅ス
イングは高速状態に対応するからである。スイングが可
変であるため、かなり一定した遅延及び電力散逸が得ら
れる。

第３図及び第４図の回路は、ＩＢＭテクニカル・ディス
クロージャ・プルテン、Ｖｏ　１．２４、Ｎｏ、１１Ａ
、１９８２年４月号に所載の２つの論文、Ｄ、Ｃ，ダン
カー（Ｄｕｎｋｅｒ　）他の”　Ｌｏｗｖｏｌｔａｇｅ
　ｃｕｒｒｅｎｔ　ｃｏｎｔｒｏｌｌｅｄ　ｇａｔｅ″
　ｐｐ、５８０９−５８１２．及びＡ、Ｈ，ダンスキー
（Ｄａｎｓｋｙ　）他のＡｃｔｉｖｅ　ｐｕｌｌ−ｄｏ
ｗｎ　ｃｉｒｃｕｉｔ　ｂｙｃｕｒｒｅｎｔ　ｃｏｎｔ
ｒｏｌｌｅｄ　ｇａｔｅ”　１１）　ｐ−５６１３−５
６１８に記載された１組の回路といくつかの類似点をも
つように見えるかも知れないが、解決すべき問題及び当
該回路の動作は全く異なる。上記両輪文で開示された回
路を、以後０００回路（ＣＣＧは電流で制御されたゲー
トの意味）と呼ぶ。

交流では、入力信号の立上りの際、０００回路と本発明
の回路３０．４０は類似の形で動作するが、第３図及び
第４図の回路の方が応答がより速い。すべての回路は、
入力信号の立下りの際は同様の挙動を示すが、０００回
路では、トランジスタＴ３がオフなので、本発明の回路
３０及び４０で認められるコンデンサＣによるスピード
アップの効果はない。

直流では、入力信号が低レベルにある場合、比較してい
る回路の状況が全く異なる。０００回路では、トランジ
スタＴ１とＴ２の共通エミッタ・ノードの電位は約４０
ｍＶであって、全く無視できる。この値は、上述のよう
に、本発明の回路３０及び４０のノードＭでの４００ｍ
Ｖとは比較にならない。本発明の回路は、雑音耐性と速
度の点で優れている。０００回路では、ＶＢＥ　（Ｔ５
）はＶ　（Ｒ３）＋ＶＢＣ（Ｔ３）　に！って定義され
るので、トランジスタＴ５はよ（制御されていないオフ
状態にあり、一方、回路４０では、抵抗ＲＴのおかげで
、式（１）で示されるようになる。

どのような温度または電源の変動があっても、同じ最適
状態が維持される。０００回路では、補償が得られず、
スイングはより大きくなり、したがって、回路の動作速
度はより遅くなる。

０００回路は、単一電源タイプであり、したがって、第
３図の回路３０とは大きく異なることに留意されたい。

回路３０は、上述の所望の高電圧しきい値を保証するた
めに２つの電源を必要とする。

本明細書の第５図の回路は、第４図の回路から直接誘導
されるものであるが、異なる飽和防止構造を特徴とする
。したがって、回路５０は、２．２ボルトより大きい供
給電圧ＶＣにより適切であり、技術的にＳＢＤが利用で
きないときにもより適切である。この場合、電圧分割器
は、２つではなくて３つの直列接続された抵抗ＲＣ１Ｒ
ＴＩ、ＲＴ２を含む。事実、抵抗ＲＴＩとＲＴ２は、抵
抗ＲＴを２°つの部分に分割したものである。疑似基準
トランジスタＴＣのベースは、抵抗ＲＣとＲＴＩの共通
ノードに接続されている。クランプ・ダイオードＳＢＤ
の代りに、クランプ・トランジスタＴＣＬを使用する。

トランジスタＴＣＬのベースは、抵抗ＲＴＩとＲＴ２の
共通ノード（または抵抗ＲＣの分岐点）に接続され、そ
のコレクタはノードＢに接続されている。トランジスタ
ＴＣＬのベースが、抵抗ＲＴの分岐点に接続されている
と理解することもできる。トランジスタＴＣＬのコレク
ターベース電圧は、抵抗ＲＴ２によって調整される。デ
バイスＴＣＬ及びＲＴ２は、協働して、回路出力ノード
０ＵＴ５が低レベルにあるとき、トランジスタＴＤＮが
飽和するのを防止する。抵抗ＲＴＩ及びＲＴ２により、
ノードＭの低レベルは、ＧＮＤに対して正になる。第４
図の回路４０と類似の動作で、デバイスＲＣ−ＲＴ１−
ＲＴ２−ＴＣ−Ｒで構成された電圧分割器によって雑音
耐性が保持される。この電圧分割器によって、（回路出
力信号ＶＯＵＴ５の低レベル及びスイッチングしきい値
の調整により）回路出力信号振幅の微細調節が可能にな
る。

第５図の実施例の結果として、バイアス／結合ブロック
と飽和防止ブロックは、合体されて単一のバイアス／結
合／飽和防止ブロックＢＡＢになる。

回路５０と類似の別の変形（図示せず）を実施すること
もできる。回路５０の抵抗ＲＴＩとＲＴ２を交換する。

トランジスタＴＣＬのコレクタとトランジスタＴＣのベ
ースを、抵抗ＲＴＩとＲＴ２の共通ノードに接続し、ト
ランジスタＴＣのベースを、抵抗ＲＣとＲＴ２の共通ノ
ードに接続する。

第４図及び第５図の回路だけでなく、他の多数の回路を
第３図の基本回路から誘導して、異なる電源及び技術環
境に対処し、または性能及び論理能力を変更することが
できる。それらについては、後で第６図ないし第９図を
参照しながら二重の例について検討する。

第４図及び第５図の回路は、２．２ボルトより大きいた
だ１つの供給電圧ＶＣが使用できる応用例に適している
。この場合、抵抗ＲＴまたはＲＴｌ及びＲＴ２を導入す
ることにより、ノードＭとＢの間の電圧降下を、１ｖＢ
Ｅより低い値に下げることができるが、２つの供給電圧
、たとえばＶＣ＝１．７Ｖ、ＶＥＥ１＝−０，５Ｖを利
用できる応用例では、異なる実施態様が必要である。Ｖ
Ｃが１．７ボルトより低いときは、第６図に示したよう
に、トランジスタＴＣのコレクタとノードＢとの間に抵
抗ＲＣＴを導入することにより、電圧降下をＩＶＢＥよ
り大きい値に増加させることができる。これによって、
ノードＭは、入力信号が低レベルのとき、ＧＮＤより低
い電圧レベルになることができる。第６図の回路６０で
は、トランジスタＴＣＬのコレクタがノードＢに接続さ
れ、そのベースが抵抗ＲＣとＲＴ２の共通ノードに接続
される。装置ＴＣは、第３図と同様にダイオード接続ト
ランジスタである。バイアス／結合／飽和防止ブロック
はＢＡＢ　’で表す。したがって、第６図の回路は二重
電源タイプ（ＶＣｌＶＥＥＩ、ＧＮＤ）のものであり、
２つの電源を要するという不都合はあるが、第４図及び
第５図の回路より高速である。

第７図の実施例は、チップ上で基準電圧発生器を利用で
きる限り、単一電源にも二重電源にも適用できる。別の
基準電圧ＶＲは、共通ベース・モードで接続されたクラ
ンプ・トランジスタＴＣＬのベースに接続される。その
コレクタは、ベース・ノードＢに接続されている。トラ
ンジスタＴＣＬは、回路出力信号ＶＯＵＴ７を低レベル
にクランプして、プルダウン・トランジスタＴＤＮが深
く飽和するのを防止するために使用される。この設計を
使用すれば、回路７０は、ｖＢＥ変動の補償及び雑音耐
性に関する第３図の基本回路の利点を維持しながら、よ
り柔軟に同調することができる。

ただし、この場合、基準電圧発生器の実施に上述の不都
合を伴う。第７図のバイアス／結合／飽和防止ブロック
の実施態様は、ＢＡＢ″で表す。回路動作点は、第３図
の回路３０に関して前述したのと全く同じように調整さ
れる。

通常のＥＣＬ実施態様で提供される対応する論理能力を
維持し、かつ同時にＥＣＬ技術の優れた雑音耐性及び速
度を維持し、さらには改善するために、出力バッファ段
の回路出力ノード上に任意選択の配線ＯＲ機能（ＯＲＤ
ＯＴと呼ばれる）が必要となることがしばしばある。こ
のような実施例を、第８図に示す。この回路は、速度及
び電力対ＶＢＥ変動に対するＥＣＬ回路の小さな感受性
を維持している。この回路は、プルダウン抵抗Ｒ８１（
第１図の抵抗Ｒ゛に対応する）を回路出力ノード０ＵＴ
８に接続して得られる。抵抗Ｒ８１は、上述の抵抗ＲＤ
Ｎと同じ役割をするだけでなく、電流シンクとしても働
くので、低い値をもたなければならない。抵抗Ｒ８１の
他端は、ＧＮＤまたはＶＥＥ２または任意の電流源に接
続される。もうプッシュ・プル効果はなく、トランジス
タＴＤＮは基準ダイオードのように動作する。バイアス
／結合ブロックＢＢ’は、第３図のブロックＢＢにきわ
めて類似している。第３図の場合は、トランジスタＴＵ
Ｐを流れる直流電流のために、プッシュ・プル出力バッ
ファ段を含む回路に比較して、電力散逸がより大きく、
高レベルの回路出力信号ＶＯＵＴ８はわずかにより低い
。したがって、信号振幅またはスイッチングしきい値の
再調整が必要になることがある。

第３図ないし第８図に示したすべての回路は、ブロック
ＬＢ中でＮＯＲ（またはＩＮＶＥＲＴ）機能を実行する
。残念ながら、ＮＡＮＤ論理機能はブロックＬＢでは実
施できないので、しばしばシステム設計者が希望するＡ
ＯＩ機能は実現できない。第９図は、本発明の回路内で
とのＡＯＩ機能を実施する別の回路を示す。第９図に示
した実施例は、第４図及び第５図に示した単一電源タイ
プの回路に関してすでに説明したように、ある実施態様
では、ダイオード接続トランジスタＴＤがプルアップ・
トランジスタＴＵＰ及びプルダウン・トランジスタＴＤ
Ｎと直列に接続されることを利用する。第９図では、ノ
ード０ＵＴ９Ｂの回路出力電圧レベルが、０ＵＴ９Ａの
レベルからＩＶＢＥ下にシフトされる。０ＵＴ９Ａは、
第３図ないし第８図に示したすべての回路のＮＯＲ演算
に使用される汎用ノードである。この下向きの電圧シフ
トによって、ＮＯＲ機能を実行するブロックしＢの少な
くとも１つの入力トランジスタのベースに接続された追
加のＡＮＤ論理ブロックＬＢＩが導入可能に、なる。こ
のＡＮＤブロックＬＢＩは、単純に、プルアップ電流装
置によって負荷された整流要素で構成される。第９図は
、例として、前記第２電源電圧ＶＣに接続された抵抗Ｒ
９１によって負荷されたダイオードＤ９１及びＤ９２を
示す。

これら１組のダイオードは、ＡＮＤ機能を実行するので
、本回路のＮＯＲ機能と組み合せると、多少の遅延及び
電力散逸の増加はあるものの、所望のＡＯＩ機能を得る
ことができる。両タイプの出力０ＵＴ９Ａと０ＵＴ９Ｂ
が独立に使用できるので、柔軟性は最大になる。言い換
えると、回路９０の教示にしたがって実施された第３図
ないし第７図のどの回路も、該当する場合（特に単一電
源で使用する場合）、混成し相互接続することができる
。これらの回路は、デバイスＴＤが存在する限り、完全
に互換性がある。回路９０では、ブロックＬＢＩから供
給されるような、ＡＮＤされた入力信号が、きわめて柔
軟に、かつ遅延、電力及び占有面積上きわめて少ない犠
牲で、本発明の回路により強力な論理機能を提供する。

回路９０は、回路設計者に必要なライブラリのすべての
基本論理機能、たとえばＮＯＲ，ＮＡＮＤｌｌＮＶＥＲ
Ｔなどを含む。ブロックＬＢＩは、ＳＢＤ、高速ＰＮＰ
　）ランジスタ、ダイオード接続ＮＰＮ　）ランジスタ
など異なるデバイスを使用して異なる方法で実施できる
ことに留意されたい。

第３図の自己基準電流スイッチ３人力ＮＯＲゲート・プ
ッシュ・プル回路を、同じ公称装荷条件（ＣＩ＝０．２
４ｐＦ）の下で、ゲート当り約１．５ｍＷの同様な散逸
電力を含めて同じ条件で、第１図の従来のＣ３ＥＦ３人
力ＮＯＲゲート回路と比較した。

シミュレーシタンの結果を以下の表に示す。

基準　　平均　　電力　Ｒｄ　　　遅延×電力回路　　
遅延　　散逸　／Ｆｄ１０　　　　０．１３１（第１図）０（第３図）ｏ、ｏｓ。

１．５１．５７６／１８６５０／４８０．１９００．０７５５０ｆＦのスピードアップ・コンデンサＣを第３図の回
路に追加すると、上表の数値よりさらに１２％の向上が
得られる。

これらの数値は、速度の大きな向上を示すだけでなく、
回路出力信号ＶＯＵＴ３対ＶＯＵＴ１の立ち上がり遅延
（Ｒｄ）と立下り遅延（Ｆｄ）のずっと良好な対称性を
示す。

このことは、第１０図から明らかである。この図は、第
１図の回路と第３図の回路の回路出力信号１００および
１０１の典型的な波形を示す。これらの波形は、第３図
の回路で得られた均衡の取れた遅延を、具体的にはっき
りと示している。

これらのシミュレーシゴンは、具体的に以下のことを実
証している。

・本発明の真のプッシュ・プル出力バッファは、同じ電
力散逸で、Ｃ３ＥＦ回路の従来のエミッタ・フォロワ出
力バッファより速度を２−２．５倍向上させることがで
きる。なぜなら、プルダウン・トランジスタＴＤＮは、
本発明のすべての実施例で強力に駆動されるからである
。この利点は、ホモ接合トランジスタより高い遮断振動
数をもつヘテロ接合トランジスタを使用する場合、イン
バータ構成で接続されたプルダウン・トランジスタＴＤ
Ｎを動作させるのに高い速度が必要なので、より顕著に
なるはずである。

・直接プッシュ・プルを駆動する信号の２つの位相（同
相及び位相外れ）が同様に処理されるので、均衡の取れ
た立上り／立下り遅延が得られる。第３図の回路では、
上端経路と下端経路は、長さが等しい。すなわち、イン
バータ（トランジスタＴＤＮ）は、回路３０の上端部の
エミッタ・フォロワ（トランジスタＴＵＰ）を駆動し、
エミッタ・フォロワ（トランジスタＴＵＰ）は、回路３
０の下端部のインバータ（トランジスタＴＤＮ）を駆動
する。

この回路ファミ’Ｊの概念は、標準の回路及び最新のＳ
ＰＬ回路と比較して、雑音耐性の点で特に魅力的である
。というのは、この回路ファミリが、スイッチングに対
する比較的高いしきい値レベルの原理を保存しており、
基準電圧を内部的に発生できる能力をもっているからで
ある。全体的にみて、この回路ファミリは、将来の進ん
だハイ・エンド・コンピュータに必要な望ましい汎用性
と速度特性をもつ。

【図面の簡単な説明】

第１図は、基準電圧が外部電圧発生器から供給されるエ
ミッタ・フォロワ出力バッファ段を含む、従来技術の標
準的なＣ３ＥＦ３人力ＮＯＲゲート回路の回路図である
。第２図は、基準電圧がやはり外部電圧発生器から供給さ
れる疑似プッシュ・プル出力バッフ１段を含む、従来技
術の改良型５ＰＬ３人力ＮＯＲゲート回路の回路図であ
る。第３図は、本発明の教示による、内部発生基準電圧を使
用した自己基準前置増幅器と、飽和防止回路を備えた真
のプッシュ・プル出力バッファ段とを含む、３人力ＮＯ
Ｒ回路の回路図である。第４図ないし第６図は、異なる電源環境または飽和防止
回路あるいはその両方の実施態様に対応する、第３図の
回路の様々な実施例の回路図である。第７図は、基準電圧発生器が飽和防止回路中に使用され
ている、′第３図の回路の別の実施例の回路図である。第８図は、配線されたＤＯＴ能力をもつ、第３図の回路
のさらに別の実施例の回路図である。第９図は、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ　（ＡＯ■）能
力をもつ、第３図の回路のさらに別の実施例の回路図で
ある。第１０図は、同じキャパシタンス負荷条件で動作させた
ときの、第１図及び第３図の回路で得られる回路出力信
号の典型的な波形を示すグラフである。３０・・・・３人力ＮＯＲゲート回路、３１・・・・前
置増幅器、３２・・・・プッシュ・プル出力バッファ段
。７０Ｆ工Ｇ−６Ｆ工Ｇ　＋　７１ｔ（ｎｓ）Ｆ工Ｇ−１０

Claims

【特許請求の範囲】

（１）（ａ）第１出力ノードと第２出力ノードの間に結
合された論理入力信号によって駆動される、回路の所望
の論理機能を実行するための直列／並列接続入力トラン
ジスタを含む論理ブロックから基本的に構成され、前記
第１出力ノードが第１供給電圧に接続された第１電流源
に接続され、前記第２出力ノードが第２供給電圧に接続
された負荷装置に接続されている、前記第１及び第２出
力ノードで利用可能な実質的に同時的な相補的第１及び
第２出力論理信号を供給する前置増幅器と、（ｂ）第２
供給電圧と第３供給電圧の間に直列に接続された２つの
活動プルアップ・トランジスタ及びプルダウン・トラン
ジスタから構成され、回路出力ノードがそれらの間に結
合され、前記プルダウン・トランジスタのベースとプル
アップ・トランジスタのベースがそれぞれ前記第１及び
第２出力信号によって駆動されるプッシュ・プル出力バ
ッファ段とを含むエミッタ論理結合（ＥＣＬ）回路であって、さらに、１）直流では、入力信号のレベルに応じて前記
プルダウン・トランジスタの前記第１出力ノードと前記
ベース・ノードの両方を適切にバイアスするため、また
２）交流では、高速信号伝送のための低インピーダンス
経路によって前記第１出力ノードとベース・ノードを結
合するための、前記供給電圧の１つに接続された、手段
を含むことを特徴とする、ＥＣＬ回路。
（２）前記プルアップ・トランジスタ及びプルダウン・
トランジスタが、ＮＰＮタイプであり、前記第２出力ノ
ードが、前記プルアップ・トランジスタのベースに直接
接続されているという、請求項１に記載のＥＣＬ回路。
（３）前記バイアス／結合手段が、回路の雑音耐性を改
善するために直流で前記第１出力ノードに比較的高いし
きい電圧を印加する、前記第２供給電圧に接続されたバ
イアス／結合ブロックから構成されているという、請求
項１または２に記載のＥＣＬ回路。
（４）前記バイアス／結合ブロックが、抵抗手段と直列
に接続された能動デバイスから構成されるという、請求
項３に記載のＥＣＬ回路。
（５）前記能動デバイスがダイオードであり、前記抵抗
手段が単一抵抗であって、前記第１出力ノードと前記第
２供給電圧の間に電圧分割器を形成し、前記ダイオード
の陰極が前記第１出力ノードに接続され、陽極と前記抵
抗の一端とによって形成される共通ノードが、前記プル
ダウン・トランジスタのベース・ノードに接続され、前
記抵抗の他端が前記第２供給電圧に接続されているとい
う、請求項４に記載のＥＣＬ回路。
（６）前記能動デバイスがダイオード接続トランジスタ
であり、前記抵抗手段が抵抗であって、前記第１供給電
圧と前記第２供給電圧の間に電圧分割器を形成し、前記
ダイオード接続トランジスタのエミッタが前記第１出力
ノードに接続され、短絡されたコレクタ・ベース接合と
前記抵抗の一端とによって形成される共通ノードが、前
記プルダウン・トランジスタのベース・ノードに接続さ
れ、前記抵抗の他端が前記第２供給電圧に接続されてい
るという、請求項４に記載のＥＣＬ回路。
（７）前記能動デバイスが疑似基準トランジスタであり
、前記抵抗手段が直列に接続された２つの第１及び第２
抵抗から構成され、前記疑似基準トランジスタのベース
、エミッタ、及びコレクタが、それぞれこれらの抵抗の
共通点、前記第１出力ノード、及び前記プルダウン・ト
ランジスタのベース・ノードに接続されているという、
請求項４に記載のＥＣＬ回路。
（８）前記電流源が抵抗で構成され、その値が前記第２
抵抗の値に等しいという、請求項７に記載のＥＣＬ回路
。
（９）さらに、ベース・ノードと、前記プルダウン・ト
ランジスタのコレクタとの間に接続された、深い飽和に
なるのを防止するための飽和防止手段を含む、上記のい
ずれかの請求項に記載のＥＣＬ回路。
（１０）前記飽和防止手段が、プルダウン・トランジス
タのベース・コレクタ接合の両端間に接続されたショッ
トキー・バリヤ・ダイオードで構成されるという、請求
項９に記載のＥＣＬ回路。
（１１）さらに、クランプ・トランジスタで構成された
飽和防止手段を含み、そのエミッタが前記プルダウン・
トランジスタのコレクタに接続され、ベースが２分割さ
れた前記第２抵抗の分岐点に接続され、コレクタが前記
ベース・ノードに接続され、その結果、前記バイアス／
結合ブロック及び飽和防止手段が合体されて単一ブロッ
クになるという、請求項７に記載のＥＣＬ回路。
（１２）さらに、クランプ・トランジスタで構成された
飽和防止手段を含み、そのエミッタが前記プルダウン・
トランジスタのコレクタに接続され、ベースが前記第１
抵抗と第２抵抗の共通ノードに接続され、コレクタがベ
ース・ノードに接続され、疑似基準トランジスタのベー
スとコレクタが短絡されるという、請求項１１に記載の
ＥＣＬ回路。
（１３）第１及び第３供給電圧が接地電位にあり、その
結果単一電源タイプのＥＣＬ回路になるという、上記請
求項７ないし１２のいずれかに記載のＥＣＬ回路。
（１４）追加の抵抗が、疑似基準トランジスタのベース
・ノードとコレクタの間に直列で接続され、その結果、
前記バイアス／結合手段及び飽和防止手段が合体されて
単一ブロックになるという、請求項１２に記載のＥＣＬ
回路。
（１５）さらに、クランプ・トランジスタで構成された
飽和防止手段を含み、そのエミッタが前記プルダウン・
トランジスタのコレクタに接続され、コレクタが前記プ
ルダウン・トランジスタのベース・ノードに接続され、
ベースが基準電圧に接続され、その結果、前記バイアス
／結合ブロック及び飽和防止手段が合体されて単一ブロ
ックになるという、請求項６に記載のＥＣＬ回路。
（１６）レベル・シフタ装置が、プルダウン・トランジ
スタの回路出力ノードとコレクタの間に接続された、請
求項１３に記載のＥＣＬ回路。
（１７）スピードアップ・コンデンサが、前記プルダウ
ン・トランジスタの前記第１出力ノードとベース・ノー
ドとの間に接続された、上記請求項のいずれかに記載の
ＥＣＬ回路。
（１８）抵抗が前記回路出力ノードに接続された、上記
請求項のいずれかに記載のＥＣＬ回路。
（１９）プルダウン・トランジスタのコレクタが、前記
回路出力ノードから切断され、ベース・ノードに接続さ
れて、エミッタＤＯＴ機能を定義するという、請求項６
に記載のＥＣＬ回路。
（２０）抵抗が前記回路出力ノードに接続された、請求
項１９に記載のＥＣＬ回路。
（２１）前記論理ブロックがＮＯＲ機能を実行するとい
う、上記請求項のいずれかのＥＣＬ回路。
（２２）Ｎ重ＡＮＤゲート回路が、少なくとも１つの入
力トランジスタのベースに接続された、上記請求項のい
ずれかに記載のＥＣＬ回路。