JPH0683053B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0683053B2 JPH0683053B2 JP62276604A JP27660487A JPH0683053B2 JP H0683053 B2 JPH0683053 B2 JP H0683053B2 JP 62276604 A JP62276604 A JP 62276604A JP 27660487 A JP27660487 A JP 27660487A JP H0683053 B2 JPH0683053 B2 JP H0683053B2
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- JP
- Japan
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- transistor
- circuit
- collector
- output
- current switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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- H03K19/01812—Interface arrangements with at least one differential stage
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はECL、CMLに代表される電流切換型論理回路の入
力レベルからTTL出力レベルを得るためのレベル変換回
路に関し、特に、３ステートTTL出力レベルを有するレ
ベル変換回路に関する。
力レベルからTTL出力レベルを得るためのレベル変換回
路に関し、特に、３ステートTTL出力レベルを有するレ
ベル変換回路に関する。
［従来の技術］ 従来よりECL、CMLは高速論理回路を形成する場合の代表
的な回路であり、特にECLはSSIなどの標準品により各種
の機能を有するデバイスが商品化されているほか、最近
ではECLにより構成されたLSIや、セミカスタムとしてマ
スタースライス型等も登場している。
的な回路であり、特にECLはSSIなどの標準品により各種
の機能を有するデバイスが商品化されているほか、最近
ではECLにより構成されたLSIや、セミカスタムとしてマ
スタースライス型等も登場している。
通常これらのデバイスはその高速性をいかすために入出
力部分をECLインターフェースを採用している。
力部分をECLインターフェースを採用している。
このECLインターフェースは、構成しようとするシステ
ムがすべてECLの論理レベルで統一され、異なる論理レ
ベルのTTLあるいはCMOS等のデバイスが使用されていな
い場合はきわめて有効であり最も高速なシステムが構成
可能であるが、このような例は大型コンピュータのメイ
ンフレーム周辺等に限られ、一般の論理装置においては
最新のマイコン制御や半導体メモリの導入傾向に伴って
複数のインターフェースレベルが要求されている。
ムがすべてECLの論理レベルで統一され、異なる論理レ
ベルのTTLあるいはCMOS等のデバイスが使用されていな
い場合はきわめて有効であり最も高速なシステムが構成
可能であるが、このような例は大型コンピュータのメイ
ンフレーム周辺等に限られ、一般の論理装置においては
最新のマイコン制御や半導体メモリの導入傾向に伴って
複数のインターフェースレベルが要求されている。
すなわち、装置の高速動作部分はECLで構成するが、そ
のコントロール部分は、標準品のマイコンデバイスで制
御し、メモリ部分としてはやはり標準品でコスト的にも
安価な半導体メモリ製品が採用される傾向にあるが、現
在のところこれらの標準品は現状では最も一般的なTTL
あるいはCMOSレベルの入出力インターフェースにあわせ
て設計されている。従ってECLで設計された部分でもそ
の集積度が増加してくるとインターフェースレベルを完
全に分離した形で論理を切り出すことが困難となり１つ
のECLデバイスにおいてもいくつかの入出力端子はTTLあ
るいはCMOSレベルで入力あるいは出力する必要が生じて
くる。従来これらのインターフェースをとる手段として
はTTLレベルからECLあるいはECLレベルからTTLへのレベ
ル変換用ICが標準品としてあり、これらがもっぱら使用
されていた（「MECL INTEGRATED CIRCUITS DATA BOOK」
第３版、1973年９月、MOTOROLA INC.3−56）。
のコントロール部分は、標準品のマイコンデバイスで制
御し、メモリ部分としてはやはり標準品でコスト的にも
安価な半導体メモリ製品が採用される傾向にあるが、現
在のところこれらの標準品は現状では最も一般的なTTL
あるいはCMOSレベルの入出力インターフェースにあわせ
て設計されている。従ってECLで設計された部分でもそ
の集積度が増加してくるとインターフェースレベルを完
全に分離した形で論理を切り出すことが困難となり１つ
のECLデバイスにおいてもいくつかの入出力端子はTTLあ
るいはCMOSレベルで入力あるいは出力する必要が生じて
くる。従来これらのインターフェースをとる手段として
はTTLレベルからECLあるいはECLレベルからTTLへのレベ
ル変換用ICが標準品としてあり、これらがもっぱら使用
されていた（「MECL INTEGRATED CIRCUITS DATA BOOK」
第３版、1973年９月、MOTOROLA INC.3−56）。
第３図および第４図は従来のこれらのIC内部に使用され
ていたECLからTTLへのレベル変換回路の代表的な回路例
である。図において１は入力端子、２は３ステート制御
入力端子、３は標準電位、４はTTL出力端子、５は接地
電位、６は正電源、７は負電源、８〜12はトランジス
タ、13〜16はショットキーバリアダイオード付トランジ
スタ、18〜21はダイオード、26〜32は抵抗、34,35は低
電流源である。接地電位５と負電源７との間で構成され
たECL回路の入力端子１へ印加されたECLレベルの信号
は、トランジスタ９のコレクタ出力に得られる電流スイ
ッチ出力により、接地電位５と正電源６との間に構成さ
れたTTL出力回路のオンオフ制御を行い、その出力端子
４にTTLレベルに変換された出力を得る。
ていたECLからTTLへのレベル変換回路の代表的な回路例
である。図において１は入力端子、２は３ステート制御
入力端子、３は標準電位、４はTTL出力端子、５は接地
電位、６は正電源、７は負電源、８〜12はトランジス
タ、13〜16はショットキーバリアダイオード付トランジ
スタ、18〜21はダイオード、26〜32は抵抗、34,35は低
電流源である。接地電位５と負電源７との間で構成され
たECL回路の入力端子１へ印加されたECLレベルの信号
は、トランジスタ９のコレクタ出力に得られる電流スイ
ッチ出力により、接地電位５と正電源６との間に構成さ
れたTTL出力回路のオンオフ制御を行い、その出力端子
４にTTLレベルに変換された出力を得る。
第４図は３ステートTTL出力レベルを有するECLからTTL
へのレベル変換回路の従来回路例である。ここでは、ト
ランジスタ10,11、定電流35、ダイオード20,21を追加
し、３−ステート制御入力端子２に"L"を印加すると、
トランジスタ14,12はともにオフし、出力端子４はハイ
・インピーダンスとなる。
へのレベル変換回路の従来回路例である。ここでは、ト
ランジスタ10,11、定電流35、ダイオード20,21を追加
し、３−ステート制御入力端子２に"L"を印加すると、
トランジスタ14,12はともにオフし、出力端子４はハイ
・インピーダンスとなる。
ところで、第４図回路は３ステートTTL出力であるの
で、出力端子はバスラインなどに接続されることが多
く、他のICのTTL出力端子と接続されていることを考え
る必要がある。すなわち、正電源６より負電源７の電源
印加順序が遅れたり、負電源７に遮断等の異常が生じて
もICが破壊されないよう、出力４はハイ・インピーダン
ス状態になるように回路設計がなされている必要があ
る。そこで、第４図の従来回路例では、抵抗31,32,トラ
ンジスタ16,ダイオード18,19を追加することにより、上
記電源状態においてトランジスタ16がオンし、出力４が
ハイ・インピーダンス状態となるよう工夫が施されてい
る。
で、出力端子はバスラインなどに接続されることが多
く、他のICのTTL出力端子と接続されていることを考え
る必要がある。すなわち、正電源６より負電源７の電源
印加順序が遅れたり、負電源７に遮断等の異常が生じて
もICが破壊されないよう、出力４はハイ・インピーダン
ス状態になるように回路設計がなされている必要があ
る。そこで、第４図の従来回路例では、抵抗31,32,トラ
ンジスタ16,ダイオード18,19を追加することにより、上
記電源状態においてトランジスタ16がオンし、出力４が
ハイ・インピーダンス状態となるよう工夫が施されてい
る。
［発明が解決しようとする問題点］ ところで、上述した第４図の３ステートTTL出力を有す
るECLからTTLへのレベル変換回路は、第３図回路に比べ
トランジスタ10,11,16,抵抗31,32,ダイオード18〜21,低
電流源35を余分に必要とするので、チップサイズの増大
を招くという欠点がある。
るECLからTTLへのレベル変換回路は、第３図回路に比べ
トランジスタ10,11,16,抵抗31,32,ダイオード18〜21,低
電流源35を余分に必要とするので、チップサイズの増大
を招くという欠点がある。
また、位相分割段トランジスタ13のベースに追加される
ダイオード19,21の接合容量、および結線に伴う配線容
量の増加、同じく位相分割段トランジスタ13のコレクタ
に追加されるダイオード18,20の接合容量、および結線
に伴う配線容量の増加により、回路動作の高速性が損な
われるという欠点がある。
ダイオード19,21の接合容量、および結線に伴う配線容
量の増加、同じく位相分割段トランジスタ13のコレクタ
に追加されるダイオード18,20の接合容量、および結線
に伴う配線容量の増加により、回路動作の高速性が損な
われるという欠点がある。
さらに３ステート制御入力端子２が"L"状態において出
力端子４に３ステート出力を得るためには、抵抗26,27
に流れる電流をすべて低電流源35にて吸収する必要があ
る。特に抵抗27は比較的低抵抗である為、抵抗27を流れ
る電流が正電流源６から負電源７へと流れることにより
消費電力の増加を招くという欠点がある。
力端子４に３ステート出力を得るためには、抵抗26,27
に流れる電流をすべて低電流源35にて吸収する必要があ
る。特に抵抗27は比較的低抵抗である為、抵抗27を流れ
る電流が正電流源６から負電源７へと流れることにより
消費電力の増加を招くという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の３ステートTTL出力を有する電流切り替
え型論理回路からTTLへのレベル変換回路は、正電源よ
り負電源の電源印加順序が遅れたり負電源に遮断などの
異常が生じたときのIC保護回路が、３ステート制御回路
と独立して構成されているのに対し、本発明は３ステー
ト制御回路が、上記電源の不具合時においてIC保護回路
をも等価的に含んでいるという相違点を有する。
え型論理回路からTTLへのレベル変換回路は、正電源よ
り負電源の電源印加順序が遅れたり負電源に遮断などの
異常が生じたときのIC保護回路が、３ステート制御回路
と独立して構成されているのに対し、本発明は３ステー
ト制御回路が、上記電源の不具合時においてIC保護回路
をも等価的に含んでいるという相違点を有する。
［問題点を解決するための手段］ 本発明のレベル変換回路は、ECL,CMLに代表される電流
切換型論理回路から３ステート出力を有するTTLへのレ
ベル変換回路において、エミッタが接地電位に接続さ
れ、ベースが抵抗を介して正電源に接続された第１のト
ランジスタと、位相分割段トランジスタのベースおよび
コレクタにアノードがそれぞれ接続され、第１のトラン
ジスタのコレクタにカソードがともに接続された第1,第
２のダイオードを有するとともに、コレクタが第１のト
ランジスタのベースに接続され、エミッタが電流切換型
論理回路にて構成された３ステート制御回路のコレクタ
出力に接続された第２のトランジスタ、もしくは第１の
トランジスタのベースにアノードが接続され、上記３ス
テート制御回路のコレクタ出力にカソードが接続された
第３のダイオードを有している。
切換型論理回路から３ステート出力を有するTTLへのレ
ベル変換回路において、エミッタが接地電位に接続さ
れ、ベースが抵抗を介して正電源に接続された第１のト
ランジスタと、位相分割段トランジスタのベースおよび
コレクタにアノードがそれぞれ接続され、第１のトラン
ジスタのコレクタにカソードがともに接続された第1,第
２のダイオードを有するとともに、コレクタが第１のト
ランジスタのベースに接続され、エミッタが電流切換型
論理回路にて構成された３ステート制御回路のコレクタ
出力に接続された第２のトランジスタ、もしくは第１の
トランジスタのベースにアノードが接続され、上記３ス
テート制御回路のコレクタ出力にカソードが接続された
第３のダイオードを有している。
［実施例］ 次に本発明について図面を参照して説明する。第１図は
本発明の一実施例を示す回路接続図である。ここで第４
図の回路と同様な素止，端子については共通の番号にて
記載している。
本発明の一実施例を示す回路接続図である。ここで第４
図の回路と同様な素止，端子については共通の番号にて
記載している。
第１図に示す本実施例の回路において３ステート制御回
路は、トランジスタ10,11,17,16,ダイオード22,23,抵抗
33,および低電流源36により構成される。
路は、トランジスタ10,11,17,16,ダイオード22,23,抵抗
33,および低電流源36により構成される。
以下に動作について説明する。３ステート制御入力端子
２が"H"状態において、トランジスタ10がオン，トラン
ジスタ11,17がオフするので、トランジスタ16は抵抗33
によりオンする。抵抗26,27を流れる電流はすべてダイ
オード23,22を介し、トランジスタ16のコレクタ電流と
なり、出力４はハイ・インピーダンス状態となる。３ス
テート制御入力端子２が"L"レベル状態では、トランジ
スタ10がオフ，トランジスタ11,17がオンすることによ
りトランジスタ16はオフし、端子４には入力１のECLレ
ベルから変換されたTTLレベルが出力される。
２が"H"状態において、トランジスタ10がオン，トラン
ジスタ11,17がオフするので、トランジスタ16は抵抗33
によりオンする。抵抗26,27を流れる電流はすべてダイ
オード23,22を介し、トランジスタ16のコレクタ電流と
なり、出力４はハイ・インピーダンス状態となる。３ス
テート制御入力端子２が"L"レベル状態では、トランジ
スタ10がオフ，トランジスタ11,17がオンすることによ
りトランジスタ16はオフし、端子４には入力１のECLレ
ベルから変換されたTTLレベルが出力される。
ところで第１図に示す本実施例の回路では、正電源６よ
り負電源７の電源印加順序が遅れたり、負電源７に遮断
などの異常が生じた場合に、トランジスタ11,17がオ
フ、トランジスタ16がオンすることにより、出力４はハ
イ・インピーダンスとなる。すなわち、本回路における
３ステート制御回路は、上記電源の不具合において出力
をハイ・インピーダンス状態にする回路をも含んでいる
ことがわかる。
り負電源７の電源印加順序が遅れたり、負電源７に遮断
などの異常が生じた場合に、トランジスタ11,17がオ
フ、トランジスタ16がオンすることにより、出力４はハ
イ・インピーダンスとなる。すなわち、本回路における
３ステート制御回路は、上記電源の不具合において出力
をハイ・インピーダンス状態にする回路をも含んでいる
ことがわかる。
よって本回路では第４図の従来回路に比べて素子数が少
なくでき、かつ、位相分割段トランジスタ13のベース，
コレクタに接続されるダイオード数を減らすことにより
ベース，コレクタのおのおのについている接合容量、配
線容量が低減できる。すなわち、チップサイズの縮小、
回路動作の高速性に効果がある。
なくでき、かつ、位相分割段トランジスタ13のベース，
コレクタに接続されるダイオード数を減らすことにより
ベース，コレクタのおのおのについている接合容量、配
線容量が低減できる。すなわち、チップサイズの縮小、
回路動作の高速性に効果がある。
また、第４図の従来回路で３ステート制御入力端子２
に"L"を印加し、出力４がハイ・インピーダンスとなる
状態において、抵抗26,27を流れる電流がダイオード20,
21,トランジスタ11,低電流源35を介して負電源７に達す
るのに対し、本発明回路では上記電流がダイオード22,2
3,トランジスタ16を介し、接地電位５に達する。よって
消費電力の削減に効果がある。
に"L"を印加し、出力４がハイ・インピーダンスとなる
状態において、抵抗26,27を流れる電流がダイオード20,
21,トランジスタ11,低電流源35を介して負電源７に達す
るのに対し、本発明回路では上記電流がダイオード22,2
3,トランジスタ16を介し、接地電位５に達する。よって
消費電力の削減に効果がある。
第２図は本発明の他の実施例を示す回路接続図である。
この実施例では第１図に示すトランジスタ17の代わりに
ダイオード24,25が挿入されている。ここでダイオード2
5はトランジスタ11がオン状態においてトランジスタ16
のベース電位をクランプする。第２図の回路における基
本動作，効果は第１図の回路と同様である。
この実施例では第１図に示すトランジスタ17の代わりに
ダイオード24,25が挿入されている。ここでダイオード2
5はトランジスタ11がオン状態においてトランジスタ16
のベース電位をクランプする。第２図の回路における基
本動作，効果は第１図の回路と同様である。
［発明の作用及び効果］ 以上説明したように、３ステートTTL出力を有する電流
切換型論理回路からTTLへのレベル変換回路に関する本
発明は、３ステート制御回路が等価的に電源の不具合時
においてIC保護のためのハイ・インピーダンス状態にす
る回路をも含んでいることにより、素子数の削減から生
じるチップサイズの縮小、容量の低減から生じる回路動
作の高速化、ハイ・インピーダンス状態における電流通
路の変更から生じる回路消費電力の削減が可能となり、
その効果は大きい。
切換型論理回路からTTLへのレベル変換回路に関する本
発明は、３ステート制御回路が等価的に電源の不具合時
においてIC保護のためのハイ・インピーダンス状態にす
る回路をも含んでいることにより、素子数の削減から生
じるチップサイズの縮小、容量の低減から生じる回路動
作の高速化、ハイ・インピーダンス状態における電流通
路の変更から生じる回路消費電力の削減が可能となり、
その効果は大きい。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来のレベル変
換回路の回路図、第４図は従来の３ステートTTL出力を
有するレベル変換回路の回路図である。 １……入力端子、 ２……３ステート制御入力端子、 ３……基準電位、 ４……TTL出力端子、 ５……接地電位、 ６……正電源、 ７……負電源、 ８〜12……トランジスタ、 13〜17……ショットキーバリアダイオード付トランジス
タ、 18〜25……ダイオード、 26〜33……抵抗、 34〜36……定電流源。
明の他の実施例を示す回路図、第３図は従来のレベル変
換回路の回路図、第４図は従来の３ステートTTL出力を
有するレベル変換回路の回路図である。 １……入力端子、 ２……３ステート制御入力端子、 ３……基準電位、 ４……TTL出力端子、 ５……接地電位、 ６……正電源、 ７……負電源、 ８〜12……トランジスタ、 13〜17……ショットキーバリアダイオード付トランジス
タ、 18〜25……ダイオード、 26〜33……抵抗、 34〜36……定電流源。
Claims (3)
- 【請求項１】接地電源と負電源間にそれぞれ配設された
第１及び第２の電流切換論理回路と、位相分割段トラン
ジスタと出力トランジスタとオフバッファトランジスタ
とからなり接地電源と正電源間に配設されたTTL回路
と、前記第１の電流切換型論理回路のコレクタ出力信号
が前記位相分割段トランジスタのベースに伝達され、前
記第２の電流切換型論理回路のコレクタ出力信号が前記
位相分割段トランジスタのベースおよびコレクタに伝達
されて成る電流切換型論理回路から３ステート出力を有
するTTLへのレベル変換回路において、エミッタが接地
電位に接続されベースが抵抗を介して正電源に接地され
た第１のトランジスタと、前記位相分割段トランジスタ
のベースおよびコレクタにアノードがそれぞれ接地され
前記第１のトランジスタのコレクタにカソードがともに
接続された第1,第２のダイオードと、コレクタが前記第
１のトランジスタのベースに接続されたエミッタが前記
第２の電流切換型論理回路のコレクタに接続された第２
のトランジスタにより前記第２の電流切換型論理回路の
コレクタ出力信号から前記位相分割段トランジスタのベ
ースおよびコレクタへの伝達が構成されることを特徴と
するレベル変換回路。 - 【請求項２】前記第２のトランジスタのかわりに、前記
第１のトランジスタのベースにアノードが接続され前記
電流切換型論理回路のコレクタ出力にカソードが接続さ
れてなる第３のダイオードにより構成される特許請求の
範囲第１項記載のレベル変換回路。 - 【請求項３】前記第２の電流切換型論理回路の出力トラ
ンジスタが導通状態において、前記第２のトランジス
タ、もしくは前記第３のダイオードが導通することによ
り前記第１のトランジスタを非導通せしめ、前記第２の
電流切換型論理回路の出力トランジスタが非導通状態に
おいて、前記第２のトランジスタもしくは前記第３のダ
イオードが非導通することにより前記第１のトランジス
タを導通せしめる構成の３−ステート制御回路を有する
特許請求の範囲第１項または第２項記載のレベル変換回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276604A JPH0683053B2 (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
| DE8888117938T DE3877130T2 (de) | 1987-10-30 | 1988-10-27 | Ecl-ttl-pegelumsetzer. |
| EP88117938A EP0314139B1 (en) | 1987-10-30 | 1988-10-27 | Ecl-ttl level converter |
| US07/264,555 US4883990A (en) | 1987-10-30 | 1988-10-31 | ECL-TTL level converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276604A JPH0683053B2 (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117520A JPH01117520A (ja) | 1989-05-10 |
| JPH0683053B2 true JPH0683053B2 (ja) | 1994-10-19 |
Family
ID=17571757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276604A Expired - Lifetime JPH0683053B2 (ja) | 1987-10-30 | 1987-10-30 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4883990A (ja) |
| EP (1) | EP0314139B1 (ja) |
| JP (1) | JPH0683053B2 (ja) |
| DE (1) | DE3877130T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857776A (en) * | 1987-11-20 | 1989-08-15 | Tandem Computers Incorporated | True TTL output translator-driver with true ECL tri-state control |
| JPH01279633A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | Ｅｃｌ−ｔｔｌレベル変換回路 |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
| US4978871A (en) * | 1989-08-31 | 1990-12-18 | Analog Devices, Inc. | Level shift circuit for converting a signal referenced to a positive voltage to a signal referenced to a lower voltage |
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