JPS5856354A - マスタ−スライスｌｓｉ - Google Patents
マスタ−スライスｌｓｉInfo
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- JPS5856354A JPS5856354A JP15367181A JP15367181A JPS5856354A JP S5856354 A JPS5856354 A JP S5856354A JP 15367181 A JP15367181 A JP 15367181A JP 15367181 A JP15367181 A JP 15367181A JP S5856354 A JPS5856354 A JP S5856354A
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Links
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- 230000000295 complement effect Effects 0.000 abstract description 3
- 230000003190 augmentative effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライスＬＳＩに床り、特に、高い集
積度と負荷駆動能力を有するマスタースライスＬＳＩに
関する。
積度と負荷駆動能力を有するマスタースライスＬＳＩに
関する。
マスタースライスＬＳＩの一般的な構成は第１図に示す
通りであり、ＬＳＩチップ上に論理素子の機能を持つ基
本セル２、基本セル間の配線が通る配線チャｊル３、基
本セルからの出力を増幅する出力ドライバ４、外部への
配線を引出す・くラド５から成る。マスタースライスＬ
ＳＩにおいては基本セル２を構成するトランジスタは固
定されており、設計者はこのトランジスタを用いてどの
ような基本セルを構成するかの定義と、基本セル間の自
己Ｗｓを指定するだけでよい。したがって、１面々の品
種毎に設計しなければならないマスクの枚数は限定され
、しかも、基本セルの定義や配線の指定は計算機によっ
て自動的に行なわれるため、開発に値する費用や工数が
少くて済むという効果があり、非量産のＬＳ ｉ中心に
広く用いられている。
通りであり、ＬＳＩチップ上に論理素子の機能を持つ基
本セル２、基本セル間の配線が通る配線チャｊル３、基
本セルからの出力を増幅する出力ドライバ４、外部への
配線を引出す・くラド５から成る。マスタースライスＬ
ＳＩにおいては基本セル２を構成するトランジスタは固
定されており、設計者はこのトランジスタを用いてどの
ような基本セルを構成するかの定義と、基本セル間の自
己Ｗｓを指定するだけでよい。したがって、１面々の品
種毎に設計しなければならないマスクの枚数は限定され
、しかも、基本セルの定義や配線の指定は計算機によっ
て自動的に行なわれるため、開発に値する費用や工数が
少くて済むという効果があり、非量産のＬＳ ｉ中心に
広く用いられている。
ところで、マスタースライスＬＳＩは従来、多くのプロ
セスで実現されているが、高速性が要求さｎる場合はＴ
ＴＬ、ＥＣＬのようなバイポーラプロセス、他方、高集
積度や低消費電力が要求される場合はＣＭＯＳプロセス
という選択が最も一般的である。ここで、ＣＭＯＳプロ
セスに注目すると、高集積度、低消費電力という特長を
持つ反面、駆動能力の大きなドライバを得ようとすると
、トランジスタのサイズが著しく大きくなるという欠点
がある。したがって、現実的なチップサイズの制約を考
えると、０ＭＯ８の出力ドライバでリレーや発光ダイオ
ードを駆動することはもちろん、多数のＩＣを同時に駆
動することも難しい。また、負荷容量によって出力電圧
の波形が左右されるため、負荷の配線が長くなると遅延
時間が大きくなるのは避けられない。したがって、計算
機のバスのような長ｐ配線に直接接続することはできな
い。
セスで実現されているが、高速性が要求さｎる場合はＴ
ＴＬ、ＥＣＬのようなバイポーラプロセス、他方、高集
積度や低消費電力が要求される場合はＣＭＯＳプロセス
という選択が最も一般的である。ここで、ＣＭＯＳプロ
セスに注目すると、高集積度、低消費電力という特長を
持つ反面、駆動能力の大きなドライバを得ようとすると
、トランジスタのサイズが著しく大きくなるという欠点
がある。したがって、現実的なチップサイズの制約を考
えると、０ＭＯ８の出力ドライバでリレーや発光ダイオ
ードを駆動することはもちろん、多数のＩＣを同時に駆
動することも難しい。また、負荷容量によって出力電圧
の波形が左右されるため、負荷の配線が長くなると遅延
時間が大きくなるのは避けられない。したがって、計算
機のバスのような長ｐ配線に直接接続することはできな
い。
以上のような理由で、ＣＭＯＳマスタースライスＬＳＩ
では、外部にドライバ素子を付加して使用する場合が多
い。このため、素子数を最小化するというＬＳＩ本来の
目的を達することができない欠点がある。
では、外部にドライバ素子を付加して使用する場合が多
い。このため、素子数を最小化するというＬＳＩ本来の
目的を達することができない欠点がある。
本発明の目的は、高集積度、低″消費醒力という０ＭＯ
８の特長に加えて、駆動能力の高い出力ドライバを備え
たマスタースライスＬＳＩを提供するにある。
８の特長に加えて、駆動能力の高い出力ドライバを備え
たマスタースライスＬＳＩを提供するにある。
本発明では、論理回路を構成する基本ゲートを０ＭＯ８
で構成して、高集積度、低消費電力という特長を得ると
ともに、出力ドラ、イバをバイポーラで構成して高い駆
動能力を達成する。このようなマスタースライスＬＳＩ
はＢｉ−ＭＯ８プロセスを用いることによって実現でき
る。
で構成して、高集積度、低消費電力という特長を得ると
ともに、出力ドラ、イバをバイポーラで構成して高い駆
動能力を達成する。このようなマスタースライスＬＳＩ
はＢｉ−ＭＯ８プロセスを用いることによって実現でき
る。
本発明の実施例における出力バッファ回路を第２図に示
す。ここで、１０．１１はＣＭＯＳインバータ、Ｑｌ、
ＭｌはそれぞれＮＰＮ トランジスタ、ＮＭＯ８トラン
ジスタ（以後ＮＭＯ８と略す）である。１２は電源端子
で通常５ｖが印加される。
す。ここで、１０．１１はＣＭＯＳインバータ、Ｑｌ、
ＭｌはそれぞれＮＰＮ トランジスタ、ＮＭＯ８トラン
ジスタ（以後ＮＭＯ８と略す）である。１２は電源端子
で通常５ｖが印加される。
入力信号端子１３．１４は互いに相補な信号が印加され
る。
る。
たとえば、信号端子１３が°Ｌ”レベル、信号端子１４
が“Ｈ“レベルのときＱｌはオン、Ｍｌはオフとなり、
出力端子１５には°Ｈ”レベル電圧（？５Ｖ）が得られ
る。出力電流（出力が°Ｈ″レベルのとき）は負荷の重
さに応じて設計され、Ｑｌのβとエミッタ面積を大きく
すれば、大きくなる。シンク電流（出力が°Ｌ″レベル
のとき）はＴＴＬコンバチとするため２ｍＡに設計され
る。
が“Ｈ“レベルのときＱｌはオン、Ｍｌはオフとなり、
出力端子１５には°Ｈ”レベル電圧（？５Ｖ）が得られ
る。出力電流（出力が°Ｈ″レベルのとき）は負荷の重
さに応じて設計され、Ｑｌのβとエミッタ面積を大きく
すれば、大きくなる。シンク電流（出力が°Ｌ″レベル
のとき）はＴＴＬコンバチとするため２ｍＡに設計され
る。
本実施例ではＱｌのコレクタ側が電源に接がれており、
通常のＣＭＯＳプロセスで簡単に作れる利点がある。こ
れｆ：キリシリコンゲートＣＭＯＳプロセスにおけるチ
ップの断面図である第３図で説明する。図において、１
６はＰ型基板、１７゜１７−１はそれぞれＮＭＯ８用基
板、バイポーラトランジスタのベースを構成するＰウェ
ル、１８゜１８−１．１８−２はそれぞれＮＭＯ８用′
成極、エミッタ電極、コレクタ電極を構成するＮ＋拡散
層、１９はＰＭＯ８用電極全電極するＰ′″拡散層であ
る。また、２０はＳ ｉ Ｏ，絶縁膜、２１はポリシリ
コンゲート、２２は層間絶縁膜ＰＳＧ、２３はＡＬ配線
である。このように、Ｑｌはコレクタ１８−２が基板電
位（電源電位）に接がれた縦型トランジスタで実現でき
る。しかし、ベース厚みを薄くするためＰウェルを浅く
するなどの変更は必要である。
通常のＣＭＯＳプロセスで簡単に作れる利点がある。こ
れｆ：キリシリコンゲートＣＭＯＳプロセスにおけるチ
ップの断面図である第３図で説明する。図において、１
６はＰ型基板、１７゜１７−１はそれぞれＮＭＯ８用基
板、バイポーラトランジスタのベースを構成するＰウェ
ル、１８゜１８−１．１８−２はそれぞれＮＭＯ８用′
成極、エミッタ電極、コレクタ電極を構成するＮ＋拡散
層、１９はＰＭＯ８用電極全電極するＰ′″拡散層であ
る。また、２０はＳ ｉ Ｏ，絶縁膜、２１はポリシリ
コンゲート、２２は層間絶縁膜ＰＳＧ、２３はＡＬ配線
である。このように、Ｑｌはコレクタ１８−２が基板電
位（電源電位）に接がれた縦型トランジスタで実現でき
る。しかし、ベース厚みを薄くするためＰウェルを浅く
するなどの変更は必要である。
第４図は本発明の実施例における出力バッファの他の例
である。Ｍ２．Ｍ３．Ｍ４およびＭ５はＣＭＯＳインバ
ータを構成するＰＭＯ８，ＮＭＯ８゜Ｑ２．Ｑ３はダー
リントン接続され九ＮＰＮ トランジスタ、Ｑ４はＮＰ
、Ｎ）ランジスタ、２８は過渡電流を制限するだめの抵
抗である。
である。Ｍ２．Ｍ３．Ｍ４およびＭ５はＣＭＯＳインバ
ータを構成するＰＭＯ８，ＮＭＯ８゜Ｑ２．Ｑ３はダー
リントン接続され九ＮＰＮ トランジスタ、Ｑ４はＮＰ
、Ｎ）ランジスタ、２８は過渡電流を制限するだめの抵
抗である。
入力信号端子２４．２５はお互いに相補な信号が入力さ
れる。便宜上、破線で示すよう結線したケースで説明す
る。入力端子２４が°Ｌ”レベルのとき、端子２９は°
Ｈ°レベル、端子３０は”Ｌ”レベルとなり、Ｑ２．Ｑ
３がオン状態、Ｑ４がオフ状態となり出力端子２７は“
Ｈ″レベルなる。本実施例では、出力トランジスタ（Ｑ
２．Ｑ３）がダーリントン接続されており高βが得られ
、前ケースに比較し同じ仕様出力電流に対し、Ｑ３のベ
ース駆動用ＰＭＯ８，Ｍ２のサイズが小さくて済む利点
がある。また、°Ｌ”レベル供給用としてバイポーラト
ランジスタＱ４を使っており、Ｑ４のベースをＣＭＯＳ
インバータで駆動する。そこで、Ｍ４はＱ４を充分飽和
領域にできるベース電流を供給できさえすればよい。
れる。便宜上、破線で示すよう結線したケースで説明す
る。入力端子２４が°Ｌ”レベルのとき、端子２９は°
Ｈ°レベル、端子３０は”Ｌ”レベルとなり、Ｑ２．Ｑ
３がオン状態、Ｑ４がオフ状態となり出力端子２７は“
Ｈ″レベルなる。本実施例では、出力トランジスタ（Ｑ
２．Ｑ３）がダーリントン接続されており高βが得られ
、前ケースに比較し同じ仕様出力電流に対し、Ｑ３のベ
ース駆動用ＰＭＯ８，Ｍ２のサイズが小さくて済む利点
がある。また、°Ｌ”レベル供給用としてバイポーラト
ランジスタＱ４を使っており、Ｑ４のベースをＣＭＯＳ
インバータで駆動する。そこで、Ｍ４はＱ４を充分飽和
領域にできるベース電流を供給できさえすればよい。
したがって、Ｍ４は前ケースのように大きなサイズ（−
＝２００／３ ）は必要とせず、小さな値（ミ５０／３
）でよい。すなわち、小型にできる。
＝２００／３ ）は必要とせず、小さな値（ミ５０／３
）でよい。すなわち、小型にできる。
なお、Ｑ４のベース中の蓄積電荷を引抜くためＭ５のサ
イズも大きい必要があるが、Ｍ５の従来のサイズでもＭ
５のオン抵抗は数にΩに設計できる。
イズも大きい必要があるが、Ｍ５の従来のサイズでもＭ
５のオン抵抗は数にΩに設計できる。
第５図は、本実施例によるマスターチップの構成を示し
たものである。３１はチップ、３２はポンディングパッ
ド、３３はバイポーラトランジスタのゲートアレイ、３
４はＣＭＯＳゲートアレイ、３５はチャンネル領域であ
る。内部は従来のように論理用ＣＭＯＳゲートアレイ３
４とチャンネル領域３５で構成され、周辺エリアには出
カバソファ用バイポーラトラ／ジスタアレイ３３をめク
ラす。このように配置することにより、バイポーラトラ
ンジスタ駆動用ＭＯ８は論理ゲートアレイのものを使っ
て、自由度の高い設計ｉＥできる。捷た、バイポーラゲ
ートアレイ３３とＣＭＯＳゲートアレイ３４との間隔３
５−１は最小限のＡＬ配線ができるようなチャネルだけ
確保すればよく、面積効率がアンプされる。
たものである。３１はチップ、３２はポンディングパッ
ド、３３はバイポーラトランジスタのゲートアレイ、３
４はＣＭＯＳゲートアレイ、３５はチャンネル領域であ
る。内部は従来のように論理用ＣＭＯＳゲートアレイ３
４とチャンネル領域３５で構成され、周辺エリアには出
カバソファ用バイポーラトラ／ジスタアレイ３３をめク
ラす。このように配置することにより、バイポーラトラ
ンジスタ駆動用ＭＯ８は論理ゲートアレイのものを使っ
て、自由度の高い設計ｉＥできる。捷た、バイポーラゲ
ートアレイ３３とＣＭＯＳゲートアレイ３４との間隔３
５−１は最小限のＡＬ配線ができるようなチャネルだけ
確保すればよく、面積効率がアンプされる。
第６図はゲートアレイの基本セル３４の一例ｅ示す。こ
の場合、ソース、ドレイ／電極が接がっているＰＭＯ８
，ＮＭＯ８トランジスタ対、およびソース、ドレイ／が
切離された２ケのＰＭＯ８およびＮＭＯ８から成る。ポ
リシリコン３９はアンダーバス用である。破線は１層目
のアルミで２人力ＮＡＮＤ’に構成した場合の配線パタ
ーンである。第７図はバイポーラゲートアレイ基本セル
３３の一例を示したものである。電流容量が大きい場合
、基本セル３３を並列に接いで出力バッファを構成する
。
の場合、ソース、ドレイ／電極が接がっているＰＭＯ８
，ＮＭＯ８トランジスタ対、およびソース、ドレイ／が
切離された２ケのＰＭＯ８およびＮＭＯ８から成る。ポ
リシリコン３９はアンダーバス用である。破線は１層目
のアルミで２人力ＮＡＮＤ’に構成した場合の配線パタ
ーンである。第７図はバイポーラゲートアレイ基本セル
３３の一例を示したものである。電流容量が大きい場合
、基本セル３３を並列に接いで出力バッファを構成する
。
本発明によれば、８１ＭＯ８技術を使ってＣＭＯＳマス
タスライスの利点（高集積度、低消費電力）をそこなう
ことなく、高いドライバビリティおよび高スピードの出
力バッファを実現できる。
タスライスの利点（高集積度、低消費電力）をそこなう
ことなく、高いドライバビリティおよび高スピードの出
力バッファを実現できる。
面積を増大させずに、ファンアウトを１から５程厩に増
大させることができ、プレイもバイポーラの特性から１
０ｎｓ以下に押えることができる。
大させることができ、プレイもバイポーラの特性から１
０ｎｓ以下に押えることができる。
したがって、外付のＩＣドライバが不要となり、ＬＥＤ
やマイコンのバスインターフェースなどの重負荷を直接
駆動アきる。外付のＩＣドライバーが不要なだけコスト
の低減も図れる。
やマイコンのバスインターフェースなどの重負荷を直接
駆動アきる。外付のＩＣドライバーが不要なだけコスト
の低減も図れる。
第１図は従来のンスタスライスＬＳＩチップの平面図、
第２図は本発明における出力バッファの ２１１回路図
、第３図は本発明のチップの縦断面図、第４図は本発明
における他の出力バッファの回路図、第５図、第６図は
本発明の一実施例を示すチップの平面図、第７図は第５
図のレイアウト図である。
第２図は本発明における出力バッファの ２１１回路図
、第３図は本発明のチップの縦断面図、第４図は本発明
における他の出力バッファの回路図、第５図、第６図は
本発明の一実施例を示すチップの平面図、第７図は第５
図のレイアウト図である。
Claims (1)
- １、論理ゲートアレイと人、出力バッファから成るマス
タスライスＬＳＩにおいて、前記論理ゲートアレイをＮ
ＭＯ８またはＣＭＯＳゲートで構成し、前記出力バッフ
ァをバイポーラゲートで構成することを特徴とするマス
タスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15367181A JPS5856354A (ja) | 1981-09-30 | 1981-09-30 | マスタ−スライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15367181A JPS5856354A (ja) | 1981-09-30 | 1981-09-30 | マスタ−スライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856354A true JPS5856354A (ja) | 1983-04-04 |
Family
ID=15567622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15367181A Pending JPS5856354A (ja) | 1981-09-30 | 1981-09-30 | マスタ−スライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856354A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
| JPS58162048A (ja) * | 1982-03-19 | 1983-09-26 | Ricoh Co Ltd | セミカスタムｌｓｉ |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| EP0336741A2 (en) * | 1988-04-06 | 1989-10-11 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and MOSFETs |
| US5281545A (en) * | 1982-12-10 | 1994-01-25 | Ricoh Company, Ltd. | Processes for manufacturing a semiconductor device |
-
1981
- 1981-09-30 JP JP15367181A patent/JPS5856354A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
| JPH0122733B2 (ja) * | 1981-12-08 | 1989-04-27 | Nippon Electric Co | |
| JPS58162048A (ja) * | 1982-03-19 | 1983-09-26 | Ricoh Co Ltd | セミカスタムｌｓｉ |
| US5281545A (en) * | 1982-12-10 | 1994-01-25 | Ricoh Company, Ltd. | Processes for manufacturing a semiconductor device |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| US4682202A (en) * | 1983-07-29 | 1987-07-21 | Fujitsu Limited | Master slice IC device |
| EP0336741A2 (en) * | 1988-04-06 | 1989-10-11 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and MOSFETs |
| US5220187A (en) * | 1988-04-06 | 1993-06-15 | Hitachi, Ltd. | Semiconductor integrated circuit with bipolar transistors and mosfets |
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