JPH05343648A - マスタスライス方式半導体集積回路装置 - Google Patents
マスタスライス方式半導体集積回路装置Info
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- JPH05343648A JPH05343648A JP4152131A JP15213192A JPH05343648A JP H05343648 A JPH05343648 A JP H05343648A JP 4152131 A JP4152131 A JP 4152131A JP 15213192 A JP15213192 A JP 15213192A JP H05343648 A JPH05343648 A JP H05343648A
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- 239000002184 metal Substances 0.000 abstract description 16
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- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 4
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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Abstract
(57)【要約】
【目的】 マスタスライス方式の半導体集積回路装置に
おいて、スライス工程において電源電圧を任意に選択し
て１つの半導体集積回路装置に複数の電源電圧を供給す
ることができるようにする。 【構成】 マスタ工程時に入出力回路部の基板を予め複
数個に分割しておき、スライス工程で共通のスライスセ
ルを各入出力回路を構成する際に使用し、互いに異なる
基板上の入出力回路に印加される電源電圧を任意に選択
できるようにしたことを特徴とする。
おいて、スライス工程において電源電圧を任意に選択し
て１つの半導体集積回路装置に複数の電源電圧を供給す
ることができるようにする。 【構成】 マスタ工程時に入出力回路部の基板を予め複
数個に分割しておき、スライス工程で共通のスライスセ
ルを各入出力回路を構成する際に使用し、互いに異なる
基板上の入出力回路に印加される電源電圧を任意に選択
できるようにしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、入出力回路部の基板を
予め複数に分割しておき、各基板に対して異なる電源電
圧を供給することができるようにしたマスタスライス方
式で構成される半導体集積回路装置に関するものであ
る。
予め複数に分割しておき、各基板に対して異なる電源電
圧を供給することができるようにしたマスタスライス方
式で構成される半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】図１１は従来のマスタスライス方式の半
導体集積回路装置のチップ構成を示す図である。同図で
１、１・・・は入出力パッド、２は内部の集積回路が構
成される内部領域、３は第１導電形の第１基板、４は第
２導電形の第２基板である。５、５・・・は金属配線で
ある。
導体集積回路装置のチップ構成を示す図である。同図で
１、１・・・は入出力パッド、２は内部の集積回路が構
成される内部領域、３は第１導電形の第１基板、４は第
２導電形の第２基板である。５、５・・・は金属配線で
ある。
【０００３】図１２は図１１中の点線６で囲んだ入出力
部を構成する１個のセルを拡大して示した図で、図１１
と同様に１は入出力パッド、３は第１導電形の第１基
板、４は第２導電形の第２基板、５は金属配線である。
図１３は図１１の１個のセル６または図１２の断面構造
を示す図である。同図で、半導体基板１６中に前記第１
導電形の第１基板３、第２導電形の第２基板４となる領
域がそれぞれ設けられている。第１基板３を例えばｎ形
とすれば、該第１基板３中に第２導電形、すなわちｐ形
のＭＯＳ拡散領域７が形成され、ｐ形の第２基板４中に
第１導電形、すなわちｎ形のＭＯＳ拡散領域８が形成さ
れている。９は第２導電形ＭＯＳゲート、１０は第１導
電形ＭＯＳゲートである。例えば、ＶDDの電源電圧が印
加される第１電源端子１１は第２導電形のＭＯＳ拡散領
域７の一方に接続され、且つ第１導電形の領域１３に接
続されている。接地電位の第２電源端子１２は第１導電
形のＭＯＳ拡散領域８の一方に接続され、且つ第２導電
形の領域１４に接続されている。
部を構成する１個のセルを拡大して示した図で、図１１
と同様に１は入出力パッド、３は第１導電形の第１基
板、４は第２導電形の第２基板、５は金属配線である。
図１３は図１１の１個のセル６または図１２の断面構造
を示す図である。同図で、半導体基板１６中に前記第１
導電形の第１基板３、第２導電形の第２基板４となる領
域がそれぞれ設けられている。第１基板３を例えばｎ形
とすれば、該第１基板３中に第２導電形、すなわちｐ形
のＭＯＳ拡散領域７が形成され、ｐ形の第２基板４中に
第１導電形、すなわちｎ形のＭＯＳ拡散領域８が形成さ
れている。９は第２導電形ＭＯＳゲート、１０は第１導
電形ＭＯＳゲートである。例えば、ＶDDの電源電圧が印
加される第１電源端子１１は第２導電形のＭＯＳ拡散領
域７の一方に接続され、且つ第１導電形の領域１３に接
続されている。接地電位の第２電源端子１２は第１導電
形のＭＯＳ拡散領域８の一方に接続され、且つ第２導電
形の領域１４に接続されている。
【０００４】図１１に示す従来の半導体集積回路装置で
は、図１３に示すように、第１導電形の第１基板３にＶ
DDの電源電圧が与えられ、第２導電形の第２基板４に接
地電位が与えられる。そして、図１１の１個のセル６ま
たは図１２に示すような入出力回路の１つのセルにおい
て、第１基板３中に形成された複数の第２導電形ＭＯＳ
トランジスタと、第２基板４中に形成された複数の第１
導電形ＭＯＳトランジスタを用いてインバータ回路を構
成して、入出力パッド１と内部領域２中の集積回路とを
結合する入出力回路を構成する。
は、図１３に示すように、第１導電形の第１基板３にＶ
DDの電源電圧が与えられ、第２導電形の第２基板４に接
地電位が与えられる。そして、図１１の１個のセル６ま
たは図１２に示すような入出力回路の１つのセルにおい
て、第１基板３中に形成された複数の第２導電形ＭＯＳ
トランジスタと、第２基板４中に形成された複数の第１
導電形ＭＯＳトランジスタを用いてインバータ回路を構
成して、入出力パッド１と内部領域２中の集積回路とを
結合する入出力回路を構成する。
【０００５】周知のように、マスタスライス方式のＬＳ
Ｉでは、トランジスタの製造までがマスタ工程で行なわ
れ、次のスライス工程でコンタクトホール、金属配線
層、スルーホール等が形成され、これによってＬＳＩが
実現される。このため、図１２の各基板上に置かれるス
ライスセルと同一のスライス工程のデータをもったセル
を図１１のマスタ上に並べて配置することにより所望の
ＬＳＩが完成する。
Ｉでは、トランジスタの製造までがマスタ工程で行なわ
れ、次のスライス工程でコンタクトホール、金属配線
層、スルーホール等が形成され、これによってＬＳＩが
実現される。このため、図１２の各基板上に置かれるス
ライスセルと同一のスライス工程のデータをもったセル
を図１１のマスタ上に並べて配置することにより所望の
ＬＳＩが完成する。
【０００６】
【発明が解決しようする課題】従来のマスタスライス方
式を用いた半導体集積回路装置は以上のように構成され
ているので、集積回路が形成される内部領域２の周辺の
入出力回路が形成される基板３、４はチップ全体に共通
である。このため、ある入出力回路セルの基板３、４
と、他の入出力回路セルの基板３、４に異なる電源電圧
を供給すると、上記の各基板を通して異なる電源装置間
に電流が流れ、基板の発熱、消費電力の増大を来すとい
う問題があった。
式を用いた半導体集積回路装置は以上のように構成され
ているので、集積回路が形成される内部領域２の周辺の
入出力回路が形成される基板３、４はチップ全体に共通
である。このため、ある入出力回路セルの基板３、４
と、他の入出力回路セルの基板３、４に異なる電源電圧
を供給すると、上記の各基板を通して異なる電源装置間
に電流が流れ、基板の発熱、消費電力の増大を来すとい
う問題があった。
【０００７】集積回路チップ上に設けられた複数のセル
に異なる電源電圧を印加するようにした大規模集積回路
装置を示したものとして、例えば特開平１−２７３３２
号公報に記載されたものがある。これは、内部セル領域
に設けられた複数個の内部セルのウエルをそれぞれ独立
した構造とし、各ウエルのコンタクト領域に対してそれ
ぞれ異なる電圧を供給するための複数の電源配線を設
け、任意の電源配線を選択してウエルに接続するように
したものである。このことから、特開平１−２７３３２
号公報に記載された発明は内部セルのウエル、すなわち
基板と外部回路とを接続する入出力回路を、複数の電源
電圧が供給されるようにしたセル構造を対象としたもの
ではない。
に異なる電源電圧を印加するようにした大規模集積回路
装置を示したものとして、例えば特開平１−２７３３２
号公報に記載されたものがある。これは、内部セル領域
に設けられた複数個の内部セルのウエルをそれぞれ独立
した構造とし、各ウエルのコンタクト領域に対してそれ
ぞれ異なる電圧を供給するための複数の電源配線を設
け、任意の電源配線を選択してウエルに接続するように
したものである。このことから、特開平１−２７３３２
号公報に記載された発明は内部セルのウエル、すなわち
基板と外部回路とを接続する入出力回路を、複数の電源
電圧が供給されるようにしたセル構造を対象としたもの
ではない。
【０００８】また、特開平１−２５７３４８号公報に
は、チップ上に配置された微小電流回路セルに印加され
る電圧が、上記チップ上に配置された他の大電流回路セ
ルの影響を受けて変動するのを防止するために、チップ
基板に電源電圧を供給するサブストレート用端子と、各
セルの回路に電源電圧を供給するセル用電源端子とを別
個に設け、それらの端子と外部との接続用電源パッドと
を第１の電源配線と第２の電源配線とにより別々に接続
した構造の給電回路が示されている。しかし、これには
入出力回路に異なる複数の電源電圧を印加するようにし
た入出力回路のセル構造については全く示されていな
い。また、スライス工程で各入出力回路セルに印加され
る電源電圧を選択することについても開示はない。
は、チップ上に配置された微小電流回路セルに印加され
る電圧が、上記チップ上に配置された他の大電流回路セ
ルの影響を受けて変動するのを防止するために、チップ
基板に電源電圧を供給するサブストレート用端子と、各
セルの回路に電源電圧を供給するセル用電源端子とを別
個に設け、それらの端子と外部との接続用電源パッドと
を第１の電源配線と第２の電源配線とにより別々に接続
した構造の給電回路が示されている。しかし、これには
入出力回路に異なる複数の電源電圧を印加するようにし
た入出力回路のセル構造については全く示されていな
い。また、スライス工程で各入出力回路セルに印加され
る電源電圧を選択することについても開示はない。
【０００９】さらに、特開平２−２９８０６６号公報に
は、半導体集積回路装置の電源回路を、Ｂｉ−ＭＯＳ論
理回路とＣＭＯＳ論理回路の２系統に分けてそれぞれ異
なる電源電圧を印加するようにした構成が示されている
が、集積回路中の各論理回路に対して外部からどのよう
にして２系統の電源電圧を印加するかという点、および
入出力回路のセル構造に関しては開示がない。
は、半導体集積回路装置の電源回路を、Ｂｉ−ＭＯＳ論
理回路とＣＭＯＳ論理回路の２系統に分けてそれぞれ異
なる電源電圧を印加するようにした構成が示されている
が、集積回路中の各論理回路に対して外部からどのよう
にして２系統の電源電圧を印加するかという点、および
入出力回路のセル構造に関しては開示がない。
【００１０】本発明は、上記のような従来の半導体集積
回路装置の問題点を解消するためになされたもので、ス
ライス工程で入出力回路の基板に供給される電源電圧を
任意に選択することができ、１つの半導体集積回路装置
に複数の電源電圧を供給することができるマスタスライ
ス方式半導体集積回路装置を得ることを目的とする。
回路装置の問題点を解消するためになされたもので、ス
ライス工程で入出力回路の基板に供給される電源電圧を
任意に選択することができ、１つの半導体集積回路装置
に複数の電源電圧を供給することができるマスタスライ
ス方式半導体集積回路装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】本願の第１の発明に係る
半導体集積回路装置は、マスタ工程時に入出力回路部の
基板を予め複数個に分割しておき、スライス工程で共通
のスライスセルを各入出力回路を構成する際に使用し、
異なる基板上の入出力回路に対して互いに異なる電源電
圧を印加するようにしたものである。
半導体集積回路装置は、マスタ工程時に入出力回路部の
基板を予め複数個に分割しておき、スライス工程で共通
のスライスセルを各入出力回路を構成する際に使用し、
異なる基板上の入出力回路に対して互いに異なる電源電
圧を印加するようにしたものである。
【００１２】本願の第２の発明に係る半導体集積回路装
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、一
方のスライスセルと他方のスライスセルとを別々の基板
上に設けられた回路素子を使用して各入出力回路を構成
し、上記別々の基板上の入出力回路に対して互いに異な
る電源電圧を印加するようにしたものである。
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、一
方のスライスセルと他方のスライスセルとを別々の基板
上に設けられた回路素子を使用して各入出力回路を構成
し、上記別々の基板上の入出力回路に対して互いに異な
る電源電圧を印加するようにしたものである。
【００１３】本願の第３の発明に係る半導体集積回路装
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、一
方のスライスセルと他方のスライスセルとを別々の基板
上に設けられた回路素子を使用して各入出力回路を構成
し、上記別々の基板上の入出力回路に対して互いに異な
る電源電圧を印加し、接地電位が印加される基板をスラ
イス工程で共通に使用するようにしたものである。
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、一
方のスライスセルと他方のスライスセルとを別々の基板
上に設けられた回路素子を使用して各入出力回路を構成
し、上記別々の基板上の入出力回路に対して互いに異な
る電源電圧を印加し、接地電位が印加される基板をスラ
イス工程で共通に使用するようにしたものである。
【００１４】本願の第４の発明に係る半導体集積回路装
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、入
出力回路のプリドライバ段を低い電源電圧が印加される
基板上に設けられた回路素子を使用して構成し、上記プ
リドライバ段により駆動されるメインドライバ段を高い
電圧が印加される基板上に設けられた回路素子を使用し
て構成し、接地電位が印加される基板をスライス工程で
共通に使用するようにしたものである。
置は、マスタ工程時に入出力回路部の基板を予め複数個
に分割しておき、各基板にその基板に印加される電源電
圧に対応したスライスセルを少なくとも２種類設け、入
出力回路のプリドライバ段を低い電源電圧が印加される
基板上に設けられた回路素子を使用して構成し、上記プ
リドライバ段により駆動されるメインドライバ段を高い
電圧が印加される基板上に設けられた回路素子を使用し
て構成し、接地電位が印加される基板をスライス工程で
共通に使用するようにしたものである。
【００１５】
【作用】本願の第１乃至第３の発明では、スライス工程
において同一の電源電圧を用いる入出力回路のみを同一
の基板上に構成するため、複数の電源装置相互間で基板
を通じて電流が流れることはない。また、それぞれの基
板上の入出力回路に対して、他の基板上の入出力回路に
対して影響を与えることなく最適の電源電圧を選択して
印加することができる。また、本願の第４の発明では、
上記の作用に加えてプリドライバ段、メインドライバ段
にそれぞれ最適の電源電圧を印加することにより、必要
な駆動能力を維持しつつ消費電力を低減する作用があ
る。
において同一の電源電圧を用いる入出力回路のみを同一
の基板上に構成するため、複数の電源装置相互間で基板
を通じて電流が流れることはない。また、それぞれの基
板上の入出力回路に対して、他の基板上の入出力回路に
対して影響を与えることなく最適の電源電圧を選択して
印加することができる。また、本願の第４の発明では、
上記の作用に加えてプリドライバ段、メインドライバ段
にそれぞれ最適の電源電圧を印加することにより、必要
な駆動能力を維持しつつ消費電力を低減する作用があ
る。
【００１６】
【実施例】実施例１ 図１は本願発明の半導体集積回路装置の第１の実施例の
チップ構成を示す図である。同図中で、従来装置と同等
部分には同じ参照番号が付されている。すなわち、１は
入出力パッド、２は内部領域、５は金属配線である。本
願発明の第１の実施例では、第１導電形の基板として予
め分離された第１基板２３と第２基板２４とが設けられ
ており、また第２導電形の第３基板２５が設けられてい
る。図２（ａ）は図１中の点線１８で囲んだ第１基板２
３と第３基板２５とを含む第１のセル部分にスライスセ
ルを置いたときの拡大レイアウト図であり、図２（ｂ）
は図１中の点線２０で囲んだ第２基板２４と第３基板２
５とを含む第２のセル部分にスライスセルを置いたとき
の拡大レイアウト図である。
チップ構成を示す図である。同図中で、従来装置と同等
部分には同じ参照番号が付されている。すなわち、１は
入出力パッド、２は内部領域、５は金属配線である。本
願発明の第１の実施例では、第１導電形の基板として予
め分離された第１基板２３と第２基板２４とが設けられ
ており、また第２導電形の第３基板２５が設けられてい
る。図２（ａ）は図１中の点線１８で囲んだ第１基板２
３と第３基板２５とを含む第１のセル部分にスライスセ
ルを置いたときの拡大レイアウト図であり、図２（ｂ）
は図１中の点線２０で囲んだ第２基板２４と第３基板２
５とを含む第２のセル部分にスライスセルを置いたとき
の拡大レイアウト図である。
【００１７】本発明の第１の実施例では、マスタ工程時
に、予め入出力回路部の基板を第１の電源電圧ＶDD1 が
印加される第１導電形の第１基板２３、第２の電源電圧
ＶDD2 が印加される第１の導電形の第２基板２４、およ
び接地電位が印加される第２の導電形の第３基板２５の
３つに分割しておく。続くスライス工程で、図２
（ａ）、（ｂ）に示すように同一レイアウトをもつスラ
イスセルを配置する。具体的には、図２（ａ）の第１基
板２３上に第１導電形のＭＯＳトランジスタ２６、２７
が形成され、第３基板２５上に第２導電形のＭＯＳトラ
ンジスタ２８、２９が形成されている。また、図２
（ｂ）の第２基板２４上に第１導電形のＭＯＳトランジ
スタ３０、３１が形成され、第３基板２５上に第２導電
形のＭＯＳトランジスタ３２、３３が形成されている。
に、予め入出力回路部の基板を第１の電源電圧ＶDD1 が
印加される第１導電形の第１基板２３、第２の電源電圧
ＶDD2 が印加される第１の導電形の第２基板２４、およ
び接地電位が印加される第２の導電形の第３基板２５の
３つに分割しておく。続くスライス工程で、図２
（ａ）、（ｂ）に示すように同一レイアウトをもつスラ
イスセルを配置する。具体的には、図２（ａ）の第１基
板２３上に第１導電形のＭＯＳトランジスタ２６、２７
が形成され、第３基板２５上に第２導電形のＭＯＳトラ
ンジスタ２８、２９が形成されている。また、図２
（ｂ）の第２基板２４上に第１導電形のＭＯＳトランジ
スタ３０、３１が形成され、第３基板２５上に第２導電
形のＭＯＳトランジスタ３２、３３が形成されている。
【００１８】図２（ａ）では、スライスセル内金属配線
によりトランジスタ２６、２８は第１インバータ回路を
構成するように接続され、トランジスタ２７、２９は上
記第１インバータ回路と縦続接続された第２インバータ
回路を構成するように接続されている。具体的には、ト
ランジスタ２６、２８のゲート２６Ｇ、２８Ｇは相互に
接続されて、配線３５により内部領域２中の集積回路に
接続され、トランジスタ２６、２８のドレインは相互に
接続されて、トランジスタ２７、２９の相互に接続され
たゲート２７Ｇ、２９Ｇに接続され、トランジスタ２
７、２９のドレインは相互に接続されて入出力パッド１
に接続されている。第１基板２３上に形成されたトラン
ジスタ２６、２７の各ソースはＶDD1 の電圧が印加され
る第１電源端子３８に接続され、第３基板２５上に形成
されたトランジスタ２８、２９の各ソースは接地電位点
３９に接続されている。かくして、図２（ａ）は内部領
域２中の集積回路と入出力パッド１とを接続する２個の
インバータの縦続接続からなる入出力回路を構成してい
る。
によりトランジスタ２６、２８は第１インバータ回路を
構成するように接続され、トランジスタ２７、２９は上
記第１インバータ回路と縦続接続された第２インバータ
回路を構成するように接続されている。具体的には、ト
ランジスタ２６、２８のゲート２６Ｇ、２８Ｇは相互に
接続されて、配線３５により内部領域２中の集積回路に
接続され、トランジスタ２６、２８のドレインは相互に
接続されて、トランジスタ２７、２９の相互に接続され
たゲート２７Ｇ、２９Ｇに接続され、トランジスタ２
７、２９のドレインは相互に接続されて入出力パッド１
に接続されている。第１基板２３上に形成されたトラン
ジスタ２６、２７の各ソースはＶDD1 の電圧が印加され
る第１電源端子３８に接続され、第３基板２５上に形成
されたトランジスタ２８、２９の各ソースは接地電位点
３９に接続されている。かくして、図２（ａ）は内部領
域２中の集積回路と入出力パッド１とを接続する２個の
インバータの縦続接続からなる入出力回路を構成してい
る。
【００１９】図２（ｂ）のスライスセルは図２（ａ）と
同様に、トランジスタ３０と３２とからなる第１インバ
ータ回路と、トランジスタ３１と３３とからなる第２イ
ンバータ回路との縦続接続からなる入出力回路を構成し
ている。そして、第２基板２４上に形成されたトランジ
スタ３０、３１の各ソースはＶDD2 の電圧が印加される
第２電源端子４０に接続され、第３基板２５上に形成さ
れたトランジスタ３２、３３の各ソースは接地電位点３
９に接続されている。トランジスタ３０、３２の各ゲー
ト３０Ｇ、３２Ｇは相互に接続されて配線３５１により
内部領域２中の集積回路に接続され、トランジスタ３
１、３３のドレインは相互に接続されて入出力パッド１
に接続されている。
同様に、トランジスタ３０と３２とからなる第１インバ
ータ回路と、トランジスタ３１と３３とからなる第２イ
ンバータ回路との縦続接続からなる入出力回路を構成し
ている。そして、第２基板２４上に形成されたトランジ
スタ３０、３１の各ソースはＶDD2 の電圧が印加される
第２電源端子４０に接続され、第３基板２５上に形成さ
れたトランジスタ３２、３３の各ソースは接地電位点３
９に接続されている。トランジスタ３０、３２の各ゲー
ト３０Ｇ、３２Ｇは相互に接続されて配線３５１により
内部領域２中の集積回路に接続され、トランジスタ３
１、３３のドレインは相互に接続されて入出力パッド１
に接続されている。
【００２０】図３（ａ）は図２（ａ）の断面構造を示す
図で、半導体基板３６中に第１導電形の第１基板２３、
第２導電形の第３基板２５の各領域が互いに電気的に分
離された状態で設けられている。第１基板２３中には図
１３に示す従来の装置の断面構造と同様な態様でトラン
ジスタ２６、２７が形成されており、これらの各トラン
ジスタのソースはＶDD1 の第１電源端子３８に接続され
ている。また、第３基板２５中には同様にトランジスタ
２８、２９が形成されており、これらの各トランジスタ
のソースは接地電位点３９に接続されている。上記のト
ランジスタ２６〜２９は、図２（ａ）で説明した２段の
インバータ回路からなる入出力回路を構成するようにス
ライスセル内金属配線で配線されていることは言う迄も
ない。
図で、半導体基板３６中に第１導電形の第１基板２３、
第２導電形の第３基板２５の各領域が互いに電気的に分
離された状態で設けられている。第１基板２３中には図
１３に示す従来の装置の断面構造と同様な態様でトラン
ジスタ２６、２７が形成されており、これらの各トラン
ジスタのソースはＶDD1 の第１電源端子３８に接続され
ている。また、第３基板２５中には同様にトランジスタ
２８、２９が形成されており、これらの各トランジスタ
のソースは接地電位点３９に接続されている。上記のト
ランジスタ２６〜２９は、図２（ａ）で説明した２段の
インバータ回路からなる入出力回路を構成するようにス
ライスセル内金属配線で配線されていることは言う迄も
ない。
【００２１】図３（ｂ）は図２（ｂ）の断面構造を示す
図で、半導体基板３６中に第１導電形の第２基板２４、
第２導電形の第３基板２５の各領域が互いに電気的に分
離された状態で設けられており、第２基板２４中にトラ
ンジスタ３０、３１が、第３基板２５中にトランジスタ
３２、３３がそれぞれ形成されている。これらのトラン
ジスタ３０〜３３は図２（ｂ）で説明した２段のインバ
ータ回路からなる入出力回路を構成するようにスライス
セル内金属配線で配線されており、トランジスタ３０、
３１のソースはＶDD2 の第２電源端子４０に接続され、
トランジスタ３２、３３のソースは接地電位点３９に接
続されている。
図で、半導体基板３６中に第１導電形の第２基板２４、
第２導電形の第３基板２５の各領域が互いに電気的に分
離された状態で設けられており、第２基板２４中にトラ
ンジスタ３０、３１が、第３基板２５中にトランジスタ
３２、３３がそれぞれ形成されている。これらのトラン
ジスタ３０〜３３は図２（ｂ）で説明した２段のインバ
ータ回路からなる入出力回路を構成するようにスライス
セル内金属配線で配線されており、トランジスタ３０、
３１のソースはＶDD2 の第２電源端子４０に接続され、
トランジスタ３２、３３のソースは接地電位点３９に接
続されている。
【００２２】上記の第１の実施例では、異なる電源電圧
ＶDD1 、ＶDD2 が印加される第１導電形の第１の基板２
３、第２の基板２４は互いに分離されているから、２つ
の電源装置間で基板を通して不所望な電流が流れること
はない。また、このことによって各基板に印加される電
圧を、その基板上に形成された回路動作に最も適した電
圧に自由に設定することができる。
ＶDD1 、ＶDD2 が印加される第１導電形の第１の基板２
３、第２の基板２４は互いに分離されているから、２つ
の電源装置間で基板を通して不所望な電流が流れること
はない。また、このことによって各基板に印加される電
圧を、その基板上に形成された回路動作に最も適した電
圧に自由に設定することができる。
【００２３】実施例２ 図４は本発明の半導体集積回路装置の第２の実施例のチ
ップ構成を示す図である。第１の実施例と同様に、１は
入出力パッド、２は内部領域、５は金属配線である。４
１は第１導電形の第１基板、４２は第２導電形の第２基
板、４３は第１導電形の第３基板、４４は第２導電形の
第４基板である。図５（ａ）、（ｂ）は図４中の点線４
５で囲んで１個のセル部分にそれぞれＭＯＳトランジス
タを含むスライスセルを置いたときの拡大レイアウト図
である。
ップ構成を示す図である。第１の実施例と同様に、１は
入出力パッド、２は内部領域、５は金属配線である。４
１は第１導電形の第１基板、４２は第２導電形の第２基
板、４３は第１導電形の第３基板、４４は第２導電形の
第４基板である。図５（ａ）、（ｂ）は図４中の点線４
５で囲んで１個のセル部分にそれぞれＭＯＳトランジス
タを含むスライスセルを置いたときの拡大レイアウト図
である。
【００２４】本発明の第２の実施例では、マスタ工程時
に、入出力回路部の基板を第１の電源装置ＶDD1 が印加
される第１導電形の第１基板４１、第１接地電位が印加
される第２導電形の第２基板４２、第２の電源電圧Ｖ
DD2 が印加される第１導電形の第３基板４３、および第
２接地電位が印加される第２導電形の第４基板４４の４
つに分割しておく。続くスライス工程で、図５（ａ）、
（ｂ）に示すように異なる基板電圧で動作する少なくと
も２種類のスライスセルを設ける。例えば、図５（ａ）
に示すように、第１入出力セル４５１を構成する第１基
板４１と第２基板４２上に形成されたトランジスタ５１
〜５４をスライスセル内金属配線で配線して、例えば２
個のインバータを縦続接続してなる第１の入出力回路を
構成する。第１基板４１上に形成されたトランジスタ５
１、５２の各ソースは第１の電源電圧ＶDD1 が印加され
る第１電源端子３８に接続され、第２の基板４２上に形
成されたトランジスタ５３、５４の各ソースは第１接地
電位点４８に接続されている。また、トランジスタ５
１、５３のゲートは相互に接続されて、配線４０１によ
り内部領域２中の集積回路に接続され、トランジスタ５
２、５４のドレインは相互に接続されて入出力パッド１
に接続されている。
に、入出力回路部の基板を第１の電源装置ＶDD1 が印加
される第１導電形の第１基板４１、第１接地電位が印加
される第２導電形の第２基板４２、第２の電源電圧Ｖ
DD2 が印加される第１導電形の第３基板４３、および第
２接地電位が印加される第２導電形の第４基板４４の４
つに分割しておく。続くスライス工程で、図５（ａ）、
（ｂ）に示すように異なる基板電圧で動作する少なくと
も２種類のスライスセルを設ける。例えば、図５（ａ）
に示すように、第１入出力セル４５１を構成する第１基
板４１と第２基板４２上に形成されたトランジスタ５１
〜５４をスライスセル内金属配線で配線して、例えば２
個のインバータを縦続接続してなる第１の入出力回路を
構成する。第１基板４１上に形成されたトランジスタ５
１、５２の各ソースは第１の電源電圧ＶDD1 が印加され
る第１電源端子３８に接続され、第２の基板４２上に形
成されたトランジスタ５３、５４の各ソースは第１接地
電位点４８に接続されている。また、トランジスタ５
１、５３のゲートは相互に接続されて、配線４０１によ
り内部領域２中の集積回路に接続され、トランジスタ５
２、５４のドレインは相互に接続されて入出力パッド１
に接続されている。
【００２５】図５（ｂ）に示すように、第２入出力セル
４５２を構成する第３基板４３と第４基板４４上に形成
されたトランジスタ５５〜５８をスライスセル内金属配
線で配線して、例えば２個のインバータを縦続接続して
なる第２の入出力回路を構成する。第３基板４３上に形
成されたトランジスタ５５、５６の各ソースは第２の電
源電圧ＶDD2 が印加される第２電源端子４０に接続さ
れ、第４基板４４上に形成されたトランジスタ５７、５
８の各ソースは第２接地電位点５０に接続されている。
また、トランジスタ５５、５７のゲートは相互に接続さ
れて、配線４０２により内部領域２中の集積回路に接続
され、トランジスタ５６、５８のドレインは相互に接続
されて入出力パッド１に接続されている。
４５２を構成する第３基板４３と第４基板４４上に形成
されたトランジスタ５５〜５８をスライスセル内金属配
線で配線して、例えば２個のインバータを縦続接続して
なる第２の入出力回路を構成する。第３基板４３上に形
成されたトランジスタ５５、５６の各ソースは第２の電
源電圧ＶDD2 が印加される第２電源端子４０に接続さ
れ、第４基板４４上に形成されたトランジスタ５７、５
８の各ソースは第２接地電位点５０に接続されている。
また、トランジスタ５５、５７のゲートは相互に接続さ
れて、配線４０２により内部領域２中の集積回路に接続
され、トランジスタ５６、５８のドレインは相互に接続
されて入出力パッド１に接続されている。
【００２６】図６は図５（ａ）、（ｂ）の断面構造を示
す図で、半導体基板５９中に第１導電形の第１基板４
１、第２導電形の第２基板４２、第１導電形の第３基板
４３、第２導電形の第４基板４４となる各領域が互いに
電気的に分離された状態で設けられている。第１基板４
１中にトランジスタ５１、５２が、第２基板４２中にト
ランジスタ５３、５４が、第３基板４３中にトランジス
タ５５、５６が、第４基板４４中にトランジスタ５７、
５８がそれぞれ形成されている。これらの各トランジス
タは、図５（ａ）、（ｂ）で説明したように、必要に応
じて２段のインバータ回路からなる入出力回路を構成す
るようにスライスセル内金属配線で互いに接続される。
基板４１〜４４上に配置されるスライスセルに応じて、
第１基板４１上のトランジスタ５１、５２のソースがＶ
DD1 の第１電源端子３８に接続され、第２基板上のトラ
ンジスタ５３、５４のソースが第１接地電位点４８に接
続され、また、第３基板４３上のトランジスタ５５、５
６のソースがＶDD2 の第２電源端子４０に接続され、第
４基板４４上のトランジスタ５７、５８のソースが第２
接地電位点５０に接続されることは図５（ａ）、（ｂ）
で説明した通りである。
す図で、半導体基板５９中に第１導電形の第１基板４
１、第２導電形の第２基板４２、第１導電形の第３基板
４３、第２導電形の第４基板４４となる各領域が互いに
電気的に分離された状態で設けられている。第１基板４
１中にトランジスタ５１、５２が、第２基板４２中にト
ランジスタ５３、５４が、第３基板４３中にトランジス
タ５５、５６が、第４基板４４中にトランジスタ５７、
５８がそれぞれ形成されている。これらの各トランジス
タは、図５（ａ）、（ｂ）で説明したように、必要に応
じて２段のインバータ回路からなる入出力回路を構成す
るようにスライスセル内金属配線で互いに接続される。
基板４１〜４４上に配置されるスライスセルに応じて、
第１基板４１上のトランジスタ５１、５２のソースがＶ
DD1 の第１電源端子３８に接続され、第２基板上のトラ
ンジスタ５３、５４のソースが第１接地電位点４８に接
続され、また、第３基板４３上のトランジスタ５５、５
６のソースがＶDD2 の第２電源端子４０に接続され、第
４基板４４上のトランジスタ５７、５８のソースが第２
接地電位点５０に接続されることは図５（ａ）、（ｂ）
で説明した通りである。
【００２７】第２の実施例では、ＶDD1 、ＶDD2 の電源
電圧が印加される基板４１と４３は電気的に分離されて
いるため、２つの電源装置間で基板を経由して電流が流
れることはない。また、図４の点線で囲んだセル部分４
５に電源電圧に応じて図５（ａ）、（ｂ）に示すように
少なくとも２種類のスライスセルを自由に配置すること
ができるため、チップ上の全ての入出力端子位置で同一
の入出力端子を任意の電源電圧で動作する入出力回路用
として自由に選択して使用することができる。
電圧が印加される基板４１と４３は電気的に分離されて
いるため、２つの電源装置間で基板を経由して電流が流
れることはない。また、図４の点線で囲んだセル部分４
５に電源電圧に応じて図５（ａ）、（ｂ）に示すように
少なくとも２種類のスライスセルを自由に配置すること
ができるため、チップ上の全ての入出力端子位置で同一
の入出力端子を任意の電源電圧で動作する入出力回路用
として自由に選択して使用することができる。
【００２８】実施例３ 図７は本発明の集積回路装置の第３の実施例のチップ構
成を示す図である。第１、第２の実施例と同様に１は入
出力パッド、２は内部領域、５は金属配線である。６１
は第１導電形の第１基板、６３は第２導電形の第３基
板、６２は第１導電形の第２基板である。図８（ａ）、
（ｂ）は図７中の点線６４で囲んだ１個のセル部分にス
ライスセルを置いたときの拡大レイアウト図である。
成を示す図である。第１、第２の実施例と同様に１は入
出力パッド、２は内部領域、５は金属配線である。６１
は第１導電形の第１基板、６３は第２導電形の第３基
板、６２は第１導電形の第２基板である。図８（ａ）、
（ｂ）は図７中の点線６４で囲んだ１個のセル部分にス
ライスセルを置いたときの拡大レイアウト図である。
【００２９】本発明の第３の実施例では、マスタ工程時
に、入出力回路部の基板を第１の電源電圧ＶDD1 が印加
される第１導電形の第１基板６１、接地電位が印加され
る第２導電形の第３基板６３、および第２の電源電圧Ｖ
DD2 が印加される第１導電形の第２基板６２の３つに分
割しておく。続くスライス工程で図８（ａ）、（ｂ）に
示すように異なる基板電圧で動作する少なくとも２種類
のスライスセルを設ける。例えば、図８（ａ）に示すよ
うに、第１入出力セル６４１を構成する第１基板６１と
第３基板６３上に形成されたＭＯＳトランジスタ７１〜
７４をスライスセル内金属配線で配線して、例えば２個
のインバータを縦続接続してなる第１の入出力回路を構
成する。第１基板６１上に形成されたトランジスタ７
１、７２の各ソースは第１の電源電圧ＶDD1 が印加され
る第１電源端子３８に接続され、第３基板６３上に形成
されたトランジスタ７３、７４の各ソースは接地電位点
３９に接続されている。また、トランジスタ７１、７３
のゲートは相互に接続されて、配線６０１により内部領
域２中の集積回路に接続され、トランジスタ７２、７４
のドレインは相互に接続されて入出力パッド１に接続さ
れている。
に、入出力回路部の基板を第１の電源電圧ＶDD1 が印加
される第１導電形の第１基板６１、接地電位が印加され
る第２導電形の第３基板６３、および第２の電源電圧Ｖ
DD2 が印加される第１導電形の第２基板６２の３つに分
割しておく。続くスライス工程で図８（ａ）、（ｂ）に
示すように異なる基板電圧で動作する少なくとも２種類
のスライスセルを設ける。例えば、図８（ａ）に示すよ
うに、第１入出力セル６４１を構成する第１基板６１と
第３基板６３上に形成されたＭＯＳトランジスタ７１〜
７４をスライスセル内金属配線で配線して、例えば２個
のインバータを縦続接続してなる第１の入出力回路を構
成する。第１基板６１上に形成されたトランジスタ７
１、７２の各ソースは第１の電源電圧ＶDD1 が印加され
る第１電源端子３８に接続され、第３基板６３上に形成
されたトランジスタ７３、７４の各ソースは接地電位点
３９に接続されている。また、トランジスタ７１、７３
のゲートは相互に接続されて、配線６０１により内部領
域２中の集積回路に接続され、トランジスタ７２、７４
のドレインは相互に接続されて入出力パッド１に接続さ
れている。
【００３０】また、図８（ｂ）に示すように、第２入出
力セル６４２を構成する第２基板６２と第３基板６３上
に形成されたＭＯＳトランジスタ７３〜７６をスライス
セル内金属配線で配線して、同様に２個のインバータを
縦続接続してなる第２の入出力回路を構成する。第２基
板６２上に形成されたトランジスタ７５、７６の各ソー
スは第２の電源電圧ＶDD2 が印加される第２電源端子４
０に接続され、第３基板６３上に形成されたトランジス
タ７３、７４の各ソースは接地電位点３９に接続されて
いる。また、トランジスタ７３、７５の各ゲートは相互
に接続されて、配線６０２により内部領域２中の集積回
路に接続され、トランジスタ７４、７６のドレインは相
互に接続されて入出力パッド１に接続されている。
力セル６４２を構成する第２基板６２と第３基板６３上
に形成されたＭＯＳトランジスタ７３〜７６をスライス
セル内金属配線で配線して、同様に２個のインバータを
縦続接続してなる第２の入出力回路を構成する。第２基
板６２上に形成されたトランジスタ７５、７６の各ソー
スは第２の電源電圧ＶDD2 が印加される第２電源端子４
０に接続され、第３基板６３上に形成されたトランジス
タ７３、７４の各ソースは接地電位点３９に接続されて
いる。また、トランジスタ７３、７５の各ゲートは相互
に接続されて、配線６０２により内部領域２中の集積回
路に接続され、トランジスタ７４、７６のドレインは相
互に接続されて入出力パッド１に接続されている。
【００３１】図９は図８（ａ）、（ｂ）の断面構造を示
す図で、半導体基板６９中に第１導電形の第１基板６
１、第１導電形の第２基板６２、第２導電形の第３基板
６３となる各領域が互いに電気的に分離された状態で設
けられている。第１基板６１中にトランジスタ７１、７
２が、第２基板６２中にトランジスタ７５、７６が、第
３基板６３中にトランジスタ７３、７４がそれぞれ形成
されている。これらの各トランジスタは、図８（ａ）、
（ｂ）で説明したように２段のインバータ回路からなる
入出力回路を構成するようにスライスセル内金属配線で
互いに接続される。前述のように第１入出力セル６４１
は第１基板６１と第３基板６３とによって構成され、第
１基板６１上のトランジスタ７１、７２の各ソースはＶ
DD1 の第１電源端子３８に接続され、第３基板６３上の
トランジスタ７３、７４の各ソースは接地電位点３９に
接続されている。また、第２入出力セル６４２は第２基
板６２と第３基板６６とによって構成され、第２基板６
２上のトランジスタ７５、７６のソースはＶDD2 の第２
電源端子４０に接続され、第３基板６３上のトランジス
タ７３、７４は接地電位点３９に接続されている。
す図で、半導体基板６９中に第１導電形の第１基板６
１、第１導電形の第２基板６２、第２導電形の第３基板
６３となる各領域が互いに電気的に分離された状態で設
けられている。第１基板６１中にトランジスタ７１、７
２が、第２基板６２中にトランジスタ７５、７６が、第
３基板６３中にトランジスタ７３、７４がそれぞれ形成
されている。これらの各トランジスタは、図８（ａ）、
（ｂ）で説明したように２段のインバータ回路からなる
入出力回路を構成するようにスライスセル内金属配線で
互いに接続される。前述のように第１入出力セル６４１
は第１基板６１と第３基板６３とによって構成され、第
１基板６１上のトランジスタ７１、７２の各ソースはＶ
DD1 の第１電源端子３８に接続され、第３基板６３上の
トランジスタ７３、７４の各ソースは接地電位点３９に
接続されている。また、第２入出力セル６４２は第２基
板６２と第３基板６６とによって構成され、第２基板６
２上のトランジスタ７５、７６のソースはＶDD2 の第２
電源端子４０に接続され、第３基板６３上のトランジス
タ７３、７４は接地電位点３９に接続されている。
【００３２】この第３の実施例でも、ＶDD1 、ＶDD2 の
電源電圧が印加される基板６１と６２は電気的に分離さ
れているため、２つの電源装置間で基板を経由して電流
が流れることはない。また、図７の点線で囲んだ入出力
セル部分６４に電源電圧に応じて図８（ａ）、（ｂ）に
示すように少なくとも２種類のスライスセルを自由に配
置することができるため、チップ上の全ての入出力端子
位置で同一の入出力回路を任意の電源電圧で動作する入
出力回路用として自由に使用することができる。さら
に、この実施例では、スライスセル中で接地電位が印加
される第２導電形の第３基板６３を２種の入出力セル６
４１、６４２で共有しているため、セル面積が小さくて
すむ。
電源電圧が印加される基板６１と６２は電気的に分離さ
れているため、２つの電源装置間で基板を経由して電流
が流れることはない。また、図７の点線で囲んだ入出力
セル部分６４に電源電圧に応じて図８（ａ）、（ｂ）に
示すように少なくとも２種類のスライスセルを自由に配
置することができるため、チップ上の全ての入出力端子
位置で同一の入出力回路を任意の電源電圧で動作する入
出力回路用として自由に使用することができる。さら
に、この実施例では、スライスセル中で接地電位が印加
される第２導電形の第３基板６３を２種の入出力セル６
４１、６４２で共有しているため、セル面積が小さくて
すむ。
【００３３】図１０は図７の第３の実施例のマスタを使
用してこれに他のレイアウトをもったスライスセルを配
置して構成された他の入出力回路を示したものである。
この入出力回路は、第１基板６１上のトランジスタ７１
と第３基板６３上のトランジスタ７３とにより構成され
た第１インバータからなるプリドライバ段と、第２基板
６２上のトランジスタ７６と第３基板６３上のトランジ
スタ７４とにより構成された第２インバータからなるメ
インドライバ段とを縦続接続して構成されている。
用してこれに他のレイアウトをもったスライスセルを配
置して構成された他の入出力回路を示したものである。
この入出力回路は、第１基板６１上のトランジスタ７１
と第３基板６３上のトランジスタ７３とにより構成され
た第１インバータからなるプリドライバ段と、第２基板
６２上のトランジスタ７６と第３基板６３上のトランジ
スタ７４とにより構成された第２インバータからなるメ
インドライバ段とを縦続接続して構成されている。
【００３４】図１０をさらに詳しく説明すると、トラン
ジスタ７１と７３のゲートは相互に接続されて、配線６
０３により内部領域２中の集積回路に接続され、トラン
ジスタ７１と７３のドレインは相互に接続されてトラン
ジスタ７４と７６の相互に接続されたゲートに接続さ
れ、トランジスタ７４と７６のドレインは相互に接続さ
れて入出力パッド１に接続されている。トランジスタ７
１のソースは低い電源電圧ＶDD1 が与えられる第１電源
端子３８に接続され、トランジスタ７３のソースは接地
電位点３９に接続されている。かくして、トランジスタ
７１と７３とからなるプリドライバ段は低電圧で動作す
る。トランジスタ７４のソースは接地電位点３９に接続
され、トランジスタ７６のソースは高い電源電圧ＶDD2
が与えられる第２電源端子４０に接続されている。かく
して、トランジスタ７４と７６とからなるメインドライ
バ段は高電圧で動作する。
ジスタ７１と７３のゲートは相互に接続されて、配線６
０３により内部領域２中の集積回路に接続され、トラン
ジスタ７１と７３のドレインは相互に接続されてトラン
ジスタ７４と７６の相互に接続されたゲートに接続さ
れ、トランジスタ７４と７６のドレインは相互に接続さ
れて入出力パッド１に接続されている。トランジスタ７
１のソースは低い電源電圧ＶDD1 が与えられる第１電源
端子３８に接続され、トランジスタ７３のソースは接地
電位点３９に接続されている。かくして、トランジスタ
７１と７３とからなるプリドライバ段は低電圧で動作す
る。トランジスタ７４のソースは接地電位点３９に接続
され、トランジスタ７６のソースは高い電源電圧ＶDD2
が与えられる第２電源端子４０に接続されている。かく
して、トランジスタ７４と７６とからなるメインドライ
バ段は高電圧で動作する。
【００３５】図１０の入出力回路は、プリドライバ段、
メインドライバ段共に高電圧が印加される例えば図８
（ｂ）のような回路に比してスイッチング速度は若干遅
いが、消費電力が小さくなる。また、図８（ａ）のよう
な入力インバータ、出力インバータが共に低電圧で動作
する回路に比して遙かに速いスイッチング速度が得られ
る。
メインドライバ段共に高電圧が印加される例えば図８
（ｂ）のような回路に比してスイッチング速度は若干遅
いが、消費電力が小さくなる。また、図８（ａ）のよう
な入力インバータ、出力インバータが共に低電圧で動作
する回路に比して遙かに速いスイッチング速度が得られ
る。
【００３６】
【発明の効果】以上のように、本発明においては、マス
タ工程で基板領域を複数に分割し、スライス工程で入出
力回路部の電源電圧を任意に選択できるように構成した
ので、必要に応じて複数の電源電圧を使用することがで
きる。また、このことにより、いずれの電源を使用する
かはスライスセルにおいて任意に選択できるから、チッ
プのすべての入出力端子で電源電圧を選択することがで
きるという効果が得られる。さらに、各入出力回路にお
いて、例えばプリドライバ段となる部分を低電圧で動作
させ、メインドライバ段となる部分を高電圧で動作させ
るように電源電圧を選択することにより、必要な駆動能
力を維持しつつ消費電力の低減化が計れるという効果も
得られる。
タ工程で基板領域を複数に分割し、スライス工程で入出
力回路部の電源電圧を任意に選択できるように構成した
ので、必要に応じて複数の電源電圧を使用することがで
きる。また、このことにより、いずれの電源を使用する
かはスライスセルにおいて任意に選択できるから、チッ
プのすべての入出力端子で電源電圧を選択することがで
きるという効果が得られる。さらに、各入出力回路にお
いて、例えばプリドライバ段となる部分を低電圧で動作
させ、メインドライバ段となる部分を高電圧で動作させ
るように電源電圧を選択することにより、必要な駆動能
力を維持しつつ消費電力の低減化が計れるという効果も
得られる。
【図１】本発明のマスタスライス方式半導体集積回路装
置の第１の実施例のチップ構成を示す図である。
置の第１の実施例のチップ構成を示す図である。
【図２】（ａ）は図１のチップ構成中の第１のセル部分
にスライスセルを置いたときの拡大レイアウト図であ
り、（ｂ）は図１のチップ構成中の第２のセル部分にス
ライスセルを置いたときの拡大レイアウト図である。
にスライスセルを置いたときの拡大レイアウト図であ
り、（ｂ）は図１のチップ構成中の第２のセル部分にス
ライスセルを置いたときの拡大レイアウト図である。
【図３】（ａ）は図１のチップ構成中の第１のセル部分
の縦断面構造を示す拡大図であり、（ｂ）は図１のチッ
プ構成中の第２のセル部分の縦断面構造を示す拡大図で
ある。
の縦断面構造を示す拡大図であり、（ｂ）は図１のチッ
プ構成中の第２のセル部分の縦断面構造を示す拡大図で
ある。
【図４】本発明のマスタスライス方式半導体集積回路装
置の第２の実施例のチップ構成を示す図である。
置の第２の実施例のチップ構成を示す図である。
【図５】（ａ）は図４のチップ構成中の１個のセル部分
に第１のスライスセルを置いたときの拡大レイアウト図
であり、（ｂ）は図４のチップ構成中の１個のセル部分
に第２のスライスセルを置いたときの拡大レイアウト図
である。
に第１のスライスセルを置いたときの拡大レイアウト図
であり、（ｂ）は図４のチップ構成中の１個のセル部分
に第２のスライスセルを置いたときの拡大レイアウト図
である。
【図６】図４のチップ構成中の１個のセル部分の縦断面
構造を示す拡大図である。
構造を示す拡大図である。
【図７】本発明のマスタスライス方式半導体集積回路装
置の第３の実施例のチップ構成を示す図である。
置の第３の実施例のチップ構成を示す図である。
【図８】（ａ）は図７のチップ構成中の１個のセル部分
に第１のスライスセルを置いたときの拡大レイアウト図
であり、（ｂ）は図７のチップ構成中の１個のセル部分
に第２のスライスセルを置いたときの拡大レイアウト図
である。
に第１のスライスセルを置いたときの拡大レイアウト図
であり、（ｂ）は図７のチップ構成中の１個のセル部分
に第２のスライスセルを置いたときの拡大レイアウト図
である。
【図９】図７のチップ構成中の１個のセル部分の縦断面
構造を示す拡大図である。
構造を示す拡大図である。
【図１０】図７のチップ構成中の１個のセル部分に第３
のスライスセルを置いたときの拡大レイアウト図であ
る。
のスライスセルを置いたときの拡大レイアウト図であ
る。
【図１１】図１１は従来の半導体集積回路装置の一例の
チップ構成を示す図である。
チップ構成を示す図である。
【図１２】図１１の従来の半導体集積回路装置の１個の
セル部分を拡大して示した図である。
セル部分を拡大して示した図である。
【図１３】図１１の従来の半導体集積回路装置の１個の
セル部分の縦断面構造を示す拡大図である。
セル部分の縦断面構造を示す拡大図である。
１ 入出力パッド １８ 第１の入出力セル ２０ 第２の入出力セル ２３ 第１基板 ２４ 第２基板 ２５ 第３基板 ２６〜３２ トランジスタ ３８ 第１電源端子 ３９ 接地電位点 ４０ 第２電源端子 ４１ 第１基板 ４２ 第２基板 ４３ 第３基板 ４４ 第４基板 ４５ １個のセル部分 ４８ 第１接地電位点 ５０ 第２接地電位点 ５１〜５８ トランジスタ ６１ 第１基板 ６２ 第２基板 ６３ 第３基板 ６４ １個のセル部分 ４５１ 第１入出力セル ４５２ 第１入出力セル ６４１ 第１入出力セル ６４２ 第２入出力セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡辺 雅臣 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (5)
- 【請求項１】 入出力回路部が、マスタ工程時に予め複
数個に分割された基板を有し、スライス工程で各基板に
入出力回路を構成してなり、異なる基板上の入出力回路
に対して異なる電源電圧を印加するようにしたことを特
徴とするマスタスライス方式半導体集積回路装置。 - 【請求項２】 入出力回路部の基板が第１の電源電圧が
印加される第１の導電形の第１基板と、第２の電源電圧
が印加される第１の導電形の第２基板と、接地電位が印
加される第２導電形の第３基板とに分割されており、第
１の入出力セルは上記第１基板と第３基板とを含み、第
１入出力回路が第１の入出力セルの第１基板と第３基板
上に形成された回路素子を用いて構成され、第２の入出
力セルは上記第２基板と第３基板とを含み、第２入出力
回路が第２の入出力セルの第２基板と第３基板上に形成
された回路素子を用いて構成されていることを特徴とす
るマスタスライス方式半導体集積回路装置。 - 【請求項３】 入出力回路部の基板が第１の電源電圧が
印加される第１の導電形の第１基板と、第２の電源電圧
が印加される第１の導電形の第２基板と、接地電位が印
加される第２導電形の第３基板とに分割されており、第
１の入出力セルは上記第１乃至第３基板を含み、第１入
出力回路が第１の入出力セルの第１基板と第３基板上に
形成された回路素子を用いて構成され、第２の入出力セ
ルは上記第１乃至第３基板を含み、第２入出力回路が第
２の入出力セルの第２基板と第３基板上に形成された回
路素子を用いて構成されていることを特徴とするマスタ
スライス方式半導体集積回路装置。 - 【請求項４】 入出力回路部の基板が第１の電源電圧が
印加される第１の導電形の第１基板と、第２の電源電圧
が印加される第１の導電形の第２基板と、接地電位が印
加される第２導電形の第３基板とに分割されており、入
出力セルは上記第１乃至第３基板を含み、入出力回路が
上記第１基板と第３基板上に形成された回路素子により
構成されたプリドライバ段と、上記第２基板と第３基板
上に形成された回路素子により構成され、上記プリドラ
イバ段により駆動されるメインドライバ段との縦続接続
からなることを特徴とするマスタスライス方式半導体集
積回路装置。 - 【請求項５】 入出力回路部の基板が第１の電源電圧が
印加される第１の導電形の第１基板と、第１の接地電位
が印加される第２の導電形の第２基板と、第２の電源電
圧が印加される第１の導電形の第３基板と、第２の接地
電位が印加される第２の導電形の第４基板とに分割され
ており、第１の入出力セルは上記第１乃至第４基板を含
み、第１入出力回路が上記第１基板と第２基板上に形成
された回路素子を用いて構成され、第２の入出力セルは
上記第１乃至第４基板を含み、第２入出力回路が上記第
３基板と第４基板上に形成された回路素子を用いて構成
されていることを特徴とするマスタスライス方式半導体
集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152131A JP2822781B2 (ja) | 1992-06-11 | 1992-06-11 | マスタスライス方式半導体集積回路装置 |
| US08/075,211 US5404035A (en) | 1992-06-11 | 1993-06-10 | Multi-voltage-level master-slice integrated circuit |
| US08/326,086 US5552618A (en) | 1992-06-11 | 1994-10-19 | Multi-voltage-lever master-slice integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152131A JP2822781B2 (ja) | 1992-06-11 | 1992-06-11 | マスタスライス方式半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343648A true JPH05343648A (ja) | 1993-12-24 |
| JP2822781B2 JP2822781B2 (ja) | 1998-11-11 |
Family
ID=15533734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152131A Expired - Fee Related JP2822781B2 (ja) | 1992-06-11 | 1992-06-11 | マスタスライス方式半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5404035A (ja) |
| JP (1) | JP2822781B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844263A (en) * | 1997-01-06 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device having independent circuit blocks and a power breaking means for selectively supplying power to the circuit blocks |
| JP2008206307A (ja) * | 2007-02-20 | 2008-09-04 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Families Citing this family (11)
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|---|---|---|---|---|
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| JP3487989B2 (ja) * | 1995-10-31 | 2004-01-19 | 富士通株式会社 | 半導体装置 |
| JP3962441B2 (ja) * | 1996-09-24 | 2007-08-22 | 富士通株式会社 | 半導体装置 |
| JP3209972B2 (ja) * | 1999-01-14 | 2001-09-17 | 沖電気工業株式会社 | 半導体集積回路装置 |
| JP3914649B2 (ja) * | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
| JP2001148464A (ja) * | 1999-11-18 | 2001-05-29 | Toshiba Microelectronics Corp | 半導体集積回路 |
| US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US7088322B2 (en) * | 2000-05-12 | 2006-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6792582B1 (en) | 2000-11-15 | 2004-09-14 | International Business Machines Corporation | Concurrent logical and physical construction of voltage islands for mixed supply voltage designs |
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-
1992
- 1992-06-11 JP JP4152131A patent/JP2822781B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-10 US US08/075,211 patent/US5404035A/en not_active Expired - Lifetime
-
1994
- 1994-10-19 US US08/326,086 patent/US5552618A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5404035A (en) | 1995-04-04 |
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