JP2912174B2 - ライブラリ群及びそれを用いた半導体集積回路 - Google Patents
ライブラリ群及びそれを用いた半導体集積回路Info
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Description
【０００１】
【産業上の利用分野】本発明は論理ゲートや機能ブロッ
クのライブラリ群及びそれを用いて構成した半導体集積
回路に関し、特に高速動作と低消費電力を両立させた論
理ゲートや機能ブロックのライブラリ群及びそれを用い
て構成した半導体集積回路に関する。
クのライブラリ群及びそれを用いて構成した半導体集積
回路に関し、特に高速動作と低消費電力を両立させた論
理ゲートや機能ブロックのライブラリ群及びそれを用い
て構成した半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下ＬＳＩと呼ぶ）の
論理回路は、インバータ、ＮＡＮＤゲート、ＮＯＲゲー
ト等の論理ゲートや、フリップフロップ回路等のように
数ゲートから数十ゲート規模の論理的にまとまりのある
機能ブロックから構成される。これらは個々のＬＳＩの
設計に先立って設計され、データベースの形態でライブ
ラリ群として用意されるのが一般的である。それゆえ、
論理ＬＳＩを設計することは、所望の機能や性能を満足
するようにライブラリ群に用意された論理ゲートや機能
ブロックをチップ上に配置し相互接続することと言え
る。
論理回路は、インバータ、ＮＡＮＤゲート、ＮＯＲゲー
ト等の論理ゲートや、フリップフロップ回路等のように
数ゲートから数十ゲート規模の論理的にまとまりのある
機能ブロックから構成される。これらは個々のＬＳＩの
設計に先立って設計され、データベースの形態でライブ
ラリ群として用意されるのが一般的である。それゆえ、
論理ＬＳＩを設計することは、所望の機能や性能を満足
するようにライブラリ群に用意された論理ゲートや機能
ブロックをチップ上に配置し相互接続することと言え
る。
【０００３】また一般に、ＬＳＩの論理回路は同一サイ
ズの基本トランジスタのアレイを用いて構成されること
が多い。ゲートアレイやエンベッデド・アレイはその典
型である。例えばＣＭＯＳ・ＬＳＩにおいては、複数の
Ｐチャネル型基本トランジスタと複数のＮチャネル型基
本トランジスタで基本セルを構成し、この基本セルをア
レイ状に並べることが一般的である。
ズの基本トランジスタのアレイを用いて構成されること
が多い。ゲートアレイやエンベッデド・アレイはその典
型である。例えばＣＭＯＳ・ＬＳＩにおいては、複数の
Ｐチャネル型基本トランジスタと複数のＮチャネル型基
本トランジスタで基本セルを構成し、この基本セルをア
レイ状に並べることが一般的である。
【０００４】ところで、論理ゲートや機能ブロックに
は、論理機能の働きと同時に負荷容量駆動の働きも持た
せなければならない。負荷容量は出力に接続される次段
の入力容量と配線容量から成っており、出力に接続され
るゲート数（ファンアウト数）と次段までの配線長によ
って定量化される。これらファンアウト数や配線長は各
ゲートやブロック毎に大きく異なるが、負荷容量駆動能
力を個々に最適設計することは、非常に多くの設計時間
を要したり正確な配線容量がレイアウト設計終了時でな
いとわからないなどのために、現実的でない。
は、論理機能の働きと同時に負荷容量駆動の働きも持た
せなければならない。負荷容量は出力に接続される次段
の入力容量と配線容量から成っており、出力に接続され
るゲート数（ファンアウト数）と次段までの配線長によ
って定量化される。これらファンアウト数や配線長は各
ゲートやブロック毎に大きく異なるが、負荷容量駆動能
力を個々に最適設計することは、非常に多くの設計時間
を要したり正確な配線容量がレイアウト設計終了時でな
いとわからないなどのために、現実的でない。
【０００５】そこで標準的な論理ゲートと標準的な負荷
状態を想定して、所望の遅延時間が得られるように基本
トランジスタのサイズを決めている。標準的な論理ゲー
トとして３入力ＮＡＮＤゲートが、標準的な負荷状態と
してファンアウト数が３で配線長が２ｍｍ程度を想定す
ることが多い。その結果、例えばＣＭＯＳ・ＬＳＩでは
基本トランジスタのチャネル幅は１０〜２０μｍに設定
される。
状態を想定して、所望の遅延時間が得られるように基本
トランジスタのサイズを決めている。標準的な論理ゲー
トとして３入力ＮＡＮＤゲートが、標準的な負荷状態と
してファンアウト数が３で配線長が２ｍｍ程度を想定す
ることが多い。その結果、例えばＣＭＯＳ・ＬＳＩでは
基本トランジスタのチャネル幅は１０〜２０μｍに設定
される。
【０００６】標準的な負荷状態よりも大きな負荷に対し
ては、大きな負荷駆動能力を有する論理ゲートや特別な
ドライバー回路を用意する。例えば簡単な論理ゲート等
では、パワーゲートと称して複数の同一ゲートを並列接
続したものを提供することが一般的である。
ては、大きな負荷駆動能力を有する論理ゲートや特別な
ドライバー回路を用意する。例えば簡単な論理ゲート等
では、パワーゲートと称して複数の同一ゲートを並列接
続したものを提供することが一般的である。
【０００７】このような論理ゲートや機能ブロックのラ
イブラリ群及びそれを用いて構成したＬＳＩでは、高速
性と低消費電力性に関して無駄が多く、両者の要求を同
時に満足することが困難であるという欠点がある。
イブラリ群及びそれを用いて構成したＬＳＩでは、高速
性と低消費電力性に関して無駄が多く、両者の要求を同
時に満足することが困難であるという欠点がある。
【０００８】ＣＭＯＳ回路を例として説明すると、負荷
駆動能力は論理構成とＭＯＳＦＥＴのチャネル幅とチャ
ネル長の比で決まる。例えば３入力ＮＡＮＤゲートで
は、３つのＮチャネルＭＯＳＦＥＴが縦積みに構成さ
れ、放電時の負荷駆動能力はインバータ・ゲートの１／
３に低下してしまう。このような場合でも標準負荷を高
速に駆動できるように、基本トランジスタのチャネル幅
は１０〜２０μｍと大きめに設定されるのである。しか
し配線長が短くてファンアウト負荷が支配的な場合に
は、遅延時間はＭＯＳＦＥＴのチャネル幅には依存しな
く、基本トランジスタが大きい分だけ無駄に電力を消費
することになってしまう。通常の論理回路では、このよ
うな状況の論理ゲートや機能ブロックが半数にも達して
おり、特にデータパス部分では、ほとんどがこのような
状況に陥っている。
駆動能力は論理構成とＭＯＳＦＥＴのチャネル幅とチャ
ネル長の比で決まる。例えば３入力ＮＡＮＤゲートで
は、３つのＮチャネルＭＯＳＦＥＴが縦積みに構成さ
れ、放電時の負荷駆動能力はインバータ・ゲートの１／
３に低下してしまう。このような場合でも標準負荷を高
速に駆動できるように、基本トランジスタのチャネル幅
は１０〜２０μｍと大きめに設定されるのである。しか
し配線長が短くてファンアウト負荷が支配的な場合に
は、遅延時間はＭＯＳＦＥＴのチャネル幅には依存しな
く、基本トランジスタが大きい分だけ無駄に電力を消費
することになってしまう。通常の論理回路では、このよ
うな状況の論理ゲートや機能ブロックが半数にも達して
おり、特にデータパス部分では、ほとんどがこのような
状況に陥っている。
【０００９】一方で、単純に基本トランジスタのサイズ
を小さくした場合には、上記の無駄は減少できるが、フ
ァンアウト負荷が支配的でない場合の動作速度が低下し
てしまう。また負荷駆動能力を高めるために用いられる
パワーゲートは、面積が２倍以上になるので、論理機能
が複数になると面積的な効率が大きく低下してしまう。
を小さくした場合には、上記の無駄は減少できるが、フ
ァンアウト負荷が支配的でない場合の動作速度が低下し
てしまう。また負荷駆動能力を高めるために用いられる
パワーゲートは、面積が２倍以上になるので、論理機能
が複数になると面積的な効率が大きく低下してしまう。
【００１０】このような問題を解決するために、論理機
能を受け持つ部分と負荷駆動機能を受け持つ部分とを独
立して構成させることが、特開昭６３−４３３４５公報
にて提案されている（これを従来技術２と呼ぶことにす
る）。例えば図１２（ａ），（ｂ）に示すように、２入
力ＡＮＤゲートは２入力ＮＡＮＤゲートとインバータ回
路に分解され、前者に論理機能を持たせ、後者に負荷駆
動機能を持たせる。これを図１２（ｃ）に示すようにス
タンダードセルに適用し、レイアウト設計が確定した段
階で、インバータ回路を構成する出力トランジスタのサ
イズを負荷に応じて最適値に設定している。この考えを
ゲートアレイやエンベッデド・アレイに適用する場合に
は、インバータ回路を構成する出力トランジスタのサイ
ズを負荷に応じて最適値に設定するために、必要に応じ
て複数のトランジスタを並列に接続することになる。
能を受け持つ部分と負荷駆動機能を受け持つ部分とを独
立して構成させることが、特開昭６３−４３３４５公報
にて提案されている（これを従来技術２と呼ぶことにす
る）。例えば図１２（ａ），（ｂ）に示すように、２入
力ＡＮＤゲートは２入力ＮＡＮＤゲートとインバータ回
路に分解され、前者に論理機能を持たせ、後者に負荷駆
動機能を持たせる。これを図１２（ｃ）に示すようにス
タンダードセルに適用し、レイアウト設計が確定した段
階で、インバータ回路を構成する出力トランジスタのサ
イズを負荷に応じて最適値に設定している。この考えを
ゲートアレイやエンベッデド・アレイに適用する場合に
は、インバータ回路を構成する出力トランジスタのサイ
ズを負荷に応じて最適値に設定するために、必要に応じ
て複数のトランジスタを並列に接続することになる。
【００１１】また、複数の機能ブロックからなる論理回
路において、少なくとも出力ブロックを予め定めたファ
ンアウト特性になるように並列接続させることが、特開
昭６３−４６７４８公報にて提案されている（これを従
来技術３と呼ぶことにする）。例えば図１３に示すよう
に３つの２入力ＮＡＮＤゲートから構成される論理回路
では、負荷の大きさに応じて最終段のＮＡＮＤゲートを
並列接続させる。
路において、少なくとも出力ブロックを予め定めたファ
ンアウト特性になるように並列接続させることが、特開
昭６３−４６７４８公報にて提案されている（これを従
来技術３と呼ぶことにする）。例えば図１３に示すよう
に３つの２入力ＮＡＮＤゲートから構成される論理回路
では、負荷の大きさに応じて最終段のＮＡＮＤゲートを
並列接続させる。
【００１２】従来技術２では論理機能を受け持つ部分
を、従来技術３では複数の機能ブロックからなる論理回
路において出力ブロック以外の部分を、小さなトランジ
スタで構成することによって、動作速度が低下すること
なしに消費電力を削減できる。
を、従来技術３では複数の機能ブロックからなる論理回
路において出力ブロック以外の部分を、小さなトランジ
スタで構成することによって、動作速度が低下すること
なしに消費電力を削減できる。
【００１３】
【発明が解決しようとする課題】ところが、上述した従
来の論理ゲートや機能ブロックのライブラリ群及びそれ
を用いて構成したＬＳＩでは、特に同一サイズの基本ト
ランジスタのアレイを用いて構成されるゲートアレイや
エンベッデド・アレイでは、設計時間や面積効率に関し
て非常に無駄が多いという欠点がある。
来の論理ゲートや機能ブロックのライブラリ群及びそれ
を用いて構成したＬＳＩでは、特に同一サイズの基本ト
ランジスタのアレイを用いて構成されるゲートアレイや
エンベッデド・アレイでは、設計時間や面積効率に関し
て非常に無駄が多いという欠点がある。
【００１４】負荷の見積もりはレイアウト設計終了時で
ないと正確には分からず、初期見積もりと大きく異なる
場合がある。初期見積もりより大きい場合には動作速度
の低下を防ぐために負荷駆動能力を大きくしなければな
らず、一方で初期見積もりより小さい場合には消費電力
を削減するために負荷駆動能力を小さくしなければなら
ない。即ち、配置配線設計終了後に実際の設計結果を使
って負荷を詳細に見積もり、初期見積もりより大きい場
合には動作速度の低下を防ぐために負荷駆動能力を大き
くしなければならず、初期見積もりより小さい場合には
消費電力を削減するために動作速度を大きく低下させな
い程度に負荷駆動能力を小さくすることが要求される。
ないと正確には分からず、初期見積もりと大きく異なる
場合がある。初期見積もりより大きい場合には動作速度
の低下を防ぐために負荷駆動能力を大きくしなければな
らず、一方で初期見積もりより小さい場合には消費電力
を削減するために負荷駆動能力を小さくしなければなら
ない。即ち、配置配線設計終了後に実際の設計結果を使
って負荷を詳細に見積もり、初期見積もりより大きい場
合には動作速度の低下を防ぐために負荷駆動能力を大き
くしなければならず、初期見積もりより小さい場合には
消費電力を削減するために動作速度を大きく低下させな
い程度に負荷駆動能力を小さくすることが要求される。
【００１５】そのためには論理機能が同一で負荷駆動能
力の異なる複数の論理ゲートや機能ブロックのライブラ
リ群を用意しておいて、適当なものと置き換えることに
なる。しかし従来のそれらはサイズや入出力端子位置が
異なるために、配置配線設計をやり直すことになるので
非常に多くの設計時間を要することになる。場合によっ
ては、やり直し作業後に別の個所で同様な変更を余儀な
くされることがあり、設計が収束する保証がない。
力の異なる複数の論理ゲートや機能ブロックのライブラ
リ群を用意しておいて、適当なものと置き換えることに
なる。しかし従来のそれらはサイズや入出力端子位置が
異なるために、配置配線設計をやり直すことになるので
非常に多くの設計時間を要することになる。場合によっ
ては、やり直し作業後に別の個所で同様な変更を余儀な
くされることがあり、設計が収束する保証がない。
【００１６】また、従来技術３で負荷駆動能力を大きく
することは、出力ブロックをパワーゲートで構成するこ
とに相当するので、出力ブロックの論理機能が複雑な場
合には面積的な効率が大きく低下してしまうという欠点
がある。
することは、出力ブロックをパワーゲートで構成するこ
とに相当するので、出力ブロックの論理機能が複雑な場
合には面積的な効率が大きく低下してしまうという欠点
がある。
【００１７】それ故に本発明の課題は、高速動作と低消
費電力と高集積度を両立させ、配置配線設計のやり直し
や修正を伴わずに負荷駆動能力に関して最適な選択が行
なえるような、論理ゲートや機能ブロックのライブラリ
群を提供することである。
費電力と高集積度を両立させ、配置配線設計のやり直し
や修正を伴わずに負荷駆動能力に関して最適な選択が行
なえるような、論理ゲートや機能ブロックのライブラリ
群を提供することである。
【００１８】
【課題を解決するための手段】本発明によれば、単一の
基本セルを複数用いて構成し、論理機能とサイズと入出
力端子位置が同一であって、異なる負荷駆動能力を持つ
論理ゲートを有することを特徴とするライブラリ群が得
られる。
基本セルを複数用いて構成し、論理機能とサイズと入出
力端子位置が同一であって、異なる負荷駆動能力を持つ
論理ゲートを有することを特徴とするライブラリ群が得
られる。
【００１９】また本発明によれば、単一の基本セルを複
数用いて構成し、論理機能とサイズと入出力端子位置が
同一であって、異なる負荷駆動能力を持つ機能ブロック
を有することを特徴とするライブラリ群が得られる。
数用いて構成し、論理機能とサイズと入出力端子位置が
同一であって、異なる負荷駆動能力を持つ機能ブロック
を有することを特徴とするライブラリ群が得られる。
【００２０】また本発明によれば、単一の基本セルを複
数用いて構成し、論理機能とサイズと入出力端子位置が
同一であって、異なる負荷駆動能力を持つ論理ゲート及
び機能ブロックを有することを特徴とするライブラリ群
が得られる。
数用いて構成し、論理機能とサイズと入出力端子位置が
同一であって、異なる負荷駆動能力を持つ論理ゲート及
び機能ブロックを有することを特徴とするライブラリ群
が得られる。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２２】図１（ａ），（ｂ），（ｃ）は本発明の第
１の実施例を説明するためのレイアウト図であり、図２
に示す基本セルを３つ用いて、図３（ａ），（ｂ），
（ｃ）に示した回路をライブラリ化した例を示してい
る。なお図３（ａ）は本発明の第１の実施例を説明する
ための回路図であり、３入力ＮＡＮＤゲートを例とし
て、論理機能を受け持つ部分と負荷駆動機能を受け持つ
部分を分離する手法を示している。図３（ｂ）は負荷駆
動機能のためにバッファ回路を追加する手法を適用した
場合であり、図３（ｃ）はバッファ回路として２段のイ
ンバータ回路を用いた例を示している。
１の実施例を説明するためのレイアウト図であり、図２
に示す基本セルを３つ用いて、図３（ａ），（ｂ），
（ｃ）に示した回路をライブラリ化した例を示してい
る。なお図３（ａ）は本発明の第１の実施例を説明する
ための回路図であり、３入力ＮＡＮＤゲートを例とし
て、論理機能を受け持つ部分と負荷駆動機能を受け持つ
部分を分離する手法を示している。図３（ｂ）は負荷駆
動機能のためにバッファ回路を追加する手法を適用した
場合であり、図３（ｃ）はバッファ回路として２段のイ
ンバータ回路を用いた例を示している。
【００２３】図１（ａ），（ｂ），（ｃ）において、細
かいハッチングを付したパターンは第１層のメタル配線
を、小さい四角１１１はコンタクトを示す。図２におい
て丸印１０３はソース及びドレイン拡散層領域のコンタ
クト可能位置を表わしており、この例では３個である。
この基本セルは２つのＰチャネル型基本トランジスタを
上側に配置し、２つのＮチャネル型基本トランジスタを
下側に配置してあり、１０１はフィールドのパターン、
１０２はゲート電極のパターンである。
かいハッチングを付したパターンは第１層のメタル配線
を、小さい四角１１１はコンタクトを示す。図２におい
て丸印１０３はソース及びドレイン拡散層領域のコンタ
クト可能位置を表わしており、この例では３個である。
この基本セルは２つのＰチャネル型基本トランジスタを
上側に配置し、２つのＮチャネル型基本トランジスタを
下側に配置してあり、１０１はフィールドのパターン、
１０２はゲート電極のパターンである。
【００２４】図１（ａ）は、図３（ａ）の回路をライブ
ラリ化したレイアウト図であり、１１２は電源線配線、
１１３は接地線配線、１１４，１１５，１１６は入力端
子位置、１１７は出力端子位置である。図１（ｂ）は、
図３（ｃ）の回路をライブラリ化したレイアウト図で、
最終段のインバータ回路だけを負荷駆動能力を高めるた
めに２つのトランジスタを並列接続して構成してあり、
１２２は電源線配線、１２３は接地線配線、１１４，１
１５，１１６は入力端子位置、１１７は出力端子位置で
ある。図１（ｃ）は、図３（ａ）の回路において３入力
ＮＡＮＤゲート自体の負荷駆動能力を高めるために２つ
のトランジスタを並列接続して構成した場合（一般にパ
ワー・ゲートと呼ばれている）のレイアウト図で、１３
２は電源線配線、１３３は接地線配線、１１４，１１
５，１１６は入力端子位置、１１７は出力端子位置であ
る。
ラリ化したレイアウト図であり、１１２は電源線配線、
１１３は接地線配線、１１４，１１５，１１６は入力端
子位置、１１７は出力端子位置である。図１（ｂ）は、
図３（ｃ）の回路をライブラリ化したレイアウト図で、
最終段のインバータ回路だけを負荷駆動能力を高めるた
めに２つのトランジスタを並列接続して構成してあり、
１２２は電源線配線、１２３は接地線配線、１１４，１
１５，１１６は入力端子位置、１１７は出力端子位置で
ある。図１（ｃ）は、図３（ａ）の回路において３入力
ＮＡＮＤゲート自体の負荷駆動能力を高めるために２つ
のトランジスタを並列接続して構成した場合（一般にパ
ワー・ゲートと呼ばれている）のレイアウト図で、１３
２は電源線配線、１３３は接地線配線、１１４，１１
５，１１６は入力端子位置、１１７は出力端子位置であ
る。
【００２５】図３に示したライブラリは、明らかに論理
機能とサイズと入出力端子位置が同一であって、異なる
負荷駆動能力を持っている。（ａ）を基準に考えると、
異なる負荷駆動能力を持たせるために、（ｂ）は論理機
能を受け持つ部分と負荷駆動機能を受け持つ部分とを独
立に構成させて実現した例であり、（ｃ）は両機能部分
を分離させないで実現させた例である。もちろん、
（ａ）では６つのトランジスタが使用されずに無駄を生
じるが、実際の論理ＬＳＩの集積度はこれら個々のライ
ブラリでの集積度で決まっているわけではない。それら
を相互接続するために非常に多くの配線チャネルが必要
となるので、個々のライブラリの配置には多少の程度の
余裕が必要なのが現状である。その結果、個々のライブ
ラリにおけるこれらの無駄が論理ＬＳＩのチップ面積の
増大に結びつくことはほとんど無い。
機能とサイズと入出力端子位置が同一であって、異なる
負荷駆動能力を持っている。（ａ）を基準に考えると、
異なる負荷駆動能力を持たせるために、（ｂ）は論理機
能を受け持つ部分と負荷駆動機能を受け持つ部分とを独
立に構成させて実現した例であり、（ｃ）は両機能部分
を分離させないで実現させた例である。もちろん、
（ａ）では６つのトランジスタが使用されずに無駄を生
じるが、実際の論理ＬＳＩの集積度はこれら個々のライ
ブラリでの集積度で決まっているわけではない。それら
を相互接続するために非常に多くの配線チャネルが必要
となるので、個々のライブラリの配置には多少の程度の
余裕が必要なのが現状である。その結果、個々のライブ
ラリにおけるこれらの無駄が論理ＬＳＩのチップ面積の
増大に結びつくことはほとんど無い。
【００２６】図４（ａ）は本発明の第１の実施例を説明
するための第２の回路図であり、スタチック・ラッチ回
路を例として、異なる負荷駆動能力を実現する手法を示
している。ここでＣとＣＩはトランスファー・ゲートに
入力されるクロック信号であり、一般に互いに重なり合
うことの無い逆相の信号が使われる。図４（ｂ）は、イ
ンバータ回路を１つ追加して接続を変更した例を示して
おり、回路動作に影響を及ぼさずに最終段のインバータ
回路の負荷駆動能力を変えることができる。図４（ｃ）
は負荷駆動機能のためにバッファ回路を追加する手法を
適用した場合である。
するための第２の回路図であり、スタチック・ラッチ回
路を例として、異なる負荷駆動能力を実現する手法を示
している。ここでＣとＣＩはトランスファー・ゲートに
入力されるクロック信号であり、一般に互いに重なり合
うことの無い逆相の信号が使われる。図４（ｂ）は、イ
ンバータ回路を１つ追加して接続を変更した例を示して
おり、回路動作に影響を及ぼさずに最終段のインバータ
回路の負荷駆動能力を変えることができる。図４（ｃ）
は負荷駆動機能のためにバッファ回路を追加する手法を
適用した場合である。
【００２７】図５は、図２に示した基本セルを４つ用い
て、図４に示した回路をライブラリ化したレイアウト例
を示している。これらのレイアウト図で、細かいハッチ
ングを施したパターンは第１層のメタル配線を、荒いハ
ッチングを施したパターンは第２層のメタル配線を、小
さい四角１１１はコンタクトを、一回り大きい四角１４
１は第１層のメタル配線と第２層のメタル配線を接続す
るスルーホールを示す。図５（ａ）は、図４（ａ）の回
路をライブラリ化したレイアウト図であり、１４２は電
源線配線、１４３は接地線配線、１４４は入力端子位
置、１４５は出力端子位置、１４６はＣ信号入力端子位
置、１４７はＣＩ信号入力端子位置である。図５（ｂ）
は、図４（ｂ）の回路をライブラリ化したレイアウト図
であり、１５２は電源線配線、１５３は接地線配線、１
４４は入力端子位置、１４５は出力端子位置、１４６は
Ｃ信号入力端子位置、１４７はＣＩ信号入力端子位置で
ある。図５（ｃ）は、同様に図４（ｂ）の回路をライブ
ラリ化したレイアウト図であるが、最終段のインバータ
回路だけを負荷駆動能力を高めるために２つのトランジ
スタを並列接続して構成してあり、１６２は電源線配
線、１６３は接地線配線、１４４は入力端子位置、１４
５は出力端子位置、１４６はＣ信号入力端子位置、１４
７はＣＩ信号入力端子位置である。
て、図４に示した回路をライブラリ化したレイアウト例
を示している。これらのレイアウト図で、細かいハッチ
ングを施したパターンは第１層のメタル配線を、荒いハ
ッチングを施したパターンは第２層のメタル配線を、小
さい四角１１１はコンタクトを、一回り大きい四角１４
１は第１層のメタル配線と第２層のメタル配線を接続す
るスルーホールを示す。図５（ａ）は、図４（ａ）の回
路をライブラリ化したレイアウト図であり、１４２は電
源線配線、１４３は接地線配線、１４４は入力端子位
置、１４５は出力端子位置、１４６はＣ信号入力端子位
置、１４７はＣＩ信号入力端子位置である。図５（ｂ）
は、図４（ｂ）の回路をライブラリ化したレイアウト図
であり、１５２は電源線配線、１５３は接地線配線、１
４４は入力端子位置、１４５は出力端子位置、１４６は
Ｃ信号入力端子位置、１４７はＣＩ信号入力端子位置で
ある。図５（ｃ）は、同様に図４（ｂ）の回路をライブ
ラリ化したレイアウト図であるが、最終段のインバータ
回路だけを負荷駆動能力を高めるために２つのトランジ
スタを並列接続して構成してあり、１６２は電源線配
線、１６３は接地線配線、１４４は入力端子位置、１４
５は出力端子位置、１４６はＣ信号入力端子位置、１４
７はＣＩ信号入力端子位置である。
【００２８】図５に示したライブラリもまた、明らかに
論理機能とサイズと入出力端子位置が同一であって、異
なる負荷駆動能力を持っている。（ａ）を基準に考える
と、異なる負荷駆動能力を持たせるために、（ｂ）
（ｃ）共に論理機能を受け持つ部分と負荷駆動機能を受
け持つ部分を独立に構成させて実現した例である。
論理機能とサイズと入出力端子位置が同一であって、異
なる負荷駆動能力を持っている。（ａ）を基準に考える
と、異なる負荷駆動能力を持たせるために、（ｂ）
（ｃ）共に論理機能を受け持つ部分と負荷駆動機能を受
け持つ部分を独立に構成させて実現した例である。
【００２９】ところで最近、高速動作と低消費電力を独
立させるデバイス技術としてＳＯＩ（シリコン・オン・
インシュレータ）技術が注目されている。図６はＳＯＩ
技術を用いたＮチャネルＭＯＳＦＥＴの模式的な断面図
であり、２０１はＳｉ基板、２０２は絶縁膜、２０３は
Ｐ型基体領域、２０４はＮ型ソース領域、２０５はＮ型
ドレイン領域、２０６はゲート酸化膜、２０７はゲート
電極、２０８は絶縁膜である。ここで基体領域２０３
は、トランジスタ動作の安定性からは電位を直接与える
ことが望ましいが、低い電源電圧で動作させる場合には
電位を直接与えずにフローティング状態で使うこともで
きる。基体領域に直接電位を与えるための構造は、例え
ば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ １
９８７年４月号の８４５ページの図１に記載されてお
り、公知技術により形成可能である。
立させるデバイス技術としてＳＯＩ（シリコン・オン・
インシュレータ）技術が注目されている。図６はＳＯＩ
技術を用いたＮチャネルＭＯＳＦＥＴの模式的な断面図
であり、２０１はＳｉ基板、２０２は絶縁膜、２０３は
Ｐ型基体領域、２０４はＮ型ソース領域、２０５はＮ型
ドレイン領域、２０６はゲート酸化膜、２０７はゲート
電極、２０８は絶縁膜である。ここで基体領域２０３
は、トランジスタ動作の安定性からは電位を直接与える
ことが望ましいが、低い電源電圧で動作させる場合には
電位を直接与えずにフローティング状態で使うこともで
きる。基体領域に直接電位を与えるための構造は、例え
ば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ １
９８７年４月号の８４５ページの図１に記載されてお
り、公知技術により形成可能である。
【００３０】このＭＯＳＦＥＴ構造をほぼそのまま用い
たラテラル型バイポーラ素子が、例えばＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ １９９
３年１月号の３３ページから３５ページに報告されてい
る。この場合、ソースをエミッタとし、ドレインをコレ
クタとし、基本をベースとして動作させる。ゲート電極
はＮＰＮ型の場合は接地電位に、ＰＮＰ型の場合は電源
電位に接続する。
たラテラル型バイポーラ素子が、例えばＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ １９９
３年１月号の３３ページから３５ページに報告されてい
る。この場合、ソースをエミッタとし、ドレインをコレ
クタとし、基本をベースとして動作させる。ゲート電極
はＮＰＮ型の場合は接地電位に、ＰＮＰ型の場合は電源
電位に接続する。
【００３１】またハイブリッド・モード素子が、例え
ば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥ
ＴＴＥＲＳ １９９３年５月号の２３４ページから２３
６ページに報告されている。ソースをエミッタとし、ド
レインをコレクタとし、基体はゲート電極と接続してベ
ースとして使う。このハイブリッド・モード素子は、し
きい値電圧はＭＯＳＦＥＴのようにチャネル領域の不純
物分布等で決まり、サブスレッショルド特性はバイポー
ラ素子のように急峻という特徴を持ち、特に低い電源電
圧で使う場合に魅力的な素子である。
ば、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥ
ＴＴＥＲＳ １９９３年５月号の２３４ページから２３
６ページに報告されている。ソースをエミッタとし、ド
レインをコレクタとし、基体はゲート電極と接続してベ
ースとして使う。このハイブリッド・モード素子は、し
きい値電圧はＭＯＳＦＥＴのようにチャネル領域の不純
物分布等で決まり、サブスレッショルド特性はバイポー
ラ素子のように急峻という特徴を持ち、特に低い電源電
圧で使う場合に魅力的な素子である。
【００３２】図７は本発明の第２の実施例を説明するた
めの回路図であり、非常に簡単な回路でありながら高い
駆動能力を持つバッファ回路である。図７（ａ）はバイ
ポーラ素子を用いた回路であり、２１１はＮＰＮ型バイ
ポーラ素子、２１２はＰＮＰ型バイポーラ素子、２１３
は抵抗素子である。ここで抵抗素子は、入力信号が電源
電位の時に出力電位を確実に電源電位に充電し、入力信
号が接地電位の時に出力電位を確実に電源電位に充電
し、入力信号が接地電位の時に出力電位を確実に接地電
位に放電させる役割を果たすもので、回路動作的には必
須のものではない。図７（ｂ）はハイブリッド・モード
素子を用いた回路であり、２１４はＮチャネル型ハイブ
リッド・モード素子、２１５はＰチャネル型ハイブリッ
ド・モード素子、２１３は抵抗素子である。
めの回路図であり、非常に簡単な回路でありながら高い
駆動能力を持つバッファ回路である。図７（ａ）はバイ
ポーラ素子を用いた回路であり、２１１はＮＰＮ型バイ
ポーラ素子、２１２はＰＮＰ型バイポーラ素子、２１３
は抵抗素子である。ここで抵抗素子は、入力信号が電源
電位の時に出力電位を確実に電源電位に充電し、入力信
号が接地電位の時に出力電位を確実に電源電位に充電
し、入力信号が接地電位の時に出力電位を確実に接地電
位に放電させる役割を果たすもので、回路動作的には必
須のものではない。図７（ｂ）はハイブリッド・モード
素子を用いた回路であり、２１４はＮチャネル型ハイブ
リッド・モード素子、２１５はＰチャネル型ハイブリッ
ド・モード素子、２１３は抵抗素子である。
【００３３】図８は本発明の第２の実施例を説明するた
めの基本セルのレイアウト図であり、２つのＰチャネル
型基本トランジスタを上側に配置し、２つのＮチャネル
型基本トランジスタを下側に配置してあり、それぞれの
ＭＯＳＦＥＴの基体領域に電位を与えるようにしてあ
る。２２１はフィールドのパターン、２２２はゲート電
極のパターン、２２３はＰチャネルＭＯＳＦＥＴの基体
領域に電位を与えるためのＮ型拡散層領域、２２４はＮ
チャネルＭＯＳＦＥＴの基体領域に電位を与えるための
Ｐ型拡散層領域である。また丸印１０３はソース及びド
レイン拡散層領域のコンタクト可能位置を表わしてお
り、この例では３個である。この基本セルを用いると、
それぞれの基本トランジスタをＭＯＳＦＥＴとしても、
ラテラル型バイポーラ素子としても、ハイブリッド・モ
ード素子としても動作させることが可能である。基本ト
ランジスタで基本セルを構成し、この基本セルをアレイ
状に並べることが一般的であるゲートアレイやエンベッ
デド・アレイにおいては、このＳＯＩ構造ならではの特
徴は極めて大きな利点である。
めの基本セルのレイアウト図であり、２つのＰチャネル
型基本トランジスタを上側に配置し、２つのＮチャネル
型基本トランジスタを下側に配置してあり、それぞれの
ＭＯＳＦＥＴの基体領域に電位を与えるようにしてあ
る。２２１はフィールドのパターン、２２２はゲート電
極のパターン、２２３はＰチャネルＭＯＳＦＥＴの基体
領域に電位を与えるためのＮ型拡散層領域、２２４はＮ
チャネルＭＯＳＦＥＴの基体領域に電位を与えるための
Ｐ型拡散層領域である。また丸印１０３はソース及びド
レイン拡散層領域のコンタクト可能位置を表わしてお
り、この例では３個である。この基本セルを用いると、
それぞれの基本トランジスタをＭＯＳＦＥＴとしても、
ラテラル型バイポーラ素子としても、ハイブリッド・モ
ード素子としても動作させることが可能である。基本ト
ランジスタで基本セルを構成し、この基本セルをアレイ
状に並べることが一般的であるゲートアレイやエンベッ
デド・アレイにおいては、このＳＯＩ構造ならではの特
徴は極めて大きな利点である。
【００３４】図９に、図７（ｂ）に示したバッファ回路
のレイアウト図を示す。負荷駆動能力を高めるために２
つのトランジスタを並列接続してあり、抵抗素子を省略
すれば１つの基本セルで構成することができる。
のレイアウト図を示す。負荷駆動能力を高めるために２
つのトランジスタを並列接続してあり、抵抗素子を省略
すれば１つの基本セルで構成することができる。
【００３５】図１０は本発明の第２の実施例を説明する
ためのレイアウト図であり、図９のバッファ回路を、図
４（ｃ）のスタチック・ラッチ回路に適用した例であ
る。このレイアウト図で、細かいハッチングを施したパ
ターンは第１層のメタル配線を、荒いハッチングを施し
たパターンは第２層のメタル配線を、小さい四角１１１
はコンタクトを、一回り大きい四角１４１は第１層のメ
タル配線と第２層のメタル配線を接続するスルーホール
を示す。２３２は電源線配線、２３３は接地線配線、１
４４は入力端子位置、１４５は出力端子位置、１４６は
Ｃ信号入力端子位置、１４７はＣＩ信号入力端子位置で
ある。明らかに論理機能とサイズと入出力端子位置が、
図５に示したライブラリと同一である。
ためのレイアウト図であり、図９のバッファ回路を、図
４（ｃ）のスタチック・ラッチ回路に適用した例であ
る。このレイアウト図で、細かいハッチングを施したパ
ターンは第１層のメタル配線を、荒いハッチングを施し
たパターンは第２層のメタル配線を、小さい四角１１１
はコンタクトを、一回り大きい四角１４１は第１層のメ
タル配線と第２層のメタル配線を接続するスルーホール
を示す。２３２は電源線配線、２３３は接地線配線、１
４４は入力端子位置、１４５は出力端子位置、１４６は
Ｃ信号入力端子位置、１４７はＣＩ信号入力端子位置で
ある。明らかに論理機能とサイズと入出力端子位置が、
図５に示したライブラリと同一である。
【００３６】一例として、図３に示したライブラリを
０．３５μｍＣＭＯＳ技術を用いて形成した場合の遅延
時間を図１２に示す。電源電圧は２．５Ｖ、負荷はファ
ンアウトが３と配線であり、図１２の横軸は負荷の配線
長である。は基本トランジスタのチャネル幅を１０μ
ｍで構成した場合の図３（ａ）の回路の特性である。
は基本トランジスタのチャネル幅を５μｍで構成した場
合の図３（ａ）の回路の特性である。配線負荷が小さい
場合はと比較して遅延時間の増加は小さく、一方で基
本トランジスタのチャネル幅は半分なので消費電力を半
分に削減することができる。は基本トランジスタのチ
ャネル幅を５μｍで構成した場合の図３（ｃ）の回路の
特性である。と比較して、配線負荷が大きい場合に遜
色ない遅延時間が得られ、自分自身の消費電力は同程度
であるが、入力容量が半分になるために前段の消費電力
を削減することができる。は図３（ａ）の回路を基本
トランジスタのチャンネル幅を５μｍで構成し、図３
（ａ）の回路をパワーゲートで構成した場合の特性であ
る。この場合には、遅延時間と消費電力はほぼと同じ
になる。
０．３５μｍＣＭＯＳ技術を用いて形成した場合の遅延
時間を図１２に示す。電源電圧は２．５Ｖ、負荷はファ
ンアウトが３と配線であり、図１２の横軸は負荷の配線
長である。は基本トランジスタのチャネル幅を１０μ
ｍで構成した場合の図３（ａ）の回路の特性である。
は基本トランジスタのチャネル幅を５μｍで構成した場
合の図３（ａ）の回路の特性である。配線負荷が小さい
場合はと比較して遅延時間の増加は小さく、一方で基
本トランジスタのチャネル幅は半分なので消費電力を半
分に削減することができる。は基本トランジスタのチ
ャネル幅を５μｍで構成した場合の図３（ｃ）の回路の
特性である。と比較して、配線負荷が大きい場合に遜
色ない遅延時間が得られ、自分自身の消費電力は同程度
であるが、入力容量が半分になるために前段の消費電力
を削減することができる。は図３（ａ）の回路を基本
トランジスタのチャンネル幅を５μｍで構成し、図３
（ａ）の回路をパワーゲートで構成した場合の特性であ
る。この場合には、遅延時間と消費電力はほぼと同じ
になる。
【００３７】
【発明の効果】以上説明したように、本発明によるライ
ブラリ群は、論理機能が同一で負荷駆動能力の異なる複
数の論理ゲートや機能ブロックを有するので、目的に応
じて適切なものに置き換えるだけでそれらの目的を実現
することができる。しかも本発明のライブラリ群は、サ
イズと入出力端子位置が同一であるので、配置配線設計
のやり直しや修正が一切必要がなく、他の部分に影響を
及ぼす心配も全くない。一般に大規模な論理ＬＳＩで
は、ゲートアレイの場合で配置配線設計とその検証作業
に高性能のＥＷＳを用いても数日かかるため、この効果
は非常に大きい。さらに本発明のライブラリ群は、チャ
ネル幅の小さい基本トランジスタによる基本セルを用い
ているにも関わらず、適切なものを使い分けることによ
って、チャネル幅の大きい基本トランジスタによる基本
セルを用いたものと遜色のない動作速度を実現すること
ができる。
ブラリ群は、論理機能が同一で負荷駆動能力の異なる複
数の論理ゲートや機能ブロックを有するので、目的に応
じて適切なものに置き換えるだけでそれらの目的を実現
することができる。しかも本発明のライブラリ群は、サ
イズと入出力端子位置が同一であるので、配置配線設計
のやり直しや修正が一切必要がなく、他の部分に影響を
及ぼす心配も全くない。一般に大規模な論理ＬＳＩで
は、ゲートアレイの場合で配置配線設計とその検証作業
に高性能のＥＷＳを用いても数日かかるため、この効果
は非常に大きい。さらに本発明のライブラリ群は、チャ
ネル幅の小さい基本トランジスタによる基本セルを用い
ているにも関わらず、適切なものを使い分けることによ
って、チャネル幅の大きい基本トランジスタによる基本
セルを用いたものと遜色のない動作速度を実現すること
ができる。
【図１】本発明の第１の実施例を説明するためのレイア
ウト図。
ウト図。
【図２】基本セルを説明するためのレイアウト図。
【図３】本発明の第１の実施例を説明するための回路
図。
図。
【図４】本発明の第１の実施例を説明するための第２の
回路図。
回路図。
【図５】本発明の第１の実施例を説明するための第２の
レイアウト図。
レイアウト図。
【図６】ＳＯＩ技術を用いたＭＯＳＦＥＴの模式的な断
面図。
面図。
【図７】本発明の第２の実施例を説明するための回路
図。
図。
【図８】本発明の第２の実施例の基本セルを説明するた
めのレイアウト図。
めのレイアウト図。
【図９】本発明の第２の実施例を説明するためのレイア
ウト図。
ウト図。
【図１０】本発明の第２の実施例を説明するためのレイ
アウト図。
アウト図。
【図１１】本発明のライブラリの特性図。
【図１２】従来技術２を説明するための回路図とレイア
ウト図。
ウト図。
【図１３】従来技術３を説明するための回路図。
１０１，２２１ フィールドのパターン １０２，２２２ ゲート電極のパターン １０３ ソース及びドレイン拡散層領域のコンタクト
可能位置 １１１ コンタクト １１２，１２２，１３２ 電源線配線 １１３，１２３，１３３ 接地線配線 １１４，１１５，１１６ 入力端子位置 １１７ 出力端子位置 １４１ スルーホール １４２，１５２，１６２，２３２ 電源線配線 １４３，１５３，１６３，２３３ 接地線配線 １４４ 入力端子位置 １４５ 出力端子位置 １４６ Ｃ信号入力端子位置 １４７ ＣＩ信号入力端子位置 ２０１ Ｓｉ基板 ２０２，２０８ 絶縁膜 ２０３ Ｐ型基体領域 ２０４ Ｎ型ソース領域 ２０５ Ｎ型ドレイン領域 ２０６ ゲート酸化膜 ２０７ ゲート電極 ２１１ ＮＰＮ型バイポーラ素子 ２１２ ＰＮＰ型バイポーラ素子 ２１３ 抵抗素子 ２１４ Ｎチャネル型ハイブリッド・モード素子 ２１５ Ｐチャネル型ハイブリッド・モード素子 ２２３ Ｎ型拡散層領域 ２２４ Ｐ型拡散層領域
可能位置 １１１ コンタクト １１２，１２２，１３２ 電源線配線 １１３，１２３，１３３ 接地線配線 １１４，１１５，１１６ 入力端子位置 １１７ 出力端子位置 １４１ スルーホール １４２，１５２，１６２，２３２ 電源線配線 １４３，１５３，１６３，２３３ 接地線配線 １４４ 入力端子位置 １４５ 出力端子位置 １４６ Ｃ信号入力端子位置 １４７ ＣＩ信号入力端子位置 ２０１ Ｓｉ基板 ２０２，２０８ 絶縁膜 ２０３ Ｐ型基体領域 ２０４ Ｎ型ソース領域 ２０５ Ｎ型ドレイン領域 ２０６ ゲート酸化膜 ２０７ ゲート電極 ２１１ ＮＰＮ型バイポーラ素子 ２１２ ＰＮＰ型バイポーラ素子 ２１３ 抵抗素子 ２１４ Ｎチャネル型ハイブリッド・モード素子 ２１５ Ｐチャネル型ハイブリッド・モード素子 ２２３ Ｎ型拡散層領域 ２２４ Ｐ型拡散層領域
Claims (4)
- 【請求項１】単一の基本セルを複数用いて構成し、論理
機能とサイズと入出力端子位置が同一であって、異なる
負荷駆動能力を持つ機能ブロックを有することを特徴と
するライブラリ群。 - 【請求項２】論理機能を受け持つ部分と負荷駆動機能を
受け持つ部分とを、独立にかつ同一の基本セルを用いて
構成したことを特徴とする請求項１記載のライブラリ
群。 - 【請求項３】前記基本セルとして、ＳＯＩ構造で形成さ
れたＭＯＳＦＥＴの基体領域に電位を与えるための拡散
層領域を有し、前記負荷駆動機能を受け持つ部分に、Ｓ
ＯＩ構造で形成されるラテラル型バイポーラ素子、ある
いはハイブリッド・モード素子を用いていることを特徴
とする請求項２記載のライブラリ群。 - 【請求項４】請求項１〜３のいずれかに記載のライブラ
リ群を用いて構成されたことを特徴とする半導体集積回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324893A JP2912174B2 (ja) | 1994-12-27 | 1994-12-27 | ライブラリ群及びそれを用いた半導体集積回路 |
| US08/574,378 US5663662A (en) | 1994-12-27 | 1995-12-18 | Library group and semiconductor integrated circuit structured thereof |
| EP95120140A EP0720233A3 (en) | 1994-12-27 | 1995-12-20 | Library group and semiconductor integrated circuit structured thereof |
| TW084113821A TW280056B (ja) | 1994-12-27 | 1995-12-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324893A JP2912174B2 (ja) | 1994-12-27 | 1994-12-27 | ライブラリ群及びそれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181216A JPH08181216A (ja) | 1996-07-12 |
| JP2912174B2 true JP2912174B2 (ja) | 1999-06-28 |
Family
ID=18170808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6324893A Expired - Fee Related JP2912174B2 (ja) | 1994-12-27 | 1994-12-27 | ライブラリ群及びそれを用いた半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5663662A (ja) |
| EP (1) | EP0720233A3 (ja) |
| JP (1) | JP2912174B2 (ja) |
| TW (1) | TW280056B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6336207B2 (en) * | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
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