JP3157775B2 - 半導体集積回路装置及びその回路設計方法 - Google Patents

半導体集積回路装置及びその回路設計方法

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JP3157775B2 JP10241898A JP10241898A JP3157775B2 JP 3157775 B2 JP3157775 B2 JP 3157775B2 JP 10241898 A JP10241898 A JP 10241898A JP 10241898 A JP10241898 A JP 10241898A JP 3157775 B2 JP3157775 B2 JP 3157775B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びその回路設計方法に関し、特にテスト回路を内蔵す
る特定用途ＩＣ（ＡＳＩＣ）等の半導体集積回路装置及
びその回路設計方法に関する。
【０００２】
【従来の技術】近年のＬＳＩの規模の増加及び内蔵機能
の複雑化は目覚ましいものがあり、それにともなって処
理の高速化及びデータバス幅の増加が顕著になってきて
いる。そのため、ＬＳＩの動作に対するテストの重要性
が増してきている。ＬＳＩの機能の増加は搭載論理回路
の増加を引き起こし、当然それらの機能をテストするテ
スト回路の増加も余儀なくされている。一般的に、回路
規模が増大するにしたがってそのテスト時間は指数関数
的に増大し、そのテスト精度は指数関数的に減少する。
【０００３】一般的なテスト回路内蔵の従来の第１の半
導体集積回路装置をレイアウト図で示す図５を参照する
と、この従来の半導体集積回路装置は、半導体基板（チ
ップ）１００上に配置した複数の機能ブロック１１と、
この機能ブロック１１に対する入力信号及び出力信号を
伝送し外部と接続する入出力バス１３とを備える。
【０００４】この従来の第１の半導体集積回路装置のテ
スト方法は、入出力バス３に所定のテストパターンを供
給し、テスト対象機能ブロック１１にそのテストパター
ンを入力し、このテストパターンに対するテスト対象機
能ブロック１１の出力信号を入出力バス１３に出力し、
その出力信号の値が、設計段階のシミュレーションで予
め準備していた上記テストパターン信号ターン対応の期
待値と等しいか否かでテストしていた。
【０００５】また、入出力バス１３に接続されていない
論理回路については、テスト対象の半導体集積回路装置
の入力端子に所定のテストパターンを与え、このテスト
パターン対応の期待値が出力端子に現れるかどうか否か
でテストしていた。
【０００６】設計フローをフローチャートで示す図６を
参照して従来の第１の半導体集積回路装置の設計方法に
ついて説明すると、まず、チップの仕様決定後、所望の
機能ブロックの回路設計を行う（ステップＰ１）。次
に、この機能ブロックのテスト回路の設計を行う（ステ
ップＰ２）。次に、対応するテストパターンを作成する
（ステップＳ５）。並行して機能ブロックの回路及びテ
スト回路の設計結果に基づき試験用のチップを作成する
（ステップＳ６）。最後に、作成したテストパターンを
用いてチップのテストを実施する（ステップＳ７）。テ
スト結果が合格であれば設計が完了する。
【０００７】この従来の第１の半導体集積回路装置は、
論理（機能）ブロック毎にテストを行うため、機能ブロ
ックの集積度、すなわち、ゲート数が増大すると、各機
能ブロックに与えられたテストパターンで機能ブロック
内部の全てのゲートを検査することが困難になる。
【０００８】よって、各機能ブロックの集積度の増大に
ともない、故障検出率の低下やテスト時間の増大が顕著
となる。
【０００９】また、各機能毎にテスト用の入出力バスを
持つので、所要端子数および占有面積が増大する。
【００１０】上記の改良のためテスト専用のバスを共通
化した特開平６−１０９８１６号記載の従来の第２の半
導体集積回路装置は、ゲートアレイ等の論理ＬＳＩにお
いて、回路を複数の機能ブロックに分割し、各機能ブロ
ックの出力側に制御信号によって、データをラッチする
データラッチ機能と入力信号をそのまま素通りさせる信
号パス機能とに切換可能な構成のスキャンパス機能付き
バッフア回路を備えるとともに、これらのバッフア回路
をテスト専用バスに接続し、テストデータを直接上記バ
ッフア回路に入力したり結果を出力したりできるように
している。
【００１１】しかし、この従来の第２の半導体集積回路
装置も、従来の第１の半導体集積回路装置と同様な理由
で、機能ブロックの集積度が増大すると、各機能ブロッ
クに与えられたテストパターンで機能ブロック内部の全
てのゲートを検査することが困難になる。また、テスト
専用バスの配置方法については記載されておらず、した
がって、所要端子数は減少するもののバッフア回路及び
テスト専用バスを含めたテスト機能の専有面積の増加の
程度が不明である。
【００１２】また、故障検出率の向上を図った従来の第
３の半導体集積回路装置は、通常のテストパターンをベ
ースとして、テストパターンの各パターンにおける全て
のセルアレイの出力電位をチェックするクロスチェック
によるテスト方法を用いる。これにより、チップや機能
ブロックの出力ピンのみならず、回路内部をも詳細な観
測をして故障検出率を向上させる。
【００１３】しかし、この従来の第３の半導体集積回路
装置では、クロスチェックのための所要のテストパター
ンが大幅に増大するという問題がある。
【００１４】
【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路装置及びその回路設計方法は、機能ブロ
ック毎にテストを実施するため、機能ブロックの集積
度、すなわち、ゲート数が増大すると、各機能ブロック
毎に設定するテストパターンで機能ブロック内部の全て
のゲートを検査することが困難になり、したがって、故
障検出率の低下やテスト時間の増大が顕著となるという
欠点があった。
【００１５】また、各機能毎にテスト用の入出力バスを
有するので、所要端子数および占有面積が増大するとい
う欠点があった。
【００１６】また、テスト専用バスを備える従来の第２
の半導体集積回路装置は、第１の半導体集積回路装置Ｔ
Ｐ同様の理由で機能ブロックの集積度が増大すると、各
機能ブロック毎に設定するテストパターンで機能ブロッ
ク内部の全てのゲートを検査することが困難になり、故
障検出率の低下やテスト時間の増大が顕著となるという
欠点があった。
【００１７】さらに、クロスチェックによるテスト方法
を用い故障検出率の向上を図った従来の第３の半導体集
積回路装置は、クロスチェックのための所要のテストパ
ターンが大幅に増大し、設計及びテスト時間が増大する
という欠点があった。
【００１８】本発明の目的は、半導体集積回路装置の全
機能ブロックの全機能及び回路性能をテスト可能とする
とともに、故障検出率の低下やテスト時間の増大するこ
となく、また、入出力端子数及び専有面積低減した半導
体集積回路装置及びその回路設計方法を提供することに
ある。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板に形成した論理ＬＳＩを複数の機能
ブロックに分割し、前記機能ブロックの各々が外部から
直接テストデータの入力及び外部へのテスト結果の出力
が可能なように構成した半導体集積回路装置において、
前記論理ＬＳＩ全体をＫ，γをＫ＝２．５〜５．０、γ
＝０．４〜０．７の範囲の値の定数とし、ゲート数Ｇと
入出力ピン数Ｐとの関係がＧのγ乗に定数Ｋを乗じるレ
ント則を用いた分割ルールにしたがい一定の大きさの領
域に分割し所定の配列方法で配列した前記複数の機能ブ
ロックと、前記複数の機能ブロックの領域の各々を経由
し前記テストデータ及び前記テスト結果の各々の伝送用
のテスト専用バスとを有して構成されている。
【００２０】本発明の半導体集積回路装置の設計方法
は、所定の機能の回路設計及びこれら機能のテスト回路
の設計を含む回路全体の回路設計を行う全体回路設計ス
テップと、前記テスト回路対応のテストパターン及びテ
スト結果の伝送用のテスト専用バスの本数を決定するテ
スト専用バスの本数決定ステップと、Ｋ，γをＫ＝２．
５〜５．０、γ＝０．４〜０．７の範囲の値の定数と
し、ゲート数Ｇと入出力ピン数Ｐとの関係がＧのγ乗に
定数Ｋを乗じるレント則を用いた分割ルールにしたがい
分割領域の大きさである機能ブロックの大きさを決定す
る機能ブロックの大きさ決定ステップと、前記機能ブロ
ックの各々毎に前記テスト専用バスを考慮して回路設計
を実施する回路設計ステップと、前記機能ブロックの各
々に対応する前記テストパターンを作成するテストパタ
ーン作成ステップと、前記回路設計ステップの設計結果
に基づき半導体チップを作成する半導体チップ作成ステ
ップと、前記テストパターンを用いて前記半導体チップ
のテストを行うテストステップとを有することを特徴と
するものである。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路装置は、半導体基板１を一定の領域
に分割し行列のマトリクス状に配列した複数個の機能ブ
ロック２と、これら機能ブロック２の各々を全て経由す
るよう予め配置され機能ブロック２の各々のテスト入力
及び出力の各信号を伝達するテスト専用バス３とを有す
る。
【００２２】機能ブロック２の個々の大きさ、すなわ
ち、分割領域の大きさは、テスト専用バス３と、このテ
スト専用バス３でテストのためのアクセス（テスト対
応）可能な集積度と、端子数すなわち入出力ピン数との
関係から一意に決定する。
【００２３】集積回路の機能ブロックの構成要素の主た
るものは、集積度と、端子数すなわち入出力ピン数であ
る。一般に、機能とともに集積度は増大する。端子数も
一般に機能、すなわち、集積度に比例する。集積度は、
構成素子数又は３入力ＮＯＲ（又はＮＡＮＤ）に換算し
たゲート数で表す。ここで、入力数を３としたが、これ
は論理回路中では２〜３入力のゲートを用いることが多
いため便宜上選んだものである。
【００２４】一般的に、ブロック内ゲート数Ｇとそのブ
ロックの入出力ピン数Ｐとの関係はレント則と呼ばれる
下記の関係式が成り立つ。
【００２５】Ｐ＝Ｋ×Ｇのγ乗 ここで、Ｋ，γは定数で、Ｋ＝２．５〜５．０、γ＝
０．４〜０．７の範囲の値である。この式により分割領
域の大きさを決定する。
【００２６】現在の０．３５μｍルールのＭＯＳセルベ
ースＩＣのＡＳＩＣでの最大マスタ（ステップ）でのグ
リッド使用数は８，０３７，５００となっている。平均
的に１ゲートは、ほぼ３．０グリッドであるので、この
マスタを用いたチップは２，７００，０００ゲート程度
のものとなる。
【００２７】ゲート数Ｇ＝２７０００００、Ｋ＝２．
５、γ＝０．４とすると、入出力ピン数Ｐは約６８５と
なる。このピン数６８５を分割し、無理なく配列可能な
大きさを分割領域すなわち機能ブロック２の大きさとし
て設定する。
【００２８】ここでは、説明の便宜上、配列可能な１ブ
ロック当たりのピン数を２５〜３０程度と設定すると、
図示のとおり２５等分すれば、１機能ブロック当たりの
ピン数Ｐは２７．４となり、この条件に適合する。
【００２９】テスト専用バス３は、半導体基板１内の全
ての素子からテスト可能な程度の近い場所に存在し、接
続される必要がある。したがって、半導体基板１内に、
テスト専用バス３を上記の条件を満足するように前もっ
て配置しておく。あるいは、上記の方法で分割された各
機能ブロック２の領域にテスト専用バス３を通し、一筆
書きの様にテスト専用バス３を配置していけば、上記条
件を満足する。
【００３０】上記の半導体基板１の分割と機能ブロック
２の配置及びテスト専用バス３の配置を、半導体集積回
路装置内の全ての領域に適用する。すなわち、本実施の
形態の半導体集積回路装置は、機能ブロック２とテスト
専用バス３がマトリックス状に敷き詰められることにな
る。
【００３１】次に、図１及び本実施の形態の半導体集積
回路装置の設計フローをフローチャートで示す図２を参
照して本実施の形態の設計方法について説明すると、ま
ず、ステップＳ１で、全体の回路設計を行う。このとき
所望する機能の回路設計と同時にこれら機能のテスト回
路の設計も行う。
【００３２】次に、設計したテスト回路対応のテストパ
ターン及びテスト結果伝送用のテスト専用バス３の本数
を最初に決定する（ステップＳ２）。
【００３３】テスト専用バス３の本数が決まると、先に
述べたレント則により分割領域すなわち機能ブロック２
の大きさを決定する（ステップＳ３）。
【００３４】ここで、半導体基板１の分割は物理的に行
うが、半導体基板１上に物理的な区切りを入れる必要は
なく、マトリクス状の領域が指定されれば良い。また、
機能的な集合に分割する必要もない。各機能ブロック２
の領域は、周回するテスト専用バス３でテスト可能な大
きさに分割されているので、各機能ブロック２ではテス
トは確実に行える。
【００３５】次に、各機能ブロック２毎にテスト専用バ
ス３を考慮して回路設計を実施する（ステップＳ３）。
【００３６】次に、従来と同様に、対応するテストパタ
ーンを作成する（ステップＳ５）。並行して機能ブロッ
クの回路及びテスト回路の設計結果に基づき、チップを
作成する（ステップＳ６）。最後に、作成したテストパ
ターンを用いてチップのテストを実施する（ステップＳ
７）。テスト結果が合格であれば設計が完了する。
【００３７】次に、機能ブロック２とテスト専用バス３
及びその周辺回路を含む半導体基板１をブロックで示す
図３を参照して各機能ブロック２毎のテスト専用バス３
の制御方法について説明すると、半導体基板１は機能ブ
ロック２（以下説明の便宜上２Ａ，２Ｂとする）と、全
ての機能ブロック２を通過するテスト専用バス３と、テ
スト専用バス３の入出力端子ＴＴと、各機能ブロックの
選択用の選択信号Ｓが入力する選択信号端子ＴＳと、選
択信号Ｓの供給に応答して通常動作モードをテストモー
ドに切替える切替回路４とを備える。
【００３８】機能ブロック２の各々を個別にテストする
ためにテスト対象の機能ブロック２を選択する必要があ
る。まず、選択信号端子ＴＳから入力した選択信号Ｓ
は、切替回路４にセットされ、この切替回路４に接続し
た機能ブロック２Ａをテストモードに設定する。このテ
ストモードに設定された機能ブロック２Ａは、通常モー
ドの入力信号Ｄを切替回路４を経由して供給を受ける。
このとき、他の機能ブロック２Ｂ，・・・は切替回路４
に選択信号Ｓがセットされず、したがって、入力信号Ｄ
は切替回路４で阻止され供給されないので、テストを実
施しない。
【００３９】選択信号Ｓを切り替えて全ての機能ブロッ
ク２Ａ，２Ｂ，・・・のテストを行う。
【００４０】テストを行わない、すなわち、通常動作モ
ードのときは、切替回路４は選択信号Ｓとは無関係に入
力信号Ｄを通過させ、機能ブロック２の各々に供給し、
各機能ブロック２は出力端子ＴＯに入力信号Ｄ対応の出
力信号を出力する。
【００４１】ステップＳ４での各機能ブロック２内の回
路設計は、既存の回路設計方法で良く、各機能ブロック
内のテストを実施することが可能であればどのような設
計でも構わない。また、テスト回路の設計方法も、各領
域で異なっても構わない。
【００４２】また、ステップＳ５のテストパターン作成
についても、各機能ブロックで独立に作成する。
【００４３】ステップＳ６のチップ作成では、レイアウ
ト作業を行い、マスクを作り、チップを作成する。
【００４４】ステップＳ７のチップのテストは、先に分
割した領域毎にテストを行い、分割した領域相互のテス
トは、チップの入出力ピンからテストパターンを入れ、
その出力を観測することにより行う。また、分割された
各領域でテストの方法を変えても問題ないので、最も故
障検出率の高いテストを選ぶことが可能となる。
【００４５】また、本実施の形態では、ステップＳ３の
機能ブロックの大きさ決定で、チップの分割方法として
レント則を用いるとしたが、このチップの分割方法は任
意の方法でも良い。
【００４６】例えば、テスト専用バスの本数から、テス
ト可能な大きさの機能ブロック領域が得られれば他の方
法で構わない。
【００４７】具体的な例を挙げると、現在の規模の同一
論理ＬＳＩを、分割された単位の機能ブロックとして充
当し、大規模ＬＳＩを構成するイメージである。各機能
ブロックは同一数の入出力ピンを持っているので、それ
らをテスト専用バスに接続すれば、各機能ブロックのテ
ストが可能となる。
【００４８】また、テスト専用バスの配置方法も任意で
ある。ただし、テスト可能なことを保証しなければなら
ないので、各機能ブロックにテスト専用バスを必ず経由
させなくてはならない。また、テスト専用バスはいたず
らに這わせても面積をとるだけで効果がないので、出来
るだけ短くする必要がある。これらを満たせば方法は問
わない。
【００４９】上述したように、本実施の形態の半導体集
積回路装置では、半導体基板（チップ）上の素子は、分
割された機能ブロックの各々でテスト専用バスを用い
て、確実にテストすることが可能となる。すなわち、半
導体集積回路装置の全機能を部分機能の集合体と捉え、
全機能ブロックに共通的な検査回路を付加することによ
り、少ない追加回路と最小の入出力端子の追加で、効率
的、かつ経済的にテスト、検証が可能となる。
【００５０】上記機能ブロックは、チップ全体において
均一な大きさであり、テストに最も効率の良い大きさが
保証されている。また、チップ全体がテスト可能なこと
も保証されている。
【００５１】上述したように、一般的には、回路規模が
増大するにしたがってそのテスト時間は指数関数的に増
大し、その精度は指数関数的に減少する。したがって、
テスト対象領域を適当な大きさに分割してテストするこ
とは、テスト時間の短縮、テスト精度の向上の観点から
有効な手段であり、上記の構造はそれを簡単に実現す
る。
【００５２】次に、本発明の第２の実施の形態の半導体
集積回路装置の設計方法をフローチャートで示す図４を
参照すると、この図に示す本実施の形態の前述の第１の
実施の形態との相違点は、機能ブロックの大きさ決定ス
テップＳ３と回路設計ステップＳ４との間に、テスト時
間及びチップサイズの各々の条件判断ステップＳ１１，
Ｓ１２を挿入したことである。
【００５３】ステップＳ３までは、第１の実施の形態と
同様にテスト専用バスの本数に依存して機能ブロックの
分割を行うが、その分割方法ではテスト時間がかかり過
ぎる場合（ステップＳ１１）、及び、その分割方法では
チップ全体のサイズが大きくなってしまう場合（ステッ
プＳ１２）には、分割方法の変更、又は分割機能ブロッ
クの大きさを変えて分割を行う。
【００５４】本実施の形態は、テスト時間の短縮および
コストの低減という新たな効果を有する。
【００５５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置及びその回路設計方法は、論理ＬＳＩ全体を
ゲート数Ｇと入出力ピン数Ｐとの関係がＧのγ乗に定数
Ｋを乗じるレント則を用いた分割ルールにしたがい一定
の大きさの領域に分割し所定の配列方法で配列した複数
の機能ブロックと、これら複数の機能ブロックの領域の
各々を経由しテストデータ及びテスト結果の各々の伝送
用のテスト専用バスとを有しているので、分割された機
能ブロックの各々でテスト専用バスを用いることによ
り、少ない追加回路と最小の入出力端子の追加で、効率
的、かつ経済的にテスト、検証が可能となるという効果
がある。
【００５６】また、機能ブロックは、チップ全体におい
て均一な大きさであり、テストに最も効率の良い大きさ
が保証されていることと、チップ全体がテスト可能なこ
ととが保証されているという効果がある。
【００５７】さらに、テストする領域を適当な大きさに
分割してテストすることにより、テスト時間を短縮する
とともにテスト精度を向上するという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の第１の実施の形
態を示すブロック図である。
【図２】本実施の形態の半導体集積回路装置の回路設計
方法の一例を示すフローチャートである。
【図３】本実施の形態の半導体集積回路装置の詳細を示
すブロック図である。
【図４】本発明の第２の実施の形態の半導体集積回路装
置の回路設計方法の一例を示すフローチャートである。
【図５】従来の半導体集積回路装置の一例を示すブロッ
ク図である。
【図６】従来の半導体集積回路装置の回路設計方法の一
例を示すフローチャートである。
【符号の説明】
１，１００ 半導体基板 ２，１１ 機能ブロック ３ テスト専用バス ４ 切替回路 １３ 入出力バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成した論理ＬＳＩを複数
    の機能ブロックに分割し、前記機能ブロックの各々が外
    部から直接テストデータの入力及び外部へのテスト結果
    の出力が可能なように構成した半導体集積回路装置にお
    いて、 前記論理ＬＳＩ全体をＫ，γをＫ＝２．５〜５．０、γ
    ＝０．４〜０．７の範囲の値の定数とし、ゲート数Ｇと
    入出力ピン数Ｐとの関係がＧのγ乗に定数Ｋを乗じるレ
    ント則を用いた分割ルールにしたがい一定の大きさの領
    域に分割し所定の配列方法で配列した前記複数の機能ブ
    ロックと、 前記複数の機能ブロックの領域の各々を経由し前記テス
    トデータ及び前記テスト結果の各々の伝送用のテスト専
    用バスとを有することを特徴とする半導体集積回路装
    置。
  2. 【請求項２】 前記機能ブロックと前記テスト専用バス
    とが前記論理ＬＳＩの全体にマトリクス状に配列される
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記論理ＬＳＩが、前記複数の機能ブロ
    ックと、 前記機能ブロックの全てを通過する前記テスト専用バス
    と、 前記テスト専用バスの入出力端子と、 前記機能ブロックの各々の選択用の選択信号の入力用の
    選択信号端子と、 前記機能ブロックの各々の入力側に前記選択信号の供給
    に応答して通常動作モードをテストモードに切り替える
    複数個の切替回路とを備えることを特徴とする請求項１
    記載の半導体集積回路装置。
  4. 【請求項４】 所定の機能の回路設計及びこれら機能の
    テスト回路の設計を含む回路全体の回路設計を行う全体
    回路設計ステップと、 前記テスト回路対応のテストパターン及びテスト結果の
    伝送用のテスト専用バスの本数を決定するテスト専用バ
    スの本数決定ステップと、Ｋ，γをＫ＝２．５〜５．０、γ＝０．４〜０．７の範
    囲の値の定数とし、ゲート数Ｇと入出力ピン数Ｐとの関
    係がＧのγ乗に定数Ｋを乗じるレント則を用いた 分割ル
    ールにしたがい分割領域の大きさである機能ブロックの
    大きさを決定する機能ブロックの大きさ決定ステップ
    と、 前記機能ブロックの各々毎に前記テスト専用バスを考慮
    して回路設計を実施する回路設計ステップと、 前記機能ブロックの各々に対応する前記テストパターン
    を作成するテストパターン作成ステップと、 前記回路設計ステップの設計結果に基づき半導体チップ
    を作成する半導体チップ作成ステップと、 前記テストパターンを用いて前記半導体チップのテスト
    を行うテストステップとを有することを特徴とする半導
    体集積回路装置の設計方法。
  5. 【請求項５】 前記機能ブロックの大きさ決定ステップ
    と前記回路設計ステップとの間に、 テスト時間の適切性を判断するテスト時間条件判断ステ
    ップと、 チップサイズの適切性を判断するチップサイズ条件判断
    ステップとを有することを特徴とする請求項４記載の半
    導体集積回路装置の設計方法。
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