JP2000155153A

JP2000155153A - 半導体装置

Info

Publication number: JP2000155153A
Application number: JP10331819A
Authority: JP
Inventors: Mutsumi Fujiwara; 睦藤原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2000-06-06

Abstract

(57)【要約】【課題】検査装置でＬＳＩの測定を行う時に、検査装
置の測定端子数より多数の端子をもつＬＳＩにおいて、
測定端子をリレー等で切り替えて行っていた従来の測定
方式を改良するものである。【解決手段】ＬＳＩパッド１，２の間に端子間の切り
替え回路ＳＷ１を、ＩＮ２の前段に切り替え回路ＳＷ２
を、それぞれＬＳＩ内部に内蔵させて配置し、テスト制
御部の制御信号Ｃのレベルにより、切り替え回路は入力
された信号をそのまま伝播させるか、伝播させないかを
選択して機能ブロックＡ，Ｂを選択的にドライブ可能に
する。これによりテスト時には端子を共有化でき、共有
端子の片側のみに検査装置の配線を行うだけで良くな
り、測定用ボードの作成が容易になる。更にはリレーの
開閉のために要していた時間も不要となるのでテスト時
間を大幅に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト方式と保護
素子の配置構成を改良できる半導体装置に関するもので
ある。

【０００２】

【従来の技術】従来の半導体装置における一般的な入出
力回路とテスト回路の概略を、図６に示す。

【０００３】Ｐ５１，Ｐ５２，Ｐ５３，Ｐ５４はＰ型Ｍ
ＯＳトランジスタ、Ｎ５１，Ｎ５２，Ｎ５３，Ｎ５４は
Ｎ型ＭＯＳトランジスタ、ＩＮ９，ＩＮ１０は入力バッ
ファセル、ＯＵＴ９，ＯＵＴ１０は出力バッファセル、
ＳＥＬ１７，ＳＥＬ１８，ＳＥＬ１９，ＳＥＬ２０は２
入力１出力のセレクタ、Ａ，Ｂは任意の機能ブロック、
テスト制御部３０はテストモード制御を行う回路ブロッ
ク、４１〜４４は半導体装置のボンディングパッド、４
５，４６は測定装置からの入力を行うための端子、４
７，４８は測定装置による半導体装置の出力と期待値の
比較を行うための端子である。

【０００４】入出力回路は半導体装置と外部の装置との
信号のやりとりをするために、半導体装置に内蔵されて
いるものであり、この入出力回路には外部からの高電圧
の印加を保護する素子や外部装置との信号の授受を行う
ための素子が含まれている。

【０００５】この保護素子は各端子毎に内蔵されてい
る。この保護素子のレイアウトにおける面積は概して内
部の素子に比べ大きなものとなっている。また半導体装
置の試験を行う場合、その測定装置（以下、テスターと
する）の制御できる端子の数には限りがあり、その数を
超える端子を有する半導体装置を試験する場合には、図
８に示すように半導体装置ＬＳＩとテスター４９を接続
する間の測定用ボード上にリレー６０，６１等を配置し
て端子の切り替え制御を行っている。

【０００６】そのため、端子の切り替えを行うときに多
大な時間を要し、テスト時間の増大を招いていた。また
同一の機能ブロックが複数存在していても、別々の端子
から独立に制御しテストを行っているために、同一の機
能ブロックを一つずつ測定することとなり、テストを効
率的に行えていなかった。

【０００７】これは、別の端子から同時に同じパターン
を入力することで解決はできるが、機能ブロックＡ，Ｂ
が同一のものである場合で同時に別の端子から入力し出
力データを測定した場合、図１０に示すように機能ブロ
ックＡ，Ｂそれぞれの入出力パターンが必要になり、テ
スター上のメモリーもその分だけ必要となっている。

【０００８】

【発明が解決しようとする課題】半導体装置においては
年々高速化、高集積化、多ピン化の技術の進展がある。
この技術の進展において多ピン化によりテスターの測定
可能端子数以上の端子を持つ半導体装置が開発されてき
ている。

【０００９】従来技術では、上記のようにテスター上の
測定ボードにリレー等を配置し、端子の切り替えを行っ
て測定していたが、このリレーの開閉による端子の切り
替えは概して時間を要するものであり、テスト時間の増
大を招いていた。

【００１０】またリレーを載せているために専用のテス
ター測定ボードが必要となっていた。この専用のボード
は半導体装置の特性試験だけではなく、信頼性試験など
においても同様に必要となり、そのための開発期間、費
用が必要となっていた。

【００１１】また、近年のシステムＬＳＩにおいては予
め準備された機能ブロックを搭載する開発スタイルが主
流になっている。この機能ブロックは通常その機能を保
証するためのテストパターンが準備されている。よって
このようなシステムＬＳＩの試験を行う際には機能ブロ
ックのテストパターンがそのまま流用される。この機能
ブロックは一つのシステムＬＳＩに一つではなく多数搭
載されることが多い。特に、通信制御やタイマーなどの
機能ブロックは一つのシステムＬＳＩに２つから３つ搭
載されることが多い。この場合でも、通常は全く同一の
機能が搭載されていても、機能ブロック毎にそれぞれの
テストパターンを実行していた。

【００１２】そのためテスト時間も同一の機能であって
も搭載されている数の分だけのテスト時間を要してい
た。また、それぞれの機能ブロックのテストモード用の
端子を別の端子に割り当てることで、同一にテストを行
えるようにすることも可能であるが、その場合でも図１
０に示すように機能ブロックのテストパターンを並列に
配置しているため、テストパターンをテスター上のメモ
リーに転送する際に容量が増えてしまう問題がある。

【００１３】また、入出力回路は半導体装置と外部の装
置との信号のやりとりをするために、半導体装置に内蔵
されているものであり、この入出力回路には外部からの
高電圧の印加を保護する素子や外部装置との信号の授受
を行うための素子が含まれている。この保護素子は各端
子毎に独自に内蔵されている。この保護素子は概して入
出力回路部の半分以上の面積を占めるため、特に多数の
端子を持つ半導体装置におていは保護素子による面積の
大幅な増大を招いている。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
パッド部と入出力回路の間と別々のパッド間に切り替え
用の回路素子を付加し、更にパッド間には切り替え用の
回路素子に加えて保護素子も付加する。そして、同一の
機能ブロックをテストする際には各々の被測定機能ブロ
ックのテストモード時における端子間に切り替え回路素
子を配置することで解決している。

【００１５】以下にそれぞれの手段について順次説明す
る。まず、テスターが制御できる可能端子数以上の端子
を半導体装置がもっている場合などにおける対応につい
て説明する。

【００１６】この場合、図１に示すように入出力端子に
は、端子の切り替え用の回路素子ＳＷ１，ＳＷ２，ＳＷ
３，ＳＷ４を付加する。これにより、機能ブロックＡを
テストする場合はテスト制御部３０にてＳＷ１をオン状
態、ＳＷ２をオフ状態にすることでテスター入力端子か
らの入力データを機能ブロックＡの経路のみに伝達す
る。

【００１７】そして出力側では、同様にＳＷ３をオン状
態、ＳＷ４をオフ状態にすることで回路Ａからの経路の
信号のみをテスター出力端子へ伝達する。次に機能ブロ
ックＢをテストする場合はテスト制御部３０にてＳＷ１
をオフ状態、ＳＷ２をオン状態にすることでテスター入
力端子からの入力データを機能ブロックＢの経路のみに
伝達し、出力側では同様にＳＷ３をオフ状態、ＳＷ４を
オン状態にすることで機能ブロックＢからの経路の信号
のみをテスター出力端子へ伝達する。また、ＤＣ検査に
おける出力端子のオフリークを測定する場合は出力側に
ついているＳＷ３，ＳＷ４の両方をオフにすることで測
定が可能になる。

【００１８】次に同時に同一の機能ブロックを測定する
方法を以下に説明する。図３において機能ブロックＡ，
Ｂが同一の機能ブロックである場合、前記共有させた端
子を機能ブロックＡ，Ｂの同一の端子機能に入力される
ようにテスト回路を設計する。そして、テスターからの
入力データが同時に入力されるようにＳＷ９，ＳＷ１０
両方がオン状態になるようにテスト制御部３０でテスト
制御行う。更にＳＥＬ９，ＳＥＬ１０もテストモードと
なり、テスターからの入力データが機能ブロックＡ、Ｂ
の該端子に入るように制御する。そして、出力側も同様
にＳＷ１１，ＳＷ１２をオン状態にし、ＳＥＬ１１，１
２もテストモードとなり機能ブロックＡ，Ｂのデータが
選択されるようにテスト制御を行う。

【００１９】更に、図４に示すように出力セルに対し、
テスト制御部からテストモードにおいて出力バッファＯ
ＵＴ７，ＯＵＴ８のハイ側への出力駆動能力とロウ側へ
の出力駆動能力を合わせるようにするようにしておく。
ここで機能ブロックＡ，Ｂは同一機能であり、同一のデ
ータが入力されるので、出力も同一のデータがＯＵＴ
７，ＯＵＴ８から出力される。よって、機能ブロック
Ａ、Ｂが正常に動作している場合は、テスター出力端子
は同一レベルにドライブされる。逆に正常に動作してい
ない場合はＯＵＴ７，ＯＵＴ８は同一駆動能力であるの
で、中間レベルとなり、実際の期待値と一致しなくな
る。これにより両方の機能ブロックが正常に動作してい
るかということが検査可能となる。

【００２０】端子毎に必要であった保護素子に関して説
明をする。図２に示すように、端子間の切り替え回路Ｓ
Ｗ５，ＳＷ７にＰ５，Ｐ６，Ｎ５，Ｎ７を接続する。こ
れにより、共有したパッド間において保護素子も共有化
を図ることができ、保護素子による面積を削減すること
が可能となる。

【００２１】

【発明の実施の形態】以下、本発明の各実施の形態を説
明する。（実施の形態１）図１は本発明の（実施の形態１）の半
導体装置を示す。

【００２２】Ｐ１，Ｐ２，Ｐ３，Ｐ４はＰ型ＭＯＳトラ
ンジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，ＮＤ１はＮ型ＭＯ
Ｓトランジスタである。ＩＮ１，ＩＮ２は入力バッファ
セル、ＯＵＴ１，ＯＵＴ２は出力バッファセル、ＳＷ
１，ＳＷ２，ＳＷ３，ＳＷ４は切り替え回路としてのア
ナログスイッチ回路、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，
ＳＥＬ４は２入力１出力のセレクタ、機能ブロックＡ、
機能ブロックＢは任意の機能ブロック、テスト制御部３
０はテストモード制御を行う回路ブロック、１，２，
３，４は半導体装置のボンディングパッド、４５はテス
ターからの入力を行うテスター入力端子、４７はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。

【００２３】まず入力に対する実施の形態を説明する。
図１に示すようにＬＳＩパッド１，２の間にＳＷ１を配
置し、ＩＮ２の前段にＳＷ２を配置する。ここでＬＳＩ
パッド１，２は半導体装置を検査する時に独自にデータ
を制御する必要のない組み合わせである必要がある。

【００２４】機能ブロックＡの機能を検査する場合は、
テスト制御部３０でＳＷ１のＣ端子をロウレベルにし、
ＳＷ１をオン状態にする。そして、ＳＷ２のＣ端子はハ
イレベルにし、ＳＷ２をオフ状態にし、さらにＮＤ１が
オンすることで入力バッファＩＮ２の入力がフローティ
ング状態にならないようにする。

【００２５】そしてＳＥＬ１の入力Ｓ端子をハイレベル
にすることでＳＥＬ１のＢ端子が選択されるようにテス
ト制御を行う。これによりテスター入力端子からのデー
タはＬＳＩパッド２を通り、入力バッファＩＮ１とＳＥ
Ｌ１を介して機能ブロックＡの任意の入力端子をドライ
ブする。

【００２６】次に機能ブロックＢの機能を検査する場合
は、テスト制御部でＳＷ２のＣ端子をロウレベルにし、
ＳＷ２をオン状態にする。そして、ＳＷ１のＣ端子はハ
イレベルにし、ＳＷ１とＮＤ１をオフ状態にする。そし
てＳＥＬ２の入力Ｓ端子をハイレベルにすることでＳＥ
Ｌ２のＢ端子が選択されるようにテスト制御を行う。

【００２７】これによりテスター入力端子からのデータ
はＬＳＩパッド２を通り、入力バッファＩＮ２とＳＥＬ
２を介して機能ブロックＢの任意の入力端子をドライブ
する。次に出力端子に対する実施の形態を説明する。

【００２８】図１に示すようにＬＳＩパッド３，４の間
にＳＷ３を配置し、ＯＵＴ２の後段にＳＷ４を配置す
る。ここでＬＳＩパッド３とＬＳＩパッド４は該半導体
装置を検査する時に独自にデータの期待値を比較制御す
る必要のない組み合わせである必要がある。

【００２９】機能ブロックＡの機能を検査する場合は、
テスト制御部３０でＳＷ３のＣ端子をロウレベルにし、
ＳＷ３をオン状態にする。そして、ＳＷ４のＣ端子はハ
イレベルにし、ＳＷ４をオフ状態にする。そしてＳＥＬ
３の入力Ｓ端子をハイレベルにすることでＳＥＬ３のＢ
端子が選択されるようにテスト制御を行う。

【００３０】これによりテスター出力端子４７には機能
ブロックＡの出力端子からＳＥＬ３をとおり出力バッフ
ァＯＵＴ１を介してＳＷ３、ＬＳＩパッド４を通り機能
ブロックＡの出力信号が出力される。

【００３１】次に機能ブロックＢの機能を検査する場合
は、テスト制御部３０でＳＷ４のＣ端子をロウレベルに
し、ＳＷ４をオン状態にする。そして、ＳＷ３のＣ端子
はハイレベルにし、ＳＷ３をオフ状態にする。そしてＳ
ＥＬ４の入力Ｓ端子をハイレベルにすることでＳＥＬ４
のＢ端子が選択されるようにテスト制御を行う。

【００３２】これによりテスター出力端子には機能ブロ
ックＢの出力端子からＳＥＬ４を通り出力バッファＯＵ
Ｔ２を介してＳＷ４、ＬＳＩパッド４を通り機能ブロッ
クＢの出力信号が出力される。

【００３３】これにより従来はテスター測定可能端子よ
り半導体装置の端子の方が多い場合、図８に示すように
測定用ボード上にリレーを配置して行っていたものより
もボードの作成が容易になり、更にリレーの開閉のため
に要していた時間も大幅に短縮される。

【００３４】また、この図１におけるＰ１〜Ｐ４とＮ１
〜Ｎ４は外部からの過電圧などに対する半導体装置のＭ
ＯＳ型の保護素子である。なお、本例では入力同志、出
力同志の組み合わせであるが入力と出力の組み合わせで
も同様のことが可能である。また２つの端子間で説明を
行っているが、３つ以上の組み合わせにおいても可能で
あり、その場合は更に端子の共有化による保護素子の面
積を削減することが可能となる。

【００３５】（実施の形態２）図２は本発明の（実施の
形態２）を示す。Ｐ５，Ｐ６，ＳＷＰ５，ＳＷＰ６はＰ
型ＭＯＳトランジスタ、Ｎ５，Ｎ６，ＳＷＮ５，ＳＷＮ
６はＮ型ＭＯＳトランジスタ、ＩＮ１３，ＩＮ４は入力
バッファセル、ＯＵＴ３，ＯＵＴ４は出力バッファセ
ル、ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８は切り替え回路と
してのアナログスイッチ回路、ＳＥＬ５，ＳＥＬ６，Ｓ
ＥＬ７，ＳＥＬ８は２入力１出力のセレクタ、機能ブロ
ックＡ、機能ブロックＢは任意の機能ブロック、テスト
制御部３０はテストモード制御を行う回路ブロック、
１，２，３，４は半導体装置のボンディングパッド、４
５はテスターからの入力を行うための端子、４７はテス
ターによる半導体装置の出力と期待値の比較を行うため
の端子である。

【００３６】図２に示すように、端子間の切り替え回路
ＳＷ５にＰ５，Ｎ５を、ＳＷ７にＰ６，Ｎ６をそれぞれ
付加する。これにより、まず入力ＩＮ３に対する保護素
子としては、高電位側に対してはＳＷＰ５からＰ５のパ
スに過電流が流れるようなパスが形成され、低電位側に
対しては、ＳＷＮ５からＮ５に過電流が流れるパスが形
成される。次にＩＮ４に対する保護素子としては、高電
位はＰ５、低電位はＮ５が形成される。また出力端子Ｏ
ＵＴ３，ＯＵＴ４に対しても同様の保護素子の構成をと
る。

【００３７】これにより、図１に示すＰ１，Ｐ２，Ｐ
３，Ｐ４，Ｎ１，Ｎ２，Ｎ３，Ｎ４のように各端子毎に
必要であった保護素子が端子間で共有化することが可能
となる。これにより、保護素子によるＬＳＩの面積の増
加を低減することが可能となる。

【００３８】（実施の形態３）図３は本発明の（実施の
形態３）を示し、ある半導体装置に同一の機能ブロック
（図３では機能Ａ）がある場合の例である。

【００３９】図３において、Ｐ３１，Ｐ３２，Ｐ３３，
Ｐ３４はＰ型ＭＯＳトランジスタ、Ｎ３１，Ｎ３２，Ｎ
３３，Ｎ３４はＮ型ＭＯＳトランジスタ、ＩＮ５，ＩＮ
６は入力バッファセル、ＯＵＴ５，ＯＵＴ６は出力バッ
ファセル、ＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２は切
り替え回路としてのアナログスイッチ回路、ＮＤ１はＮ
型ＭＯＳトランジスタ、ＳＥＬ９，ＳＥＬ１０，ＳＥＬ
１１，ＳＥＬ１２は２入力１出力のセレクタ、機能ブロ
ックＡ、機能ブロックＢは任意の機能ブロックで両方と
も同じ機能Ａをもつ回路、テスト制御部３０はテストモ
ード制御を行う回路ブロック、１，２，３，４は半導体
装置のボンディングパッド、４５はテスターからの入力
を行うための端子、４７はテスターによる半導体装置の
出力と期待値の比較を行うための端子である。

【００４０】近年の半導体装置においては、機能ブロッ
ク単位で開発を行うのが通常のスタイルとなってきてい
る。特に最近ではあらかじめ準備された機能ブロックを
半導体装置に組み込みを行うケースも増えてきている。
このような開発スタイルの場合は、特に、回路機能を検
査するためのテストベクターも機能ブロック単位で準備
されている。そして、一つの半導体装置の中に複数の同
一の機能ブロックが組み込まれている場合ではその機能
ブロックをテストする場合、同一の機能であっても別々
に検査をするようになっていた。

【００４１】これに対し、この実施の形態では、図３に
示すようにテストモードにおいて機能ブロックＡの入力
端子ＡＩＮを制御する外部端子と、機能ブロックＢの入
力端子ＡＩＮを制御する外部端子と（機能ブロックＡ、
機能ブロックＢはともに機能Ａ）の間に端子間の切り替
え回路ＳＷ９，ＳＷ１０を配置する。出力端子に関して
も同様に機能ブロックＡの出力端子ＡＯＵＴと機能ブロ
ックＢの出力端子ＡＯＵＴをテストモード時にモニター
する外部端子間に図３に示すＳＷ１１，ＳＷ１２を配置
する。

【００４２】機能ブロックＡ，機能ブロックＢをテスト
するテストモードにおいて、テスト制御部３０はＳＷ
９，ＳＷ１０，ＳＷ１１，ＳＷ１２のＣ端子をローレベ
ルにし全ての端子間切り替え回路を信号が通過するよう
にする。そしてＳＥＬ９，ＳＥＬ１０のＳ端子をハイレ
ベルになるようにし、ＳＥＬ９，ＳＥＬ１０それぞれの
Ｂ端子の入力が選択されるようにする。

【００４３】これにより、テスター入力端子からの信号
はＳＷ９，ＳＷ１０をそれぞれ通り、更にＩＮ５、ＩＮ
６を通過し、ＳＥＬ９，ＳＥＬ１０のＢ端子に入力さ
れ、ＳＥＬ９，ＳＥＬ１０を通過して、機能ブロック
Ａ，機能ブロックＢの入力端子ＡＩＮにテスター入力端
子から同一の信号が同時に入力される。

【００４４】次に出力側であるが、同様に機能ブロック
Ａ，機能ブロックＢをテストするテストモードにおいて
テスト制御部３０がＳＥＬ１１，ＳＥＬ１２のセレクト
信号Ｓにハイレベルが入力されるようにし、ＳＥＬ１
１，ＳＥＬ１２のＢ端子に入力される機能ブロックＡお
よび機能ブロックＢの出力ＡＯＵＴがそれぞれ選択され
る。そしてＳＥＬ１１の出力はＯＵＴ５、ＳＥＬ１２の
出力はＯＵＴ６を通過する。そしてＳＷ１１，ＳＷ１２
はそれぞれ通過するようにテスト制御で制御されている
ので、テスター出力端子には機能ブロックＡ，機能ブロ
ックＢのＡＯＵＴが出力される。この時、機能ブロック
Ａ，機能ブロックＢは同一の機能であり、また上記であ
るように入力には同一の信号が入力されるので、回路が
正常に動作している場合は出力端子も同一の信号が出力
され、一つのテスター出力端子で２つの端子の期待値を
同時に測定をすることになる。

【００４５】これにより同一機能ブロックが半導体装置
に内蔵されている場合に、同時にテストを実施すること
が可能となり、実デバイスのテスト時間や論理検証など
のシミュレーション時間などを大幅に削減することがで
きる。

【００４６】更に、これにより図９に示すような機能ブ
ロックＡ，機能ブロックＢをテストするためのテストパ
ターンも一つ分の機能ブロックのテストパターンで共有
することになるので、テストパターンのデータサイズも
半減することになり、テスター上のメモリ使用量やシミ
ュレーションにおけるメモリの使用量も削減することが
可能となる。

【００４７】（実施の形態４）図４は（実施の形態４）
を示す。図４において、Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４
４はＰ型ＭＯＳトランジスタ、Ｎ４１，Ｎ４２，Ｎ４
３，Ｎ４４はＮ型ＭＯＳトランジスタ、ＩＮ７，ＩＮ８
は入力バッファセル、ＯＵＴ７，ＯＵＴ８は出力バッフ
ァセル、ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ１６は切
り替え回路としてのアナログスイッチ回路、ＮＤ１はＮ
型ＭＯＳトランジスタ、ＳＥＬ１３，ＳＥＬ１４，ＳＥ
Ｌ１５，ＳＥＬ１６は２入力１出力のセレクタ、機能ブ
ロックＡ、機能ブロックＢは任意の機能ブロックで両方
とも同じ機能Ａをもつ回路、テスト制御部はテストモー
ド制御を行う回路ブロック、ＬＳＩパッド１，ＬＳＩパ
ッド２，ＬＳＩパッド３，ＬＳＩパッド４は半導体装置
のボンディングパッド、テスター入力端子はテスターか
らの入力を行うための端子、テスター出力端子はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。

【００４８】（実施の形態３）においては図３の出力端
子ＯＵＴ５，ＯＵＴ６の駆動能力は半導体装置のノーマ
ルモードにおける所望の電流能力となっているので、そ
れぞれが違った駆動能力である場合が多い。また、出力
端子の高電位側のトランジスタと低電位側のトランジス
タの駆動能力も１：１とは限らない。このようなケース
において（実施の形態３）にある２つの出力端子を同時
に測定する場合は出力端子が不一致を起こしても、駆動
能力の高い方に偏るためにテスターで比較を行う場合、
期待値に対して電位差が大きくならない場合が起こる。
またあらかじめ設計された機能ブロックにおいて使用し
た時のその端子の駆動能力とも違う場合が殆どである。
このため、タイミングが不一致になる可能性があった。

【００４９】それに対してこの（実施の形態４）では入
力側に関しては（実施の形態３）と同じであるが、出力
側に関しては図４で示すようにＯＵＴ７とＯＵＴ８のＩ
２端子にはテスト制御部からそれぞれＳＥＬ１５，ＳＥ
Ｌ１６のＳ端子に入る信号と同じ信号が入力される。こ
こで機能ブロックＡ，機能ブロックＢを同時にテストす
るときのモードにおいてはこの端子はハイレベルであ
る。

【００５０】図５にＯＵＴ７，ＯＵＴ８の内部構成例を
示す。ここでＰＯ１，ＰＯ２，ＰＣ１はＰ型ＭＯＳトラ
ンジスタ、ＮＯ１，ＮＯ２，ＮＣ１はＮ型ＭＯＳトラン
ジスタである。この図５で示すように端子Ｉ２がハイレ
ベルの場合は、ＰＣ１，ＮＣ１はオフ状態となり、ＯＵ
Ｔ７，ＯＵＴ８の駆動能力はトランジスタＰＯ１，ＮＯ
１でのみ決定される。このＰＯ１，ＮＯ１のトランジス
タの能力比を１：１としておく。特に機能ブロックが予
め設計されているようなものの場合は予め設計された機
能ブロックを検証したときの駆動能力を使用することで
より検証を容易にすることが可能となる。つまり機能ブ
ロックＡ，機能ブロックＢが共に正常に動作していない
場合、その出力は中間レベルとなり不一致の検証をより
精度よく検出することが可能となる。更に、予め設計さ
れた機能ブロックで使用した出力セルと同等の出力セル
になるようにしておくことで、予め設計した時に作成さ
れた検証用のテストベクターに対してタイミングもより
近いものとなり、検証を容易にすることが可能となる。

【００５１】そして、ノーマルモードにおいてはＯＵＴ
７，ＯＵＴ８の端子Ｉ２がロウレベルとなる。この場合
はＰＣ１，ＮＣ１はオン状態となり、ＯＵＴ７，ＯＵＴ
８の駆動能力はトランジスタＰＯ１，ＮＯ１とＰＣ１，
ＮＣ１、ＰＯ２，ＮＯ２で決定される。これらのトラン
ジスタ能力をノーマル時に要求される駆動能力に設計を
行っておく。

【００５２】（実施の形態５）上記の（実施の形態１）
〜（実施の形態４）においては、テスター４９で測定す
るボードは、図７に示すように端子間に切り替え回路を
配置している端子間の内では、入力セルに入る部分にも
切り替え回路を入れた方（図１ではＬＳＩパッド２）の
端子にのみ配線を行うだけで良い。これは従来では図８
にあるようにテスター４９で測定するボード上にリレー
６０，６１のように切り替え回路をつけていたのである
が、（実施の形態１）〜（実施の形態４）で示すように
半導体装置内部でその機能を果たすため不要となる。

【００５３】

【発明の効果】以上のように本発明によれば、テスター
測定可能端子より半導体装置の端子のほうが多い場合、
図８に示すように測定用ボード上にリレーを配置して行
っていたものが図７のようにテスト時は端子を共有化す
ることで、共有端子の片側のみにテスターとの配線を行
うだけで良くなり、ボードの作成が容易になる。更にリ
レーの開閉のために要していた時間も不要となるのでテ
スト時間を大幅に短縮できる。

【００５４】次に各端子毎に必要であった保護素子が端
子間で共有化することが可能となる。これにより、保護
素子によるＬＳＩの面積の増加を低減することが可能と
なる。

【００５５】また同一機能ブロックが半導体装置に内蔵
されている場合に、同時にテストを実施することが可能
となり、実デバイスのテスト時間や論理検証などのシミ
ュレーション時間などを大幅に削減することができる。
更に、テストパターンも一つ分の機能ブロックのデータ
サイズでテストできるようになり、テスター上のメモリ
使用量やシミュレーションにおけるメモリの使用量も削
減することが可能となる。

【００５６】更に同時に同じ機能ブロックをテストする
時の出力端子を共有させているものを、その機能ブロッ
クをテストするモードでは出力の駆動能力を同じにする
ことで、機能ブロックが誤動作した場合はその出力は中
間レベルとなり不一致の検証をより精度よく検出するこ
とが可能となる。更に、予め設計された機能ブロックで
使用した出力セルと同等の出力セルになるようにしてお
くことで、予め設計した時に作成された検証用のテスト
ベクターに対してタイミングもより近いものとなり、検
証を容易にすることが可能となる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の半導体装置の概略
図

【図２】本発明の（実施の形態２）の半導体装置の概略
図

【図３】本発明の（実施の形態３）の半導体装置の概略
図

【図４】本発明の（実施の形態４）の半導体装置の概略
図

【図５】本発明の（実施の形態４）の半導体装置におい
て出力の駆動能力を調整するための回路構成を示す図

【図６】従来の半導体装置の概略図

【図７】本発明のテスター測定端子よりも半導体装置の
端子が多い場合の本発明のテスター測定用ボードを示す
図

【図８】テスター測定端子よりも半導体装置の端子が多
い場合の従来のテスター測定用ボードを示す図

【図９】同時に同一の機能ブロックを測定する場合の本
発明のテストパターンを示す図

【図１０】従来のテストパターンファイルの従来例を示
す図

【符号の説明】ＩＮ１〜ＩＮ８入力バッファセルＯＵＴ１〜ＯＵＴ８出力バッファセルＳＷ１〜ＳＷ１６切り替え回路（アナログスイッ
チ）ＳＥＬ１〜ＳＥＬ１６２入力１出力のセレクタＡ，Ｂ機能ブロックＣテスト制御部の制御信号１〜４ボンディングパット３０テスト制御部４９測定装置（テスター）

Claims

【特許請求の範囲】

【請求項１】単体検査において全ての端子を同時に且つ
単独に制御する必要のない半導体装置において、各機能を検査する時に単独に制御する必要のない端子間
に、入力された信号をそのまま伝播させるか伝播させな
いかを制御信号のレベルにより選択できるセレクト回路
を、端子の切り替え回路として内蔵した半導体装置。
【請求項２】請求項１記載の端子間の切り替え回路を持
つ半導体装置であって、端子間の切り替え回路部にＭＯ
Ｓ型の保護素子を接続することで、端子毎に必要な保護
素子を共通化した半導体装置。
【請求項３】複数の同一の機能ブロックを内蔵し、その
機能ブロックの単体テストを行うことができる半導体装
置であって、上記同一機能ブロックのテストモードにおいてその同一
機能ブロックの同一の端子間に、入力された信号をその
まま伝播させるか伝播させないかを制御信号のレベルに
より選択できるセレクト回路を、端子の切り替え回路と
して内蔵した半導体装置。
【請求項４】請求項３記載の同一の機能ブロックのテス
トモード時の端子間に切り替え回路を持つ半導体装置で
あって、端子間切り替え回路で接続されている端子間の出力セル
の駆動能力をテストモード時に同一になるように制御す
る手段を設けて期待値の比較を行えるようにした半導体
装置。
【請求項５】請求項１〜請求項４のいずれかに記載の端
子間の切り替え回路を持つ半導体装置を単体検査するた
めの測定用ボードであって、端子間の切り替え回路のついた端子に関しては接続を行
わない測定用ボード。