JPS6326585A - Ｖｌｓｉ集積回路の検査回路と検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］。

本発明は、全体的にいえば、ＶＬＳＩ集積回路の検査回
路に関するものである。より詳細にいえば、本発明は集
積回路の中の内部接続点におけるＤＣパラメータを検査
するための検査回路に関するものである。

［従来の技術］ 大規模集積回路（ＶＬＳＩ）は、回路を自己検査する、
または回路のボート検査を強化するのに使用される、組
み込み検査回路をますます利用するようになってきてい
る。これらの回路は、個別ゲートの数が２０．０００個
以上になることがある大規模回路アレイを検査する、コ
ストと複雑さを解決する方法として利用されている。集
積度が大きくなると、さらに種々の検査回路が必要にな
る。

ＶＬＳＩアレイの検査は、複雑さと要求される結果に応
じて、さまざまな段階で実行される。ラボラトリ検査は
、ＡＣパラメータとＤＣパラメータの検証を要求しかつ
回路の手直しを行なう、検査の１つの段階である。ラボ
ラトリ検査は、通常、装置のおのおのの入力が、おのお
のの検査に対して、１Ｉ１１制御されることを要求する
。この場合、導線とプローブの総数および必要な関Ｍ装
置とにより、問題点が生じうる。他の形式の検査、すな
わち、自動検査の場合、大部分の時間は、大幅な「設定
時間」を必要とする、ＤＣパラメータ測定に使われる。

これは、出力の要求された状態を決定するのに実行され
なければならない、内部論理によるものである。自動検
査方式ですべての出力を検査するのに、入力データと測
定サイクルのいくつかのシーケンスを採ることができる
。

寿命検査は別の形式の検査である。この場合には、オー
ブンの中のようなυＪｔｌｌされた環境の下に、装置を
置くことを必要とする。寿命検査の場合、前記検査の極
限条件に加えて、装置に適切なストレスが確実に加わる
ように、最大電力消費の条件下に装置を置くことが必要
である。ピン数の多い装置の消費電力は、出力の状態に
大いに依存する。

装置の中に製造されている検査回路の形式によっては、
入力全体め制御が欠けていることにより、多重バス装置
をｉ悪の電力状態に置くことは、不可能ではなくても困
難であることがある。

組み込み検査回路で得られる別の利点は、基板の段階で
欠陥を分離することである。これは、単一バス上に存在
する装置の総数が多くなると、複雑化する。典型的な場
合には、欠陥が発見されると、その装置が除去される。

この方法は、問題点が分離できるかどうかを見るために
変更が行なわれる度に、繰り返されなければならない一
定のシーケンスの検査入力からのみ欠陥が生ずるならば
、面倒なことになりうる。通常、この場合、欠陥が決定
されるまで、全検査シーケンスが繰り返されることにな
る。この時、多くの繰り返しが実行される。組み込み検
査回路でえられるなお別の利点は、１００％ＡＣ検査で
、かつ、礪能検査であることである。すべての検査シー
ケンスと遅延測定において素子の以前の状態が考慮され
なければなら愈いので、内部フリップ・７０ツブが多重
路の中に存在する時、このことは複雑化する。

従来の検査装置は、出力を３状態モードに置くイネーブ
ル・ピンを備えることによって、前記問題点の°いくつ
かを解決した。ざらに、ＶＬＳＩ装置の内部接続点が、
ＬＳＳＤ、署名解析、および組み込み自己検査のような
方法で、機能的に検査される。

［発明の要約］ 本発明は集積回路のパラメータを検査する検査回路に関
するものである。集積回路はパッケージの中に入ってい
て、このパッケージは複数個のピンを有している。これ
らのピンは外部回路とのインタフェースになっている。

集積回路は、入力と、出力と、複数個の内部信号接続点
を備えた、能動回路を有している。おのおのの接続点の
ところにモード制御回路が配置され、そしてこのモード
制御回路が関与する接続点を制御して、第１モードまた
は第２モードまたは第３モードのいずれかで動作させる
。モード制御回路は、第１モードにおいて関与する接続
点を強制的に第１論理状態で動作させることができ、お
よび第２モードにおいて関与する接続点を強制的に第２
論理状態で動作させることができ、および第３モードに
おいて関与する接続点の入力をその出力に対するインタ
フェースとなってそれを透過する１つの信号路がえられ
るように動作させることができる。モード制御回路はす
べての接続点の接続点制御回路を制御し、外部制御信号
を受信しそれに応答して、すべての接続点を同時に第１
モードまたは第２モードまたは第３モードで動作させる
。集積回路パッケージ・ピンの中の最大２個のピンが２
つの外部制御信号を受信し、この最大２個のピンとモー
ド制御回路のインタフェースとして、インタフェース回
路が備えられる。

本発明の別の実施例では、第４動作モードを有している
。この第４動作モードでは接続点は浮動状態、すなわち
、高インピーダンス状態になる。

この第４モードはモード制御回路によって制御される。

このモードが作動される時、すべての接続点が同時に強
制的に高インピーダンス状態になる。

［実施例］ 添付図面を参照しての下記説明により、本発明とその利
点をさらによく理解することができる。

第１図は本発明の検査回路を使用した集積回路＜ＩＣ＞
１０の概要ブロック線図である。集積回路１０は、複数
個の入力ピン１２と、複数個の出力ピン１４を有する。

これらのピンは、外部回路（図示されていない）とこの
集積回路とのインタフェースとなる。入力ピンは論理回
路１６とのインタフェースである。論理回路１６は、組
み合わせ論理回路のような、任意の形式の論理回路であ
ることができる。論理回路１６は複数個の出力線路１８
を有している。これらの出力線路１８のおのおのは、そ
れぞれ、１つの検査インタフェース回路２０に接続され
る。検査インタフェース回路２０のおのおのは集積回路
１０の別々の出力端子に接続される。

検査インタフェース回路２０のおのおのは適切′に制御
されて、関与する出力端子を強制的に論理値高レベル状
態にするまたは論理値低レベル状態にすることができ、
または関与する出力端子に論理状態をそのまま伝達する
ことができる。検査インタフェース回路２０が動作する
ことによって、出力端子１４をまた「浮動」状態にする
ことができる。すなわち、出力端子１４が論理値高レベ
ル状態にあるのでなく、また論理値低レベル状態にある
のでもなく、また論理回路１６の出力端子１８の中の関
与する１つの端子に接続された状態にあるのでもない、
「浮動状態」にすることができる。インタフェース回路
２０の状態は、検査コード回路２２によって制御される
。検査コード回路２２は集積回路１０の２つのピン２４
および２６に接続される。ピン２４は信号ＴＰ１に接続
され、そしてピン２６は信＠ＴＰ２に接続される。検査
インタフェース回路はまた、出力イネーブル信号ＯＦと
デツプ・イネーブル信号ＧＥにも接続される。

信号ＴＰ　　の論理状態と信号ＴＰ２の論理状態は、検
査インタフェース回路２ｏの機能を決定する。ＴＰ　　
とＴＰ２の両方が論理値低レベル状態にある時、すなわ
ち、論理値「０」レベルにある時、出力端子１４はすべ
て強制的に論理値「０」になる。ＴＰ　　と］°Ｐ２の
両方が論理値高レベル状態にある時、すなわち、論理！
１ａｒ１４レベルにある時、出力端子１４は論理回路１
６の出力ＦＡ路１８との間にインタフェースとなるイン
クフェース回路を有し、そして集積回路１０は通常の方
式で動作する。ＴＰｌに論理１ｉａｒＯＪレベルが加え
られ、かつ、ＴＰ２に論理値「１」レベルが加えられる
時、づべての出ノ〕端子１４は強制的に３状態レベルに
され、そしてこれらの出力端子は入力回路２０または集
積回路１０内のどの回路に対しても浮動状態にされる。

ＴＰｌが論理！１ｉＮＪレベルにありかつＴＰ２が論理
値「０］レベルにある時、すべての出力端子１４は強ｔ
ｉｌｌ的に論理値「１」レベルにされる。したがって、
２つのピンだけを使用することによって、出力端子１４
を４つの状態の中の１つの状態にすることができる。

これらの端子をすべて強制的に論理値高レベルにするこ
とができる、またはすべての端子を強ｔＩ１１的に論理
値低レベルにすることができる、または浮動状態にする
ことができる、または通常の方式で動作することができ
る。すべての端子の論理状態がこれらの４状態の中の１
つの状態になければならなく、これらの端子は個別には
制御されない点に注目することが重要である。

第２図は検査インタフェース回路２０と検査コード回路
２２の詳細論理図である。信号ＴＰ２はＡＮＤゲート２
８の１つの入力と、ＡＮＤゲート３０の１つの入力と、
ＡＮＤＮＯゲート３８つの入力と、ＡＮＤゲート３４の
１つの入力と、ＡＮＤＮＯゲート３８つの入力とに入力
される。

ＡＮＤゲート２８の他の入力はｒＡＪ入力信号に接続さ
れ、そしてＡＮＤゲート３ｏの他の入力はｒＢＪ入力信
号に接続される。六入力と８入力は論叩回路１６の出力
線路１８から入力される。

ＡＮＤゲート２８の出力とＡＮＤゲート３０の出力は３
人力ＮＯＲゲート３８に入力される。

ＮＯＲゲート３８はイネーブル線路４ｏによってゲート
作用が行なわれる。線路４０が論理値低レベル状態にあ
る時、ＮＯＲゲート３８はイネーブルであり、そして線
路４０が論理値高レベル状態にある時、ＮＯＲゲート３
８の出力は浮動状態にある。ＮＯＲゲート３８の出力は
出力端子１４の中の１つの出力端子となる。

ＴＰ１信号線路２６は、反転為４２を通して、３人力Ｎ
ＯＲゲート３８の１つの入力と、ＡＮＤゲート３２の１
つの入力に接続される。ＡＮＤゲート３４の他の入力は
出力イネーブル信号ＯＥに接続され、そしてＡＮＤゲー
ト３６の他の入力はチップ・イネーブル信号ＣＥに接続
される。

ＡＮＤゲート３２〜３６の出力は３人力ＮＯＲゲート４
４の１つの入力に、おのおの別々に、接続される。３人
力ＮＯＲゲート４４の出力はゲート線路４ｏに接続され
、それによりＮＯＲゲート３８の制御を行なう。

動作のさい、ＴＰｌが論理値低レベルにある時、ＮＯＲ
ゲート３８に論理値高レベルを供給し、したがって、も
し線路４０上のゲート信号が「イネーブル」状態にある
ならば、線路１４上の出力を強制的に論理値低レベルに
する。ＴＰ２が論理値低レベルにある時、ＡＮＤゲート
２８の出力とＡＮＤゲート３０の出力を論理値高レベル
にし、かつまた、ＡＮＤゲート３２〜３６の出力を論理
値低レベルにしてＮＯＲゲート４４の出力を１９１Ｉ！
！！値高レベルにし、そしてＮＯＲゲート３８を「イネ
ーブル」にする。ＴＰｌが論理値低レベルでありかつＴ
Ｐ２が論理賄高レベルである時、ＡＮＤゲート３２の出
力は高レベルに進み、その結果、ＮＯＲゲート４４の出
力が論理値低レベルになって、ＮＯＲゲート３８がディ
スエーブルになる。

ＴＰ、が論理値高レベルにある時、ＡＮＤゲート３２の
出力は論理値低レベルになり、そしてＮＯＲゲート３８
の入力は論理値低レベルになる。

もし、ＴＰｌが論理値低レベルであるのと同時に、ＴＰ
２がまた論理値低レベルであるならば、ＡＮＤゲート２
８の出力とＡＮＤゲート３ｏの出力は強制的に論理値低
レベルになり、その結果、ＮＯＲゲート３８の入力はす
べて論理値低レベルになる。この場合、ＮＯＲゲート３
８の出力のピン１４は論理値高レベルになり、したがっ
て、集積回路１０のすべての出力は強制的に論理値高レ
ベルになる。

ＴＰｌが論理値低レベルにありかつＴＰ２が論理値高レ
ベルにある時、ＡＮＤゲート３２は強制的に論理値高レ
ベルになり、したがって、ＮＯＲゲート４４の出力は強
制的に論理値低レベルにされて、ＮＯＲゲート３８はデ
ィスエーブルになる。

ＮＯＲゲート３８がディスエーブルである時、その出力
は「浮動」状態である。すなわち、ＮＯＲゲート３８の
出力は線路１４に対して高インピーダンス状態になる。

したがって、ＮＯＲゲート３８の出力は３状態出力とな
って、論理値高レベル状態または論理値低レベル状態ま
たは浮動状態のいずれかにある。

ＴＰ　　とＴＰ２のいずれもが論理値高レベル状態にあ
る時、ＡＮＤゲート３２の出力はディスエーブルであり
、そしてＡＮＤゲートの出力とＡＮＤゲート３６の出力
は、それぞれ、ＯＥ倍信号ＧＥ信号の状態によって決定
される。すなわち、もしＯＥ倍信号論理値高レベルであ
るならば、ＮＯＲゲート４４の出力は論理値低レベルで
あり、またはもしＧＥが論理値高レベルであるならば、
ＮＯＲゲート４４の出力はまた論理値低レベルであり、
したがって、ＮＯＲゲート３８の出力は強制的に浮動状
態になる。

ＴＰ１信号とＴＰ２信号が高レベルでありかつＯＥ倍信
号ＧＥ信号が低レベルである時、ＮＯＲゲート３８の出
力は線路１８の入力信＠ＡおよびＢの論理状態によって
ｔＩｌｊＩＩｌされる。もしＡとＢのいずれもが低レベ
ルであるならば、ＮＯＲゲート３８の出力は高レベルに
なる。もしＡまたはＢのいずれか一方もしくは両方が高
レベルであるならば、ＮＯＲゲート３８の出力は低レベ
ルになる。

したがって、排他的ＯＲ機能が実行されることになる。

第２図の回路の動作は、第１表の真理値表に詳細に示さ
れている。

第１表８ Δ旦ＴＰ１ＴＰ２ＮＯＥ　ＮＣＥ　０ ｘｘｏｏｘｘ。

ＸＸ１０．ＸＸ１ ＸＸＯｌＸＸＺ ＸＸ１１１ＸＺ ×　×　　１　　１　　　Ｘ　　　１　７−２は高イン
ピーダンス状態 第１図および第２図において、オペレータが集積回路１
０を検査モードに置くことによって、インタフェース回
路２０は集積回路１０の検査を実行することができ、そ
して同時に出力を強制的に論理値高レベル状態または論
理値低レベル状態にする、または出力を強制的に浮動状
態にすることがわかる。この状態は論理回路によって作
られる信号とは無関係である。このことは重要であって
、入力に何等かの信号を加える前または一連の信号を加
える前は、論理回路１６の出、力線路１８の論理状態は
未知である。本発明の検査回路を使用しない場合には、
ピン１４の出力状態を決定するために、論理回路１６の
内部ゲートを設定することが必要である。

検査は２つのピンを使って実行される。したがって、こ
の特定の検査のために使用されなければならないピンの
総数は最小である。この特定の検−査は、ＯＣパラメー
タ（ｐａｒａｍｅｔｒｉｃｓ　）を考える時、非常に重
要である。例えば、寿命検査の場合、すべて出力駆動装
置は論理値高レベル状態に胃かれる。この論理値高レベ
ル状態はこの装置の最大電流状態に対応する。この状態
は装置の各部分に最大のストレスを与え、寿命検査にと
っては効果的である。本発明の回路を備えない場合、ａ
卯回路１６の中の内部論理ゲートを切り替えて、すべて
の出力１８を論理値高レベル状態にするのに必要な適切
なホーミング・シーケンス（ｈｏｇ＋ｉｎｇｓｅｑｕｅ
ｎｃｅ　）を予め定めることが必要であるであろう。け
れども、大抵の論理回路ｉよこのようなシーケンスを有
していなく、したＩつで、検査目的のために設計された
別の論理シーケンスが要求される。本発明の回路を備え
ている場合、この検査は論理回路１６内の論理とは独立
に行なわれる。

第３図はインタフェース回路２０と検査コード回路２２
とを使用した本発明の別の実施例の概要図である。イン
タフェース回ｖＲ２０は集積回路４６の中に使用されて
いる。集積回路４６は３つの組み合わせ論理回路４８．
５０．５２を有する。

３個の組み合わせ論理回路だけが図示されているけれど
も、任意に与えられた集積回路の中に多数の組み合わせ
論理回路を使用することができることを断っておく。

組み合わせ論理回路４８は線路５４を通して組み合わせ
論理回路５２のインタフェース回路になっており、かつ
また、インタフェース回路２０のうちの１つを通して組
み合わせ論理回路５０のインタフェース回路にもなって
いる。組み合わせ論理回路５ｏは組み合わせ論理回路５
２のインタフェース回路であり、３つの組み合わせ論理
回路４８．５０．５２はおのおの出力端子５６を備えた
別々のインタフェース回路である。入力端子５８のイン
タフェース回路は組み合わせ論理回路４０および５０だ
けである。

組み合わせ論理回路４８と組み合わせ論理回路５０との
間のインタフェース回路２０および組み合わせ論理回路
５０と組み合わせ論理回路５２との間のインタフェース
回路２０は「埋め込まれた」検査点または「埋め込まれ
た」検査接続点である。

これらの埋め込み点の機能は装置内の検査接続点を強制
的に予め定められた論理状態にすることである。従来の
装置はシフト・レジスタを用いていて、秤々の検査接続
点に加えられるシリアル・ストリングを用いて、このシ
フト・レジスタの中に予め定められたパターンを与える
。しかし、本発明の回路は、それだけで、検査接続点を
同時に強制的に、論理値高レベル状態、または論理値低
レベル状態、または浮動状態にすることができる。

したがって、２個の検査ピンを使って、そして組み合わ
せ論理装置ブロック間の検査インタフェース回路２０の
位置を選定して、予め定められたパターンのすべての論
理値＾レベル信号またはすべての論理値低レベル信号を
、選定された検査接続点に入力することができる。この
パターンは予め決定される。これはデータの入力を必要
どしなく、制御信号の入力を必要とする。これは、予め
定められた検査ベクトルの入力を必要とするＬＳＳＤの
ような装置と比較される。

要約をすると、本発明により、接続点を強制的に論理値
高レベル状態、または論理値低レベル状態、または浮動
状態にすることができる、接続点に配置された検査イン
タフェース回路かえられる。

複数個の検査インタフェース回路が備えられ、そしてこ
れらの検査インタフェース回路はすべて、２つの入力端
子による２つの検査制御信号によって制御される。これ
ら２つの入力端子の論理状態は、接続点が正規に動作す
るか、または強制的に論理値高レベル状態にするか、ま
たは強制的に論理値低レベル状態にするか、または強制
的に浮動状態にするかを決定する。

好ましい実施例を詳細に開示したけれども、本発明の範
囲内において、種々の変更、置き替え、代替を行ないつ
ることは明らかである。本発明の範囲は特許請求の範囲
によってのみ定められる。

［発明の効果］ 本発明により、多数の内部信号接続点を最小数の入力制
御信号でもって、強１１１１的に予め定められた１つま
たは複数個の状態にすることができるという、技術上の
利点がえられる。入力制御信号が最小数であるので、内
部信号接続点に対し、制御曙能を実行するのに、最小数
の入力端子を使用することができる。さらに、すべての
内部信号接続点が同時に同じ論理状態に強制的にされる
、という技術的利点が実現される。ここで、この同じ論
理状態は多数の論理状態の中の１つの論理状態であるこ
とができる。したがって、検査やホーミング・シーケン
スを予め設定するなどの目的に対し、多数の信号接続点
のプリセットの時間の良さを減らすことができる。

以上の説明にｔｌＩ迩して更に以下の項を開示する。

（１）　　集積回路と、前記集積回路と外部回路のイン
タフェースとなる複数個のピンとを有するパッケージと
、 入力と、出力と、複数個の内部信号接続点とを有する能
動回路と、 前記接続点のおのおのに配置されていて関与する前記接
続点を制御し第１モードまたは第２モードまたは第３モ
ードのいずれかで動作させ、前記第１モードでは関与す
る前記接続点を強制的に第１論理状態で動作させること
ができおよび前記第２モードでは関与する前記接続点を
強制的に第２論理状態でり】作させることができおよび
前記第３モードでは関与する前記接続点の入力とその出
力との間のインタフェースとなってそれを通る１つの信
号路かえられるように動作させることができる接続点υ
制御装置と、 外部検査制御信号を受信しそれに応答してすべての前記
接続点の前記接続点制御装置を制御しそれにより前記第
１モードまたは前記第２モードまたは前記第３モードの
いずれかで同時に動作さ慧るモード１ｌｌｔｌｌ装置と
、 前記パッケージの前記ピンのうち最大２つのピンが前記
外部検査信号を受信しおよび前記最大２つのピンでもっ
て前記モード＄１１１１１１装置をインタフェースする
装置と、 を有する、集積回路のパラメータを検査する検査回路。

　　′ （２）　　第１項において、前記接続点１１１ｔ［ｌ装
置が前記接続点の出力を高インピーダンスにする第４モ
ードで動作し、かつ、前記モードｔｉ制御装置が前記接
続点制御装置を制御して前記第４モードで動作させるこ
とが可能である、前記検査回路。

（３）　　第１項において、前記インタフェース装置が
インタフェースとなっている２個の前記ピンが前記外部
検査ｔ１１１ｔＩｌ信号だけを受信する、前記検査回路
。

（４）　　第１項において、前記出力接続点のうちの選
定された信号接続点が出力ピンの中の関与するピンと前
記能動回路との間のインタフェースとなって出力接続点
を構成する、前記検査回路。

（５）　　第１項において、２つの前記外部υ１１１１
信号が２進値であり、かつ、前記モード部１ｔｌｌ装置
が２つの前記検査１１Ｎ１１信号を復号化するデコーダ
を有しそして前記接続点制御装置をｉ、１ｌｔｌｌする
ことにより第１の２進状態に応答して前記第１モードで
動作させおよび第２の２進状態に応答して前記第２モー
ド１動作しおよび第３の２進状態に応答して前記第３モ
ードで動作する、前記検査回路。

（６）　　論理回路の中の前記信号接続点のおのおのの
インタフェースとなる装置と、 第１検査モードにある前記信号接続点のおのおのを同時
に強制的に論理ｌａ高レベル状態にする第１装置と、 第２検査モードにある前記接続点のおのおのを同時に強
制的に論理値低レベル状態にする第２状値と、 信号接続点に加えられた信号入力を前記接続点の出力へ
透過する正規透過動作モードで前記信号接続点を動作さ
せる第３装置と、 前記論理回路以外め場所からの２つの外部信号を受信し
それに応答して前記検査回路をυｌｌ１ｌＬ、、前記第
１検査モードまたは前記第２検査モードまたは前記正規
透過モードのいずれかで動作させるυ制御装置と、 を有する前記論理回路の信号接続点を検査する検査回路
。

（７）　　第６項において、 前記検査回路と前記論理回路とを有するパッケージと、 複数個のピンと、前記論理回路の前記ピン・インタフェ
ースの中の選定されたピンと、前記信号接続点の前記ピ
ン・インタフェースの中の選定されたピンと、 ＠開制御装置と２つの前記外部信号との門のインタフェ
ースである前記ピンの中の選定されたピンと、 をさらに有する前記検査回路。

（８）　　第６頃において、前記２個のピンが前記師ｗ
ａｉｔのインタフェースであり、かつ、前記２つの外部
信号が前記２つの外部信号のインタフェースの機能だけ
を果たすピンを有する、前記検査回路。　　　。

（９）　　第６項において、 第３検査モードにある前記信号接続点のおのおのを同時
に強制的に関与する接続点の出力を高インピーダンスで
ある浮動論理状態にする第３装置と、 前記第３装置を前記第３制御モードで動作するように１
１制御することができる前記制御装置と、を有する前記
検査回路。

（１０）第６項において、前記第１装置および前記第２
装置に闇路する前記信号接続点が前記論理回路の前記出
力信号接続点を有する、前記検査回路。

（１１）第６項において、前記２つの外部信号が２進信
号であり、かつ、前記２つの外部制御信号の第１の２進
状態に応答して前記第１装置のｔｉｌｍを行って前記第
１検査モードで動作させる第１出力を供給しかつ第２の
２進状態に応答して前記第２装置のυ１１１１を行って
前記第２検査モードで動作させる第２出力を供給しかつ
第３の２進状態に応答して前記第３装置の制御を行って
前記正規透過動作モードで動作させる第３出カを供給す
る２つの外部信号を復号化するための復号器を前記制御
装置が有する、前記検査回路。

（１２）集積回路のインタフェースである予め定められ
た数のインタフェース・ピンを備えることと、最大２個
の前記インタフェース・ピンにコード化された情報を有
する２つの外部検査信号を受信することと、 前記外部検査信号の中の情報を復号化することと、第１
検査モードに対応する第１検査ｔｉ制御信号を出力しお
よび第２検査モードに対応する第２検査制御信号を出力
しおよび正規動作モードに対応する第３動作υｌ＠信号
を出力することと、前記第１検査１．ＩＩ　ｌ信号の出
力に応答して内部接続点の中の選定された接続点を同時
に強制的に第１論理状態にすることと、 前記第２検査制御信号を受信するとそれに応答して選定
された接続点を同時に強制的に前記第１論理状態と反対
の第２論理状態にすることと、前記第３正規動作制御信
号の出力に応答して選定された内部接続点を出力とそれ
に接続された入力について正規透過モードで動作させる
ことと、を有する、集積回路の内部接続点の検査方法。

（１３）第１２項において、前記２つの外部検査信号に
関与しているピンが前記２つの外部検査信号で動作する
ためのピンである、前記検査方法。

（１４）　　第１２項において、前記２つの外部検査信
号が２進信号である、前記検査方法。

（１５）第１２項において、前記２つの外部検査信号を
復号化して第３検査制御信号を出力することと、前記第
３検査ＩＩＪＩｌｌ信号の出力に応答して前記選定され
た内部接続点をその出力が高インピーダンス状態にある
浮動状態に強制的にすることとをさらに有する、前記検
査方法。

（１６）第１２項において、前記選定された内部接続点
が前記集積回路の出力接続点である、前記検査回路。

【図面の簡単な説明】

第１図は論理回路の出力ピンに用いられた本発明の概要
プロツク線図、第２図は本発明のデコードと出力検査回
路の概要図、第３図は論理回路の中に埋め込まれた内部
検査接続点に用いられた本発明の回路の概要ブロック線
図。

Claims (2)

【特許請求の範囲】
1. （１）集積回路と、前記集積回路と外部回路とのインタ
   フェースとなる複数個のピンを有するパッケージと、 入力と、出力と、複数個の内部信号ノード （ｎｏｄｅｓ）とを有する能動回路と、 前記ノードのおのおのに配置されていて関与する前記ノ
   ードを制御し、第１モードまたは第２モードまたは第３
   モードのいずれかで動作させ、前記第１モードでは関与
   する前記ノードを強制的に第１論理状態で動作させるこ
   とができ、前記第２モードでは関与する前記ノードを強
   制的に第２論理状態で動作させることができ、かつ前記
   第３モードでは関与する前記ノードの入力とその出力と
   の間のインタフェースとなつてそれを通る１つの信号路
   がえられるように動作させることができるノード制御装
   置と、 外部検査制御信号を受信し、それに応答してすべての前
   記ノードの前記ノード制御装置を制御し、それにより前
   記第１モードまたは前記第２モードまたは前記第３モー
   ドのいずれかで同時に動作させるノード制御装置と、 前記パッケージの前記ピンのうち最大２つのピンが前記
   ２つの外部検査制御信号を受信し、かつ前記最大２つの
   ピンでもつて前記ノード制御装置を接続（インタフェー
   ス）する装置と、を有する、集積回路のパラメータを検
   査する検査回路。
2. （２）集積回路のインタフェースである予め定められた
   数のインタフェース・ピンを備えることと、最大２個の
   前記インタフェース・ピンでコード化された情報を有す
   る２つの外部検査信号を受信することと、 前記外部検査信号の中の情報を復号化することと、第１
   検査モードに対応する第１検査制御信号を出力し、第２
   検査モードに対応する第２検査制御信号を出力し、かつ
   正規動作モードに対応する第３動作制御信号を出力する
   ことと、 前記第１検査制御信号の出力に応答して内部ノードの中
   の選定されたノードを同時に強制的に第１論理状態にす
   ることと、 前記第２検査制御信号を受信するとそれに応答して選定
   されたノードを同時に強制的に前記第１論理状態と反対
   の第２論理状態にすることと、前記第３正規動作制御信
   号の出力に応答して選定された内部ノードを出力とそれ
   に接続された入力について正規透過モードで動作させる
   ことと、を有する、集積回路の内部ノードの検査方法。