JPS58211672A - 論理回路試験方法 - Google Patents
論理回路試験方法Info
- Publication number
- JPS58211672A JPS58211672A JP57095099A JP9509982A JPS58211672A JP S58211672 A JPS58211672 A JP S58211672A JP 57095099 A JP57095099 A JP 57095099A JP 9509982 A JP9509982 A JP 9509982A JP S58211672 A JPS58211672 A JP S58211672A
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- JP
- Japan
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- lsis
- lsi
- test
- state
- operating state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り発明の技術分野
本発明は多数のＬＳＩ （大成＋！Ａ果遺回路）を塔載
するモジュールよ構成るａＭＡ回路の試験方法に関する
ものである。
するモジュールよ構成るａＭＡ回路の試験方法に関する
ものである。
（２）従来技術と間雇点
、＄遊、多数のＬＳＩを塔載するプリント板等のモジュ
ールの高密度化に伴ない、論理回路のゲート数が、単位
モジュール当り従来数千であったものが赦万乃至故十万
に増大するすう勢にある。従来、プリント板に、塔載さ
れたＬＳＩの試験はプリント板の、！１４回路をリセッ
トしてあらかじめ設定された外部人力１１！を号を与え
て外部出力１６号レしル′ｆｃｍｌＪ定し洟査しでゆく
が、その手数はＬＳＩの嶋集積化およびＬＳＩ数の増加
によシ非常な負担となってきた、。
ールの高密度化に伴ない、論理回路のゲート数が、単位
モジュール当り従来数千であったものが赦万乃至故十万
に増大するすう勢にある。従来、プリント板に、塔載さ
れたＬＳＩの試験はプリント板の、！１４回路をリセッ
トしてあらかじめ設定された外部人力１１！を号を与え
て外部出力１６号レしル′ｆｃｍｌＪ定し洟査しでゆく
が、その手数はＬＳＩの嶋集積化およびＬＳＩ数の増加
によシ非常な負担となってきた、。
（３）発明の目的
本＠明の目的は単位モジュール当りの増大するＬＳＩ故
に対処し、−理回路の試験を正確かつ迅速に行なうため
の試一方法を提供することでるる。
に対処し、−理回路の試験を正確かつ迅速に行なうため
の試一方法を提供することでるる。
（４）発明の構成
前記目的を達成するため、本発明のａ壇回路試威方法は
多数のＬＳＩをきむモジュール上事理回路の試練方法に
おいて、個々のＬＳＩが所定外坤入力信号によってシス
テム動作状態およびテスト動作状態の２状態にＴｆｌｌ
Ｊ御されるようにし、テスト時にモジュール上の全ＬＳ
Ｉのうち１個のＬＳＩのみをシステム動作状態に、他の
ＬＳＩは全てテスト動作状態にし、該システム動作状態
にある１ ｍのＬＳＩに対し入力・１キ号を印加し出力
レベルを測定する操作を行なうようにしたことを特徴と
するものである。
多数のＬＳＩをきむモジュール上事理回路の試練方法に
おいて、個々のＬＳＩが所定外坤入力信号によってシス
テム動作状態およびテスト動作状態の２状態にＴｆｌｌ
Ｊ御されるようにし、テスト時にモジュール上の全ＬＳ
Ｉのうち１個のＬＳＩのみをシステム動作状態に、他の
ＬＳＩは全てテスト動作状態にし、該システム動作状態
にある１ ｍのＬＳＩに対し入力・１キ号を印加し出力
レベルを測定する操作を行なうようにしたことを特徴と
するものである。
（５）発明の実施例
第１図（α）〜（樽は本発明の原理説明図である。。
まず、モジュール上の−々のＬＳＩは適当な外部入力１
６号によって同図（α）のシステム動作状態と、同図（
６）〜（ののテスト動作状態との２つの状態に制御され
るようにｆ＆針する。
６号によって同図（α）のシステム動作状態と、同図（
６）〜（ののテスト動作状態との２つの状態に制御され
るようにｆ＆針する。
すなわち、同図（ａ）に１例を示すように、システム動
作状態においては、そのａ理偵能によって決定される通
常の出力値をもつ。そしてそのデジタルＪｌ埋装置が通
常の浦埋動作を行なっている場合には、全てのＬＳＩが
システム動作状態におかれる。
作状態においては、そのａ理偵能によって決定される通
常の出力値をもつ。そしてそのデジタルＪｌ埋装置が通
常の浦埋動作を行なっている場合には、全てのＬＳＩが
システム動作状態におかれる。
それに対して、テスト動作状態においては、たとえば６
つのモード（モード０．モード１．モード２）に分け、
モード０は同図（ｂ）に示すようにＬＳＩの全出力が同
時１ｌＣａ埋１直０をとｐ、モード１は同図（０）に示
すように同時に論理１直１をとシ、モード２は同図（力
に示すように同時に論理直２（ハイインピーダンス、ま
たは開放ｌ１ｌ）をとるように設計する。この３モード
のうちどれを用いるかは、ＬＳＩに用いる浦Ｊ！！１装
置の禰姻によル適当なものを選択する。たとえば、ＴＴ
ｉ、または０ＭＯ８の場合はワイアードＡＮＤ、５状！
ＰＭ（ｉ、ｏ、ｚ）出力が可能なため−ｅ−ド１または
モードｚｔ−用い、ＥＣＬの場合にはワイヤーＦＯＲが
可能なためモード０を用いる。
つのモード（モード０．モード１．モード２）に分け、
モード０は同図（ｂ）に示すようにＬＳＩの全出力が同
時１ｌＣａ埋１直０をとｐ、モード１は同図（０）に示
すように同時に論理１直１をとシ、モード２は同図（力
に示すように同時に論理直２（ハイインピーダンス、ま
たは開放ｌ１ｌ）をとるように設計する。この３モード
のうちどれを用いるかは、ＬＳＩに用いる浦Ｊ！！１装
置の禰姻によル適当なものを選択する。たとえば、ＴＴ
ｉ、または０ＭＯ８の場合はワイアードＡＮＤ、５状！
ＰＭ（ｉ、ｏ、ｚ）出力が可能なため−ｅ−ド１または
モードｚｔ−用い、ＥＣＬの場合にはワイヤーＦＯＲが
可能なためモード０を用いる。
このように、供試ＬＳＩを除く曲のＬＳＩを所定モード
のテスト動作１呼にして供試Ｉ、Ｓｌの入力状態に影響
を与えないようにしておき、供試ＬＳＩを１つずつ試験
を行なうようにしたものである。これらの操作はプログ
ラムによ夕自動的に進めることができるから、操作ミス
がなく迅速に試験を行なうことができる。
のテスト動作１呼にして供試Ｉ、Ｓｌの入力状態に影響
を与えないようにしておき、供試ＬＳＩを１つずつ試験
を行なうようにしたものである。これらの操作はプログ
ラムによ夕自動的に進めることができるから、操作ミス
がなく迅速に試験を行なうことができる。
４２図＜ａ） ｔ （ｂ）は本発明の実施例の構成説明
図であｐ１同図（α）はシステム動作時、同図（ｂ）は
テスト動作１呼の状ａＩｔ−示す。
図であｐ１同図（α）はシステム動作時、同図（ｂ）は
テスト動作１呼の状ａＩｔ−示す。
両図に示すように、モード設定のためのデコーダ１０を
設け、通虐のシステム動作時は全ＬＳＩをシステム動作
状態におき、テスト実行時にはモジュール上の複数ＬＳ
Ｉのうち１個の供試り、Ｓｌのみをシステム動作状態に
おき、他のＬＳＩは全てテスト動作状態におく。
設け、通虐のシステム動作時は全ＬＳＩをシステム動作
状態におき、テスト実行時にはモジュール上の複数ＬＳ
Ｉのうち１個の供試り、Ｓｌのみをシステム動作状態に
おき、他のＬＳＩは全てテスト動作状態におく。
すなわち、同図（ａ）ではデコーダ１０より全ＬＳＩＩ
Ｉｓ〜１１．ｌのモード制御入力端子に低レベル′０″
を送り全ＬＳＩをシステム動作状態に設屋し、同図（６
）では供試ＬＳ１１１．ｔのみに低レベル“０″を送ル
システム動作状態とし、他のＬＳ１１１！〜１１ ｍ−
１に対しては萬レベル″１ｍを送シモード２を指定した
テスト動作状態に設定する。このように供試ＬＳＩ以外
は全部開放状態であるから供試ＬＳ１１１％の入力に影
響を与えることなく、第６図に示すように、ＬＳＩ１１
の入力端子１２と出力端子１６にそれぞれ接触させた人
力ビン１４と出力ビン１５とを用い所定の入力１６号を
人力ビンよ）入れ、出力ビンで論理レベルを測定する操
作を各ＬＳＩにつき繰返すことによｐ１モジュール上の
論理回路の磯Ｉｉ＠試験を行なうことができる。
Ｉｓ〜１１．ｌのモード制御入力端子に低レベル′０″
を送り全ＬＳＩをシステム動作状態に設屋し、同図（６
）では供試ＬＳ１１１．ｔのみに低レベル“０″を送ル
システム動作状態とし、他のＬＳ１１１！〜１１ ｍ−
１に対しては萬レベル″１ｍを送シモード２を指定した
テスト動作状態に設定する。このように供試ＬＳＩ以外
は全部開放状態であるから供試ＬＳ１１１％の入力に影
響を与えることなく、第６図に示すように、ＬＳＩ１１
の入力端子１２と出力端子１６にそれぞれ接触させた人
力ビン１４と出力ビン１５とを用い所定の入力１６号を
人力ビンよ）入れ、出力ビンで論理レベルを測定する操
作を各ＬＳＩにつき繰返すことによｐ１モジュール上の
論理回路の磯Ｉｉ＠試験を行なうことができる。
ＥＣＬのようにＺ（−・イインピーダンス）を出力する
のがｍＬい場合には、テスト動作状態の全ＬＳＩの出力
を０（モード０）とし、第６図の入力ビン１４と入力端
子１２（ａ４値０）との間でワイヤードＯＲをとるよう
にすることによって上述と同様の拭・磯を行なうことが
できる。
のがｍＬい場合には、テスト動作状態の全ＬＳＩの出力
を０（モード０）とし、第６図の入力ビン１４と入力端
子１２（ａ４値０）との間でワイヤードＯＲをとるよう
にすることによって上述と同様の拭・磯を行なうことが
できる。
（６）発明の詳細
な説明したように、本発明によれば、モジュール上の複
数のＬＳＩのうち、供試ＬＳＩのみをシステム動作状態
とし、曲のＬＳＩｔ−所定モードのテスト動作状態とす
ることによｐ１モジュール全体の試験データｔ−１１に
々のＬＳＩの試験データの巣まυによって構成すること
が可能となるものである。これによシ、誤シ発見も４易
でかつ正確となシ、自動化も４易で迅速な試−が実行で
きるから、最近の高密度ＬＳＩのモジニールの舖埋機能
試験に肩効に適用される。
数のＬＳＩのうち、供試ＬＳＩのみをシステム動作状態
とし、曲のＬＳＩｔ−所定モードのテスト動作状態とす
ることによｐ１モジュール全体の試験データｔ−１１に
々のＬＳＩの試験データの巣まυによって構成すること
が可能となるものである。これによシ、誤シ発見も４易
でかつ正確となシ、自動化も４易で迅速な試−が実行で
きるから、最近の高密度ＬＳＩのモジニールの舖埋機能
試験に肩効に適用される。
５８１図（−〜（めは本発明の原理説明図、第２図（α
）。 （ｂ）は本発明の詳細な説明図、第６図は実施例要部の
説明図であシ、図中、１０はデコーダ、１１，１１１〜
１１． Ｆｉ、ＬＳＩ、１２は入力端子、１５は出力端
子、１４は人カビ／、１５は出力ビンを示す。 時杵出禎人富士通株式会社 偵代理人 弁理士 １）坂 善 瀘
）。 （ｂ）は本発明の詳細な説明図、第６図は実施例要部の
説明図であシ、図中、１０はデコーダ、１１，１１１〜
１１． Ｆｉ、ＬＳＩ、１２は入力端子、１５は出力端
子、１４は人カビ／、１５は出力ビンを示す。 時杵出禎人富士通株式会社 偵代理人 弁理士 １）坂 善 瀘
Claims (1)
- 多数のＬＳＩを含むモジュールよ構成る論理回路の試一
方法に訃いて、個々のＬＳＩか所属外部入力１百号によ
ってシステム動作状態およびテス）ｄ作状悪の２状態に
制御されるようにし、テスト時にモジュール上の全ＬＳ
Ｉのりら１個のＬＳＩのみをシステム動作状態に、池の
ＬＳＩは全てテスト動作状態にし、該システム動作状態
にある１ ＋１６１のＬＳＩに対し人力１１！！号を印
加し出力レベルを測足する操作を行なうようにしたこと
を特徴とする。匈理回路試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095099A JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095099A JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58211672A true JPS58211672A (ja) | 1983-12-09 |
Family
ID=14128428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095099A Pending JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
-
1982
- 1982-06-03 JP JP57095099A patent/JPS58211672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
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