JPS58211672A - 論理回路試験方法 - Google Patents
論理回路試験方法Info
- Publication number
- JPS58211672A JPS58211672A JP57095099A JP9509982A JPS58211672A JP S58211672 A JPS58211672 A JP S58211672A JP 57095099 A JP57095099 A JP 57095099A JP 9509982 A JP9509982 A JP 9509982A JP S58211672 A JPS58211672 A JP S58211672A
- Authority
- JP
- Japan
- Prior art keywords
- lsis
- lsi
- test
- state
- operating state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(り発明の技術分野
本発明は多数のLSI (大成+!A果遺回路)を塔載
するモジュールよ構成るaMA回路の試験方法に関する
ものである。
するモジュールよ構成るaMA回路の試験方法に関する
ものである。
(2)従来技術と間雇点
、$遊、多数のLSIを塔載するプリント板等のモジュ
ールの高密度化に伴ない、論理回路のゲート数が、単位
モジュール当り従来数千であったものが赦万乃至故十万
に増大するすう勢にある。従来、プリント板に、塔載さ
れたLSIの試験はプリント板の、!14回路をリセッ
トしてあらかじめ設定された外部人力11!を号を与え
て外部出力16号レしル′fcmlJ定し洟査しでゆく
が、その手数はLSIの嶋集積化およびLSI数の増加
によシ非常な負担となってきた、。
ールの高密度化に伴ない、論理回路のゲート数が、単位
モジュール当り従来数千であったものが赦万乃至故十万
に増大するすう勢にある。従来、プリント板に、塔載さ
れたLSIの試験はプリント板の、!14回路をリセッ
トしてあらかじめ設定された外部人力11!を号を与え
て外部出力16号レしル′fcmlJ定し洟査しでゆく
が、その手数はLSIの嶋集積化およびLSI数の増加
によシ非常な負担となってきた、。
(3)発明の目的
本@明の目的は単位モジュール当りの増大するLSI故
に対処し、−理回路の試験を正確かつ迅速に行なうため
の試一方法を提供することでるる。
に対処し、−理回路の試験を正確かつ迅速に行なうため
の試一方法を提供することでるる。
(4)発明の構成
前記目的を達成するため、本発明のa壇回路試威方法は
多数のLSIをきむモジュール上事理回路の試練方法に
おいて、個々のLSIが所定外坤入力信号によってシス
テム動作状態およびテスト動作状態の2状態にTfll
J御されるようにし、テスト時にモジュール上の全LS
Iのうち1個のLSIのみをシステム動作状態に、他の
LSIは全てテスト動作状態にし、該システム動作状態
にある1 mのLSIに対し入力・1キ号を印加し出力
レベルを測定する操作を行なうようにしたことを特徴と
するものである。
多数のLSIをきむモジュール上事理回路の試練方法に
おいて、個々のLSIが所定外坤入力信号によってシス
テム動作状態およびテスト動作状態の2状態にTfll
J御されるようにし、テスト時にモジュール上の全LS
Iのうち1個のLSIのみをシステム動作状態に、他の
LSIは全てテスト動作状態にし、該システム動作状態
にある1 mのLSIに対し入力・1キ号を印加し出力
レベルを測定する操作を行なうようにしたことを特徴と
するものである。
(5)発明の実施例
第1図(α)〜(樽は本発明の原理説明図である。。
まず、モジュール上の−々のLSIは適当な外部入力1
6号によって同図(α)のシステム動作状態と、同図(
6)〜(ののテスト動作状態との2つの状態に制御され
るようにf&針する。
6号によって同図(α)のシステム動作状態と、同図(
6)〜(ののテスト動作状態との2つの状態に制御され
るようにf&針する。
すなわち、同図(a)に1例を示すように、システム動
作状態においては、そのa理偵能によって決定される通
常の出力値をもつ。そしてそのデジタルJl埋装置が通
常の浦埋動作を行なっている場合には、全てのLSIが
システム動作状態におかれる。
作状態においては、そのa理偵能によって決定される通
常の出力値をもつ。そしてそのデジタルJl埋装置が通
常の浦埋動作を行なっている場合には、全てのLSIが
システム動作状態におかれる。
それに対して、テスト動作状態においては、たとえば6
つのモード(モード0.モード1.モード2)に分け、
モード0は同図(b)に示すようにLSIの全出力が同
時1lCa埋1直0をとp、モード1は同図(0)に示
すように同時に論理1直1をとシ、モード2は同図(力
に示すように同時に論理直2(ハイインピーダンス、ま
たは開放l1l)をとるように設計する。この3モード
のうちどれを用いるかは、LSIに用いる浦J!!1装
置の禰姻によル適当なものを選択する。たとえば、TT
i、または0MO8の場合はワイアードAND、5状!
PM(i、o、z)出力が可能なため−e−ド1または
モードzt−用い、ECLの場合にはワイヤーFORが
可能なためモード0を用いる。
つのモード(モード0.モード1.モード2)に分け、
モード0は同図(b)に示すようにLSIの全出力が同
時1lCa埋1直0をとp、モード1は同図(0)に示
すように同時に論理1直1をとシ、モード2は同図(力
に示すように同時に論理直2(ハイインピーダンス、ま
たは開放l1l)をとるように設計する。この3モード
のうちどれを用いるかは、LSIに用いる浦J!!1装
置の禰姻によル適当なものを選択する。たとえば、TT
i、または0MO8の場合はワイアードAND、5状!
PM(i、o、z)出力が可能なため−e−ド1または
モードzt−用い、ECLの場合にはワイヤーFORが
可能なためモード0を用いる。
このように、供試LSIを除く曲のLSIを所定モード
のテスト動作1呼にして供試I、Slの入力状態に影響
を与えないようにしておき、供試LSIを1つずつ試験
を行なうようにしたものである。これらの操作はプログ
ラムによ夕自動的に進めることができるから、操作ミス
がなく迅速に試験を行なうことができる。
のテスト動作1呼にして供試I、Slの入力状態に影響
を与えないようにしておき、供試LSIを1つずつ試験
を行なうようにしたものである。これらの操作はプログ
ラムによ夕自動的に進めることができるから、操作ミス
がなく迅速に試験を行なうことができる。
42図<a) t (b)は本発明の実施例の構成説明
図であp1同図(α)はシステム動作時、同図(b)は
テスト動作1呼の状aIt−示す。
図であp1同図(α)はシステム動作時、同図(b)は
テスト動作1呼の状aIt−示す。
両図に示すように、モード設定のためのデコーダ10を
設け、通虐のシステム動作時は全LSIをシステム動作
状態におき、テスト実行時にはモジュール上の複数LS
Iのうち1個の供試り、Slのみをシステム動作状態に
おき、他のLSIは全てテスト動作状態におく。
設け、通虐のシステム動作時は全LSIをシステム動作
状態におき、テスト実行時にはモジュール上の複数LS
Iのうち1個の供試り、Slのみをシステム動作状態に
おき、他のLSIは全てテスト動作状態におく。
すなわち、同図(a)ではデコーダ10より全LSII
Is〜11.lのモード制御入力端子に低レベル′0″
を送り全LSIをシステム動作状態に設屋し、同図(6
)では供試LS111.tのみに低レベル“0″を送ル
システム動作状態とし、他のLS111!〜11 m−
1に対しては萬レベル″1mを送シモード2を指定した
テスト動作状態に設定する。このように供試LSI以外
は全部開放状態であるから供試LS111%の入力に影
響を与えることなく、第6図に示すように、LSI11
の入力端子12と出力端子16にそれぞれ接触させた人
力ビン14と出力ビン15とを用い所定の入力16号を
人力ビンよ)入れ、出力ビンで論理レベルを測定する操
作を各LSIにつき繰返すことによp1モジュール上の
論理回路の磯Ii@試験を行なうことができる。
Is〜11.lのモード制御入力端子に低レベル′0″
を送り全LSIをシステム動作状態に設屋し、同図(6
)では供試LS111.tのみに低レベル“0″を送ル
システム動作状態とし、他のLS111!〜11 m−
1に対しては萬レベル″1mを送シモード2を指定した
テスト動作状態に設定する。このように供試LSI以外
は全部開放状態であるから供試LS111%の入力に影
響を与えることなく、第6図に示すように、LSI11
の入力端子12と出力端子16にそれぞれ接触させた人
力ビン14と出力ビン15とを用い所定の入力16号を
人力ビンよ)入れ、出力ビンで論理レベルを測定する操
作を各LSIにつき繰返すことによp1モジュール上の
論理回路の磯Ii@試験を行なうことができる。
ECLのようにZ(−・イインピーダンス)を出力する
のがmLい場合には、テスト動作状態の全LSIの出力
を0(モード0)とし、第6図の入力ビン14と入力端
子12(a4値0)との間でワイヤードORをとるよう
にすることによって上述と同様の拭・磯を行なうことが
できる。
のがmLい場合には、テスト動作状態の全LSIの出力
を0(モード0)とし、第6図の入力ビン14と入力端
子12(a4値0)との間でワイヤードORをとるよう
にすることによって上述と同様の拭・磯を行なうことが
できる。
(6)発明の詳細
な説明したように、本発明によれば、モジュール上の複
数のLSIのうち、供試LSIのみをシステム動作状態
とし、曲のLSIt−所定モードのテスト動作状態とす
ることによp1モジュール全体の試験データt−11に
々のLSIの試験データの巣まυによって構成すること
が可能となるものである。これによシ、誤シ発見も4易
でかつ正確となシ、自動化も4易で迅速な試−が実行で
きるから、最近の高密度LSIのモジニールの舖埋機能
試験に肩効に適用される。
数のLSIのうち、供試LSIのみをシステム動作状態
とし、曲のLSIt−所定モードのテスト動作状態とす
ることによp1モジュール全体の試験データt−11に
々のLSIの試験データの巣まυによって構成すること
が可能となるものである。これによシ、誤シ発見も4易
でかつ正確となシ、自動化も4易で迅速な試−が実行で
きるから、最近の高密度LSIのモジニールの舖埋機能
試験に肩効に適用される。
581図(−〜(めは本発明の原理説明図、第2図(α
)。 (b)は本発明の詳細な説明図、第6図は実施例要部の
説明図であシ、図中、10はデコーダ、11,111〜
11. Fi、LSI、12は入力端子、15は出力端
子、14は人カビ/、15は出力ビンを示す。 時杵出禎人富士通株式会社 偵代理人 弁理士 1)坂 善 瀘
)。 (b)は本発明の詳細な説明図、第6図は実施例要部の
説明図であシ、図中、10はデコーダ、11,111〜
11. Fi、LSI、12は入力端子、15は出力端
子、14は人カビ/、15は出力ビンを示す。 時杵出禎人富士通株式会社 偵代理人 弁理士 1)坂 善 瀘
Claims (1)
- 多数のLSIを含むモジュールよ構成る論理回路の試一
方法に訃いて、個々のLSIか所属外部入力1百号によ
ってシステム動作状態およびテス)d作状悪の2状態に
制御されるようにし、テスト時にモジュール上の全LS
Iのりら1個のLSIのみをシステム動作状態に、池の
LSIは全てテスト動作状態にし、該システム動作状態
にある1 +161のLSIに対し人力11!!号を印
加し出力レベルを測足する操作を行なうようにしたこと
を特徴とする。匈理回路試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095099A JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095099A JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58211672A true JPS58211672A (ja) | 1983-12-09 |
Family
ID=14128428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57095099A Pending JPS58211672A (ja) | 1982-06-03 | 1982-06-03 | 論理回路試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58211672A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
-
1982
- 1982-06-03 JP JP57095099A patent/JPS58211672A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
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