JPH02171668A - 電子素子のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、集積回路用の複数個のチップ、マルチ・チッ
プ・モジュール、カード等を持つ高い密度で実装された
電子パッケージの診断の分野に関する。夫々回路ボード
上の独立した素子については逐次に診断を行うことが出
来、あるいは、回路ボード上の選択された素子のグルー
プについては纏めて一緒に診断を行うことが出来るユニ
ット・イン・プレース診断（υｎ１をｉｎ−Ｐｌａｃｅ
　ｄｌａｇｎｏｓｔｉｃｓ　−回路基板上に電子素子を
装着したまま行う診断）は、診断方法の１つの形式であ
る。然しながら、本発明は、テストされるべきこれらの
電子素子が、構造化されているロジックのデザインと、
構造化されていないロジックのデザインとの混合された
組合せで回路ボード上に配列されている場合のユニット
・イン・プレース診断に適用すると特に有利である。

Ｂ、従来の技術 欠陥があるかも知れない電子素子を診断するととは、高
い密度で実装されたプリント回路基板をテストする作業
が困難であることと、そのような診断はコスト高になる
という問題を持っている。

この第１の理由として、集積回路素子や、電子素子を回
路ボード上に実装する密度が増大し続けていることが挙
げられる。チップ・レベルにおける半導体回路の設計者
は、チップのレベルにおいても、またはチップがカード
、または回路ボードに高密度で実装されたレベルにおい
ても、チップが容易にテスト出来るように、常に配慮し
ていない、その結果、チップ、マルチ・チップのモジュ
ール及びカードには、経済的で且つ効率的に回路ボード
をテストするのに必要な手段が、施されていないことが
しばしば生じる。

第２の理由として、内部の相互接続にアクセスすること
が制限されている表面実装パッケージが多く使用される
ことになったことが、密接した間隔の入／出力ピン（！
１０用のピン）にテスト・プローブを適合させるための
高価な適応装置の開発をしなければならない方向に向け
ていたことが挙げられる。このことは、満足でなく、望
ましくない機能的なパターンを使用する方向の製品に、
しばしば、到達することになる。

基本的な性質及び変形された性質の複数個の電子素子で
構成された回路ボードを、従来の技術に従ってテストす
ると、夫々の素子を別々にテストした後に、回路ボード
上に各素子を装着することが必要である。次に、回路ボ
ードは、回路ボード内で発生する可能性ある故障の大部
分を検出するために作られた一組のテスト・ベクトルを
それに印加することによって、回路ボード組立体を単一
の構成部品としてテストする。この技術は、この分野の
専門家によって、「スルー・ザ・ピン・テスト」（ピン
を介して行うテスト）と称されている。この名称から示
唆されるように、テストは、外部装置と連絡を計るのに
必要な手段である回路ボードのＩ１０ピンを通して行わ
れる。また、この名称から暗示されるように、回路ボー
ドは、複数個の独立した素子の連結ではなく、全体とし
てテストされる単一の部分品と考えられている。

「スルー・ザ・ピン・テスト」は、上述の一組のテスト
・ベクトルを得るために必要とする非常に大きな論理モ
デルを必要とし、且つそれを操作しなければならないと
いう不利点を持っている。

大きな論理モデルは大きなコンピュータ・システムを必
要とし、且つテストを行っている間と、故障の発見時と
に、多大なＣＰＵの時間を浪費する。

更に、構造化されたロジックのデザイン（５ｔｒｕｃｔ
ｕｒｅｄ　ｌｏｇｉｃ　ｄｅｓｉｇｎ　）であってさえ
も、１００％でテストを常に保証することは出来ない。

また、この方法は回路ボードのＩｌｏに対して、少なく
とも同数のチャンネルを持つ高価なコンピュータ駆動の
自動式のテスト装置を必要とする。

このようなテスト装置は、常に人手可能な状態にはなく
、従って、このテスト方法は、実用的ではない。

米国特許第４３４８７５９号は、電気的特性の等価な入
力のグループに対してマルチプレクサを使用し、このマ
ルチプレクサを介して一次の入力の幾つかのグループに
テストパターンを適用することを開示している。このテ
ストの応答信号は、各チャンネルにおいて、通常のテス
ト装置で行われているように処理される。グループ化さ
れた入力の数及び個々の出力が、テスト装置に準備され
ているチャンネルの数を超過しないように制限されねば
ならないのが、この方法の弱点である。

他のテスト技術は、「チップ・イン・プレース・テスト
（ｃｈｉｐ−ｉｎ−Ｐｌａｃｅ−Ｔｅｓｔ　）　Ｊと称
されて広く使われている方法である。この技術は、実装
体に含まれている各チップに対して、高い回路密度のパ
ッケージ構造中で相互接続され、正確に位置付けられ、
そして露出されたコンタクト・パッドのアレーを必要と
する。ｒＥＣパッド」（エンジニャリング・チェンジ用
パッド）と言われているコンタクト・パッドのこのアレ
ーは、マルチ・チップや、モジュールや、カードや、回
路ボードなどのような高い回路密度のパッケージ構造中
のチップをテストする時に、機械的なテスト・プローブ
・ヘッド用として使用される。この方法は、プローブと
パッドを整列させ、そして、次の工程で、パッケージの
表面上でプローブを歩進させるような時間のかかる工程
を必要とする欠点を持っている。

更にまた、プローブ・ヘッドは、−時に１つのチップ位
置に接触するので、パッケージ上のチップ間の接続はテ
ストすることが出来ない。

複雑な半導体パッケージのテストについて、ＥＣＩ　Ｐ
　Ｔ　（Ｅｌｅｃｔｒｏｎｉｃ−Ｃｈｉｐ−ｉｎ−Ｐｌ
ａｃｅ−Ｔｅｓｔｉｎｇ　）と呼ばれる他の方法が米国
特許第４４９４０６６号及び米国特許第４４４１０７５
号に開示されている。ＥＣＩＰＴは、テストされるチッ
プを物理的に切り離すことなく、モジュールのピンを介
して複数個の相互接続され独立した各チップをテストす
ることができるテスト方法である。この方法は、各チッ
プの各１１０に接続された一組のマスター／スレーブの
ラッチ対（Ｌｌ／Ｌ２）中に、適当なバイナリ値をロー
ドすることが必要であり、そしてユニット上のテストさ
れていない他のすべてのチップのオフ・チップ・ドライ
バのすべてを制御することによって、テストされるチッ
プがモジュールの中で、あたかも唯１つのチップである
かのように取り扱かつて、チップをテストする方法であ
る。従って、テストされるチップを他のすべてのチップ
から電気的に絶縁することによって、この診断方法は、
ウェハをテストするときに、テストされるチップに対し
て作成されたすべてのオリジナルのテスト・ベクトルを
適用することが可能になる。

このテスト方法は、非常に多数のテスト用データを処理
する必要があり、複雑なデータ管理システムを必要とし
、コンピュータの使用時間が長くなるという欠点を持っ
ている。更に、モジュール上の各チップの各１１０ピン
に接続された一対のマスターラッチ／スレーブ・ラッチ
を必要とするので、チップの設計にある種の拘束を与え
ることになる。

１９８７年９月に開催されたテストに関する国際会議の
会報（Ｐｒｏｃｅｅｄｉｎｇｏｆ　ｔｈｅ　１９８７Ｉ
ｎｔｅｒｎａｔ１ｏｎａｌ　Ｔｅ５ｔ　Ｃｏｎｆｅｒｅ
ｎｃｅ　）に掲載された、マウンター（Ｍａｕｎｄｅｒ
）等の文献「テストのための境界走査−構造化されたデ
ザインのためのフレームワークＪ　（Ｂｏｕｎｄａｒｙ
　−５ｃａｎ　−Ａ　Ｆｒａｍｅｗｏｒｋ　ｆｏｒＳｔ
ｒｕｃｔｕｒｅｄ　Ｄｅｓｉｇｎ　−ｆｏｒ−Ｔｅｓｔ
　）の７１４乃至７２３頁と、ラゲマート（Ｌａｇｅｍ
ａａｔ　）等の文献「境界走査を有する回路ボードのテ
スト方法Ｊ　（Ｔｅｓｔｌｎｇａ　Ｂｏａｒｄ　ｗｉｔ
ｈ　Ｂｏｕｎｄａｒｙ　５ｃａｎ　）の７２４乃至７２
９頁に記載されている「境界走査Ｊ　（Ｂｏｕｎｄａｒ
ｙＳｃａｎ　）と呼ばれている技術を最近になって改良
したＪ　Ｔ　Ａ　Ｇ　（Ｊｏｉｎｔ　Ｔｅ５ｔ　Ａｃｔ
ｉｏｎ　Ｇｒｏｕｐ　）によるテスト方法がある。

境界走査技術は、各機能素子のピンに接続されたシフト
レジスタのラッチ（境界走査セル中に含まれている）を
含んでいる。この技術は走査テスト技術を使用して制御
され、観測される素子の境界において、信号を利用する
ことが可能である。

この技術の提案者は、大多数の回路ボードは自家用のカ
スタム部分品によって排他的に設計されていないことと
、市販のチップの購買者は、購買者の製品に、標準的な
境界走査の設計に組み込むことが出来ないこととを認め
ている。従って、この技術は高い密度で実装された回路
ボードをテストするための万能な解決方法としては妥当
受はない。

回路ボードに組み入れる前に素子をテストすることは、
回路ボードが実際に用いられるように計画されたシステ
ム環境において、これらの素子を実装した回路ボードが
適正に機能することを、必ずしも保証するものではない
、素子の事前のテストは、隠れている素子の欠陥が最終
的に現われることがないことや、システムの動作に故障
がないことの何れをも保証するものではない、現時点で
、（１）欠陥素子を隔離し、（２）欠陥素子を識別して
、それを置き換える技術は、明らかに必要である。欠陥
を確定するための適用にせよ、または機能のテスト用と
しての適用の何れにせよ、テスト時間において、前に使
用したテスト・ベクトルの順序を再度適用する従来の技
術は、成功していない、完成機器の出荷前に、発生する
可能性あるすべての欠陥を検出し、欠陥素子を隔離し、
そして修理するために必要な適当な診断技術が要望され
る。

Ｃ０発明が解決しようとする問題点 本発明の目的は、本来の性質及び修飾された性質を持つ
複数個の素子が高い密度で一体的に実装されている回路
ボードの故障を診断する能力を提供することにある。

本発明の他の目的は、テスト装置用の限られた数のチャ
ンネルを持つテスト装置によって、回路ボードまたは素
子のテストまたは診断の能力を提供することにある。

本発明の他の目的は、「スルー・ザ・ピン・テスト」を
応用し、素子がカード、又は回路ボード上に装着されて
いる回路ボード上の任意の素子に対して実際の装置の速
度でテストを行うことの出来る能力を提供することにあ
る。

本発明の他の目的は、テストを行う時、各素子のＩ１０
ピンを回路ボードのＩ１０ピンに接続することを許容す
る手段を与えることによって、回路ボード上の素子の完
全な診断を達成することを提供することにある。

本発明の他の目的は、テストされる回路を持つ回路ボー
ド、またはカードの入／出力部の数に比べて、テストさ
れる素子の持つ入／出力ピンの数が多い場合において、
回路ボード、またはカード上の素子を限られた広さの場
所（Ｉｎ−５ｉｔｅ　）でテストする手段を提供するこ
とにある。

本発明の他の目的は、個々の電子素子上に境界走査ラッ
チを設けるための半導体の設計者を必要とすることなく
、半完成の回路ボードに境界走査を与えることにある。

本発明の他の目的は、限られた広さの場所での自己テス
トと、実際の装置が持つ速度によるテストを達成するた
めに接続用カード上に自己テストの手段を与えることに
ある。

本発明の他の目的は、一体的な回路ボード素子に対して
全体としてＡＣテストの能力を持つ手段を提供すること
にある。

Ｄ０問題点を解決するための手段 本発明は、高い密度で実装されたパッケージ構造に含ま
れている欠陥素子を検出するための新規な回路及び診断
方法を含んでいる。この診断方法は、ユニット・イン・
プレース診断を、回路ボード上の個々の素子に対して順
番に行うか、または任意の数の選択された素子に対して
一括して行うことによって達成される０本発明は回路ボ
ード上の１個以上の素子を取り除いて、その空の位置に
接続用カードを接続させることを含んでいる。この接続
用カードは、任意の１個の素子、または素子のグループ
を他の素子と隔離させるために、回路ボードのピンから
の広範囲なアクセスと、境界走査能力とを与えるのに使
用される。

本発明は、個々のチップの設計や、モジュールの設計を
、上述の境界走査の設計の技術に従うように、設計者、
または製造者に対して負担を負わせることがない６回路
ボードを診断するプロセスの間で、カードのＩ１０ピン
へ直接、または間接の接続路ン与える本発明に従った接
続用カードを１枚、またはそれ以上の枚数を使用するこ
とによって、境界走査デザインを持たない素子を隔離す
ることが可能であり、これにより、所望の素子に対して
ユニット・イン・プレース技術を適用することが出来る
。

本発明は接続用カードに自己テスト回路を設けることを
含んでいる。これは、複雑なテスト装置とか、高価なテ
ストパターンの発生装置とかの能力を必要とすることな
く、高い密度で実装された回路ボードのテスト及び診断
を可能とする。

本発明に従って、回路ボード上の素子を隔離することに
よって、テスト装置の限られた数のチャンネルを持つテ
スト装置に対して上述の接続用カードを補助として使用
して、上述の隔離された素子の完全なテストを達成する
ことが出来る。

Ｅ、実施例 本発明は第２図に示されたような予め配線されているタ
イプの回路ボード１００に適用することが出来る。この
回路ボード１００はカード１０１、モジュール、または
マルチ・チップ・モジュール１０２及び１０３、デイツ
プ素子１０４等を含む複数個の素子を持っている。これ
らの素子は、チップ・レベル及びモジュール・レベルの
両方のレベルにおいて、技術面及び製品面において異な
つた性質を持つものである。しばしば、これらのモジュ
ールは、テスト用の規則によって厳しい組み立てのデザ
インに従うか、または、構造的なデザインに適合する特
性を取り入れなければならない。

他の素子は、特別の機能を持つ購買部品であり、コスト
を増加させる余分な回路を組み込むために要する設計者
の関与を、経済的な観点から回避している０回路ボード
１００上に配列され、装着されているこれらのすべての
素子は、回路ボードの性能及び動作を向上するような態
様で配列されている。各回路ボード１００は、複数本の
入／出力ピンを有する少なくとも１つのＩ１０ソケット
１０５を持っており、この入／出力ピンは、回路ボード
１００上の幾つかの点に配線されており、そしてこのＩ
１０ソケットは、外部のシステム素子への信号、または
外部システム素子からの信号を接続する手段を与える。

このような複数個の回路ボードは、複合的なシステムを
構成する１つ、または複数個の筐体に装荷される。パッ
ケージ全体の効率は、システムの性能を決めるのに関係
する。幾つかのパッケージのレベルで回路ボードをテス
トすることについての配慮は、殆ど払われておらず、欠
陥素子を診断するための容易性については、多分、全く
考慮が払われていないのが現状である。

ユニット・　ン・プレース（Ｕｎ　Ｉ　を１ｎ−Ｐ　１
ａｃｅ　　診莞辺ス孟ズス 本発明を適用した以下の実施例の方法は、テスト中にお
いて、回路ボード１００上に装着された各ピン及び各素
子が、シフトレジスタ・ラッチ（ＳＲＬ）か、または回
路ボードの入／出力ピンかのどちらかに接続可能である
ことが必要である。

ＳＩ’ＬＬは、１０２．１０３のようなマルチ・チップ
のモジュール、またはカード１０１上に設けられるか、
あるいは、テストする際に、回路ボード１００上の素子
を除去することによって空にされた空のソケット（図示
せず）中に挿入された接続用カード上に設けられるか、
あるいは、チップのモジュール、または通常のカードと
、本発明の接続用カードとの組合せによって与えられる
。本発明の接続用カードのために、回路ボードへの入／
出力ピンの数を増加させないように、すべてのＳＲＬを
１つのピンに直列に接続した構造にして、１枚の回路ボ
ードの１つの夏１０ピンを走査することにより、データ
をＳＲＬに入力し、またはＳＲＬから出力させる。また
、接続用カードにＳＲＬが含まれている場合、クロック
制御を必要とするので、ここで説明するテスト／診断機
能に対して合計４本のボード・レベルのＩ１０ピンが準
備されなければならない０回路ボードのＩ１０ピンの残
りのピンは、接続用カードによって、テストされる素子
のＩ１０ピンに接続することが出来る。

この明細書に記載されたピンと言う語は、説明の冗長を
避けるために用いた術語であって、物理的な差込み用の
ピンに限定して解釈されるべきではなく、他の導体と電
気的に接続するための接続用の手段を意味することは注
意を要する。

接続用カード 第１図に示した接続用カード１１０は回路ボード１００
上の素子をテストするための手段を与えるものである０
回路ボード１００から１つ、またはそれ以上の素子を除
去することによって作られた空のソケット（図示せず）
は、回路ボード１００のＩ１０ピンを、テストされる素
子のＩ１０ピンに接続するために使用される複数本のＩ
１０ピンを持っている。また、冬空のソケットは、テス
トされる回路ボード１００上に残っている素子の１１０
ピンに接続される複数本のピンを持っている。接続用カ
ードが空のソケットに挿入されなければ、空のソケット
を介して回路ボードのＩ１０ピンと素子のピンとの間の
接続路はない。然しながら、接続用カードが挿入された
時、テストされる素子のＩ１０ピンは、回路ボードのＩ
１０ピンに直接に接続され、従って、テストされる素子
の入力ピンが回路ボードの入力ピンから制御可能となり
、テストされる素子の出力ピンは、回路ボードの出力ピ
ンからテスト可能になる。

加えて、接続用カードは回路ボードのテストを補助する
ためのソケット（図示せず）を与えることが出来る。こ
のソケットは、テストされるべき素子の複数本のＩ１０
ピンに接続するための複数本のピンを持っている。また
、このソケットは回路ボードのＩ１０ピンに接続するた
めの複数本のピンを持っている。接続用カードが挿入さ
れない時、テストされる素子は回路ボードのＩ１０ピン
に接続されない。然しながら、接続用カードが挿入され
ると、テストされる素子のＩ１０ピンは、回路ボードの
Ｉ１０ピンに接続されるので、テストされる素子の入力
ピンは、回路ボードのＩ１０ピンから制御可能になり、
そして、テストされる素子の出力ピンは、回路ボードの
Ｉ１０ピンから観測可能になる。

接続用カード１１０は、設けられた配線によって、幾つ
かのタイプがある。接続用カードの回路及び配線は、回
路ボードのＩ１０ピンを接続するための電気的ネットワ
ークを与える０代表的な接続用カード１１０（第１図）
は、素子の入力ピン１１６を回路ボードの入力ピン１２
１に接続し、且つ素子の出力ピン１２２を回路ボードの
出力ピン１１７に接続する機能を持つ複数本の直接の接
続線１１３を持っている。直接の接続線１１３は第２図
の回路ボード１００のコネクタ１０５にあるピンの数と
同じか、またはそれよりも少ない数のＩ１０ピンを持つ
素子のテストに使用することが出来る。

回路ボード１００上の素子が、回路ボードの■１０ピン
の数よりも多い数のピンを持っている場合、素子の入力
に接続するシフトレジスタ・ラッチ（ＳＲＬ）１１１と
、素子の出力に接続するシフトレジスタ・ラッチ１１１
′とを使用することを含む、以下に説明する他の方法が
用いられる。

５ＲＬＩＩＩ及び１１１′を使って素子のテストを行う
ために、テスト用データは入力５ＲＬＩ１１の中に走査
入力され、そしてテストされる素子に印加される。テス
トされる素子の出力ピンは、テストされる素子の応答を
ラッチする出力Ｓｌ’ＬＬ１１１′に接続される。その
後、そのテスト用データは、回路ボードのピンを介して
出力５ＲＬＩ１１′から走査出力される。

第１図に示した接続用カード１１０の上縁にある各５Ｉ
ＬＬラツチ１１１は、ｌ５Ｒ（入力シフトレジスタ）と
呼ばれるシフトレジスタのチェーンを形成するように接
続されており、このチェーンは、シフトレジスタのチェ
ーンの第１のＳＲＬに供給するｌ５ｒｔ走査入力ピン１
１９と、最後のＳＲＬに供給するＩＳＲ走査出力ピン１
１５とを持っている。ＩＳＩ’ｉｔは回路ボード１００
上の素子に境界走査能力な゛与える。シフト動作は、ク
ロック・ライン１２０上の複数個のシフト・クロック・
パルスによって行われる。このシフト・クロック・パル
スは１つのＳＲＬから次のＳＲＬへ順次にデータを転送
する。テスト用のデータは、回路ボード１００の上のソ
ケットを介して境界走査ラッチを必要とする素子の入力
に接続されている接続用カードの入力ピン１１２を介し
て各５ＲＬＩＩＩに入力される。

５ＲＬＩＩＩ’　は上述のＩＳＲと同じ配列にされてお
り、第１図の下部に示された出力シフトレジスタ（Ｏ５
Ｒ）のチェーンを形成している。Ｏ５Ｒの走査人力ライ
ン１２３は、Ｏ５Ｒチェーンの第１の５ＲＬＩＩＩ’　
に接続されている。Ｏ８Ｒのチェーンの最後の５ＲＬＩ
ＩＩ’はＯ５Ｒチェーンの走査出力ライン１１８に接続
されている。

シフト・クロック１２０はＯ５Ｒチェーンに含まれてい
るデータをシフトするのに使用される。テスト用のデー
タは、回路ボード１００上のソケットを介して、境界走
査ラッチを必要とする素子の出力に接続されている接続
用カードの出力ピン１１４を介してＯ３Ｒチェーンの各
５ＲＬＩＩＩ’に入力される。

第１図のＳＲＬのブロック１１１．１１１′は、単純な
マスター／スレーブ・シフトレジスタ・ラッチＬ１／Ｌ
２．１３０／１３１（第３図）か、または、５ＳＲＬ（
安定シフトレジスタ・ラッチ）１３２と呼ばれる二重バ
ッファ配列のラッチＬ１／Ｌ２／Ｌ３．１３３／１３４
／１３５である。

５ＳＲＬ１３２は、構成されていない素子の場合に、ロ
ジック内の順序付けられた回路とインターフェースする
ために使用され、これに対して、より単純なＳＲＬラッ
チ１１１，１１１′はロジック内の組合せ的な素子との
インターフェースに使用される。

第３図の下部を参照すると、ラッチＬｌ／Ｌ２．１３３
及び１３４は、クロックＣ３，１３６のオフ収態によっ
て、所望のテストパターンをシフトするために使用され
、シフトの順序が、ラッチＬ３．１３５にストアされて
いるテストパターンを妨害することがないよう保証する
。バッファ・ラッチＬ３．１３５から、順序付はロジッ
クに供給する出力は、テストパターンｎの値を保持し、
他方、テストパターンｎ＋１は第１図のＩＳＲ走査走査
ツカライン１１９シフトされ、入力される。

クロックＣ３，１３６が付勢された時、テストパターン
ｎ　＋　１は、順序付けられたロジックに印加される。

この配列は、モジュール／カードを含む順序付けられた
ロジック回路の種類に無関係にテストが出来る。Ｌｌラ
ッチ１３３に入力する他のすべてのラインは、この分野
では公知なので、これ以上の説明は行わない、上述のラ
インや、接続されたラッチの動作についての細部の情報
は米国特許第３８０６８９１号、同第３７６１６９５号
、同第３７８３２５４号及び同第３７８４９０７号を参
照されたい。

本発明は限られた広さの場所（Ｉｎ−５ｉｔｅ　）にあ
る素子をテストする新規な方法を含んでいることは注意
を払う必要がある０本発明の第１の特徴は回路ボード上
に装着された素子を回路ボード上の他の素子から隔離す
ることを含んでいる。これは、欠陥の疑いのある素子の
入／出力ピンに接続されている回路ボードから素子を除
去することによって行われる。

欠陥の疑いのある素子が隔離された後、１枚、またはそ
れ以上の接続用カードが、除去された素子によって空に
なったソケット中に接続用カードを挿入することによっ
て回路ボード上に装着される。接続用カードは、欠陥が
疑われている素子のＩ１０ピンと、回ｍｓ−ドのＩ１０
ピンとの闇の直接の接続か、またはシフトレジスタを介
する接続を与える。

欠陥の疑いのある素子が隔離され、そして１枚、または
それ以上め接続用カードが回路ボード上の空のソケット
に挿入された後に、テスト用の信号が回路ボードの入力
ピンを介して欠陥の疑いのある素子に印加され、そして
回路ボードの出力ピンを介してその応答信号が記録され
る。その後、この応答信号は、欠陥の疑いのある素子が
、事実、欠陥素子であるか否かを決めるために分析され
る。

本発明の他の実施例は、接続用カードに自己テストの機
構を含ませることによって、さらにその能力を拡張する
ことが出来る。第１図に示した上述のＩＳＲ及びＯ３Ｒ
チェーンは、−組のランダムな擬似テストパターンを発
生するＬＦＳＲ（リニヤ・フィードバック・シフトレジ
スタ）、またはＭＩＳＲ（複数人力シフトレジスタ）と
して構成することが出来、そして、記号圧縮及び分析に
よって応答を累積し、これにより、回路ボード１００上
の１つ、またはそれ以上のグループに自己テストの能力
を与えることが出来る。ＬＦＳＲは米国特許第４６８７
９８８号及び同第４７４５３５５号に示されている。自
己テストの機構は、米国特許第４５１３４１８号及び同
第４５１９０７８号に開示されているので、これ以上の
説明は要しない。

接続用カード上の上述の自己テスト回路を設けることに
よって、１つ、または複数個のテストする素子を含む電
子部品のユニットを、限られた広さの場所で、しかもリ
アルタイムで診断をすることが出来る。

ユニット・イン・プレース診断方法 第２図の回路ボード１００は先ず、低い実装密度でテス
トされる６回路ボードに装着される前に各素子は、個々
にテストされる０回路ボードが高い密度で完全に実装さ
れた後に、この高い密度で実装された回路ボード１００
は、欠陥が記録されるまで、回路ボードのＩ１０ピンを
通じて、回路ボード１００にテスト用インストラクショ
ンの流れを印加することによってテストされる。これは
、回路ボードの機能的なテストである。欠陥が検出され
ると、オリジナルのテスト用インストラクションのサブ
セットを再度印加することによって、欠陥が検出された
状態を再現することが次の目的になる。若し、そのサブ
セットが、検出された欠陥収態を再現することが出来な
かったならば、このサブセットは、オリジナルのテスト
用インストラクションのセットから、このサブセットに
後続するｎ個のサブセットを更に増加したテスト用イン
ストラクションによりテストを繰り返す、サブセットを
増加するこの処理は故障状態が再現されるまで反復され
る。このようにして得られたテスト用インストラクショ
ンのセットは、回路ボード１００上のｍ個の素子の夫々
に対するボードの素子の境界において、テストパターン
（及び予期される応答）を確定するために、論理シミュ
レータによって使用される。

上述したユニット・イン・プレース診断のセットアツプ
（第４図）を使用して、取り出されたテストパターンＴ
１が、以下の構成の組合せを通してｍ個のボード素子の
夫々に与えられる。即ち、それらの構成とは、 （１）回路ボードの入力は、ライン１４８を通って「テ
ストするユニット、即ちテストすべきユニットＪ（ＵＵ
Ｔという）１４１に直接に接続されていることと、 （２）回路ボードのコネクタの入力ピン１５８が、ケー
ブル１４６を通って接続用カード１４０に接続されてお
り、転じて、接続用カード１４０は、ケーブル１５６を
介してｕｕ’ｒ１４１に装着されていることと、 （３）境界走査入力ライン１４７は、ＩＳＲチェーン１
４３に！妾続されており、ＩＳＲチェーン１４３の出力
はケーブル１５５を介してＵＵＴＩ４１に供給されるこ
とと、 である。

応答出力は、以下の構成の組合せによって観測される。

即ち、それらの構成は、 （１）回路ボードの出力は、ライン１４９を経てＵＵＴ
１４１に直接に接続されていることと、（２）回路ボー
ドのコネクタの出力ピンはケーブル１４５を介して接続
用カード１４２に接続されており、転じて接続用カード
１４２は、ケーブル１５０を経てＵＵＴ１４１に装着さ
れていることと、 （３）境界出力ライン１５２は、Ｏ５Ｒチェーン１５３
に接続されており、Ｏ５Ｒチェーン１５３の入力は、ケ
ーブル１５０を介してＵＵＴ１４１の出力から供給され
ていることと、 である。

ＵＵＴＩ　４１との間で信号を送受する回路ボード上の
他のモジュールは、適当な接続用カードで置き換えられ
ていることを条件として、ＵＵＴＩ４１は、回路ボード
１００に埋め込まれた配線を使用して、ユニット・イン
・プレースによりテストすることが出来る。

従って、印加されたテスト用インストラクションＴ１に
よるテストが不合格である場合、欠陥ボードの素子は隔
離され、そして識別される。

回路ボードのコネクタの人力１５８とＵＵＴ入力との間
の接続を、接続用カード１４０を介して行う場合、テス
トの不合格に関するＡＣタイミングに対する回路ボード
の素子を選別するために、必要に応じて、実際の装置速
度で、テストパターンを印加することが出来るように、
システムに対して影響が大きいロジックの部分に拡大側
の接続を与えるような配慮をしなければならない、更に
、接続用カード上の境界走査ラッチは、テストされるユ
ニット１４１をテストするために入手可能なテスト装置
のチャンネルの数が足りないために、直接の接続が可能
ｔない時にのみ使用される。

第４図を参照して説明を続けると、同じユニット・イン
・プレース診断ステップを使用して、回路ボード上の欠
陥素子、即ち欠陥チップか、または、回路ボード中の欠
陥回路にまで、更に診断を深めるために、同じテストパ
ターンのセットを使用することが出来る。特に、チップ
内の故障回路までの診断が必要な時、しばしば、付加的
なテストパターンが必要である。

本発明のユニット・イン・プレース診断方法は、以下の
ステップを含んでいる。即ち、それらは（１）回路ボー
ドから少なくとも１個の素子を取り除くステップと、（
２）回路ボード上に残されるよう選択された素子のＩ１
０ピンを回路ボードのＩ１０ピンに接続するための接続
手段を、取り除かれた素子によって空になったソケット
中に装着するステップと、（３）回路ホードの入力ピン
を介して、選択された素子に複数個のテスト用インスト
ラクションを印加するステップと、（４）印加されたテ
スト用インストラクションに応答して発生され、且つ選
択された素子から受は取った応答信号を、回路ボードの
出力ピンを介してストアするステップと、（５）ストア
された応答信号を、予め準備した解答信号と比較するス
テップと、（６）予め準備した解答信号とストアされた
応答信号とが同じでない時、選択された素子を欠陥素子
として表示するステップとである。

上述のユニット・イン・プレース診断の装置及び方法は
、第５図に示した回路ボード１００上の相互作用をする
モジュール／カードの選択されたグループで構成されて
いる複数個のＵＵＴにまで拡大することが出来る。

第６Ａ図及び第６Ｂ図は本発明を使用した回路ボード診
断方法を要約した流れ国費ある。要約すると、第６Ａ図
及び第６Ｂ図は、以下に示す６つのステップを含んでい
る。即ち、 （１）テスト用インストラクションの完全なセットＴに
よって、高い密度に実装された回路ボードがテストされ
る。成る点ＴＦにおいて、この回路ボードはテストが不
合格となる。

（１１）このテスト用インストラクションの完全なセッ
トは、テスト用セクションと呼ばれる可変長のサブセッ
トに細分される。各サブセットは自身で含ませた複数個
のインストラクションを含んでいる１次に、最後のＮ個
のテスト用セクションのセットＴが回路ボードに印加さ
れる。

（Ｉｌｌ　’）若し、このテストの不合格がテスト用イ
ンストラクションのこのサブセットによって捕捉された
ならば、このテスト用セクションＴをこのテスト用イン
ストラクションのセットに含ませる。

若し、上述のテスト用セクションＴによって回路ボード
の不合格が検出されなければ、上述のテスト用インスト
ラクションＴの前のＮ個のテスト用セクションの最後の
サブセットまでを、上記のＴに加えて、回路ボードにこ
の新しいＴを再度印加する。このプロセスは、不合格が
再現されるまで繰り返す。不合格が検出された時点にお
いて、増加されたテスト用インストラクションＴは、最
終の診断用のインストラクションのセットを構成する。

若し、回路ボードが、再テストにおいて、テスト用イン
ストラクションの全セットに合格したならば、（１）Ｑ
前に検出された不合格は一時的な性質のものである。こ
の場合、回路ボードのテストは、テスト用サブセットＴ
Ｆにおいて検出された一時的な不合格のエラー記録に従
って、ＴＦから再開する。

（！ｖ）テスト用インストラクションＴを入力信号とし
て使用して、通常のシミュレーションが回路ボードのロ
ジックのモデルに遂行される。このシミュレーションか
ら、ボードの素子の境界においてテストパターンが、回
路ボード上のＭ個の素子、Ｔ　　　、、、ＴＭの夫々に
対して抽出される。

１゜ （ｖ）ＴＩ（■＝１．１回目のテスト）が、ユニット・
イン・プレース診断の装置を使用して回路ボードの素子
■に印加される。若し、不合格が検出されなければ、Ｉ
を１だけ増加して、その対応素子に適当するＴ１を適用
する。このプロセスは、すべての不合格素子が検出され
るまで続けられる。

すべての不合格素子が検出された時点で、プロセスは停
止される。欠陥素子は置き換えられる。

（ｖｉ）回路ボードから取り出された欠陥素子は、上述
のユニット・イン・プレース診断の装置の技術を使用し
て更に診断することが出来る。（註：欠陥の正確な場所
を知るためには、付加的な診断データが必要である。） 上述した診断方法に対して他の実施例がある。

例えば、第２図の回路ボード１００に装着された幾つか
の素子は回路ボード上のソケットに取り付けることが出
来る。若し、そのような素子が回路ボードの入／出力ピ
ンに接続される少なくとも３本、または４本の入／出力
ピンを持っているならば、その素子は、ソケットから移
動することが出来、そして接続用カードをその場所に挿
入することが出来る。接続用カードは、ソケットに接続
された選択回路ボードのＩ１０ピンと、回路ボードから
除去されない素子からの！１０ピンとの間にジャンパ線
を含ませることが出来る。また、接続用カードは複数個
のシフトレジスタ・ラッチを持っている。これらのラッ
チは、回路ボードのＩ１０ピンと、回路ボードから除去
されていない素子の入／出力ピンとに接続される。この
代案における接続用カードの機能は、上述のものと同じ
である。この実施例に含まれる構成の主な相異は、ＵＬ
ＪＴをテストするための回路ボードの相互接続の代りに
、ジャンパ線が使用されていることである。

他の実施例は、回路ボード上に装着されている少なくと
も１つの素子がＬＳＳＤ、即ち境界走査デザインの規則
によってデザインされている時に使用される。何れの場
合でも、素子は、素子のテストを補助するためのシフト
レジスタを持っている０回路ボードのテストを更に容易
にするために、接続用カードがシフトレジスタ・ラッチ
と共に与えられる。接続用カードが回路ボードに装着さ
れた時、シフトレジスタ・ラッチを持っている接続用カ
ードは、素子のシフトレジスタ・ラッチと直列接続にな
る。これは、診断テストを行うために、接続用カード上
の素子の内部ＳＲＬの組合せを使用するために、必要な
手段を与える。この方法においては、テスト用データは
回路ボード上の複数個の素子に走査入力することが出来
るので、任意の与えられたテストの間で、２つ以上の素
子のテストを行うことが出来る。

Ｆ６発明の詳細 な説明したように、本発明は、本来の性質及び修飾され
た性質を持つ複数個の素子が高い密度で一体的に実装さ
れている回路ボードの故障を診断する能力を与える。

【図面の簡単な説明】

第１図は境界走査と、必要に応じて自己テスト能力を与
える二組のシフトレジスタ・ラッチを含む接続用カード
を説明するための図、第２図は性質、出所及びデザイン
が異なった複数個のハイブリット電子素子を含んでおり
、且つ高い密度で実装され事前配線された回路ボードの
斜視図、第３図は純粋な組合せロジックか、または順序
付けられたロジックの何れかとインターフェースするた
めに使用されるシフトレジスタの細部を説明するための
図、第４図は１つの電子素子カードを持つ低密度の回路
ボードと、テスト及び診断用の複数個の接続用カードと
を示す図、第５図は診断のプロセスにおいて、複数個の
接続用カードに取り付けられたテストする１つ以上のユ
ニットを含んだ低密度の回路ボードを示す図、第６Ａ図
及び第６Ｂ図はハイブリッド電子素子で構成された高い
密度で実装された回路ボードを診断するためのステップ
を要約した流れ図である。 １００・・・・回路ボード、１０１・・・・カード素子
、１０２．１０３・・・・半導体モジュール素子、１０
４・・・・デイツプ素子、１０５・・・・回路ボードの
入／出力用ソケット、１１０．１４０．１４２、・・・
・接続用カード、１１１・・・・入力用シフトレジスタ
・ラッチ、１１１′・・・・出力用シフトレジスタ・ラ
ッチ、１１８・・・・出力シフトレジスタ走査入力ピン
、１１９・・・・人力シフトレジスタ走査入力ピン、１
１５・・・・入力シフトレジスタ走査出力ピン、１２３
・・・・出力シフトレジスタ走査出力ピン、１４１・・
・・テストすべきユニット（ＵＵＴ）、１４３・・・・
入力シフトレジスタのチェーン、１５０．１５５・・・
・ケーブル、１５３・・・・出力シフトレジスタのチェ
ーン。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） 第３図 ＱＳ 只 ＝べ 停 止 第６Ｂ図

Claims (5)

【特許請求の範囲】
1. （１）複数個の回路ボード用入／出力ピンを持つ回路ボ
   ード上に装着され、相互に接続された複数個の素子から
   欠陥素子を隔離し且つ診断する方法において、次のステ
   ップからなる素子を隔離し且つ診断する方法。 （ａ）上記回路ボードから上記少なくとも１つの素子を
   除去すること。 （ｂ）上記回路ボードに装着されている選択された素子
   の入／出力ピンの少なくとも幾つかのピンを上記ボード
   用入／出力ピンの少なくとも幾つかのピンに接続する接
   続用ボードを、少なくとも１つの除去された上記素子の
   代りに装着すること。 （ｃ）上記選択された素子に接続された少なくとも幾つ
   かの上記ボード用入／出力ピンにテストパターン信号を
   印加すること。 （ｄ）上記テストパターン信号に応答して発生された上
   記選択された素子からの応答信号を、少なくとも幾つか
   の上記ボード用の入／出力ピンを介して記録すること。
2. （２）複数個の素子を有する回路ボードをテストする方
   法において、次の要件を具備する素子のテスト方法。 （ａ）上記回路ボードから少なくとも１つの素子を除去
   すること。 （ｂ）ボード上に残すよう選択された素子の入力ピンに
   、ボードの入力ピンからの信号を接続し、且つ上記選択
   された素子の出力ピンからの信号を上記ボードの出力ピ
   ンに接続するために、少なくとも１つの上記除去した素
   子によつて空になつたソケット中に接続用ボードを装着
   すること。 （ｃ）上記選択された素子をテストするために、上記回
   路ボードの入力ピンを介してテスト用インストラクショ
   ンのセットを印加すること。 （ｄ）上記テスト用インストラクションのセットに応答
   して発生された応答信号を、上記選択された素子の出力
   ピン及び回路ボードの出力ピンを通してストアすること
   。 （ｅ）上記応答信号を予め準備された解答信号と比較す
   ること。 （ｆ）上記応答信号が上記予め準備された解答信号と同
   じでなければ、上記選択された素子を欠陥素子として表
   示すること。
3. （３）複数個の素子を有する回路ボードをテストする方
   法において、次の要件を具備する回路ボードのテスト方
   法。 （ａ）テスト用インストラクションの完全なセットＴに
   よつて高い密度で実装された回路ボードをテストするこ
   とを含み、上記テスト用インストラクションの完全なセ
   ットは、テスト用サブセットＴ＿Ｆを実行している間に
   おいてテストの不合格が検出されるまで、可変長のサブ
   セットに分割されること。 （ｂ）上記テスト用サブセットＴ＿Ｆによつて上記回路
   ボードを再テストし、そして、上記不合格が再度検出さ
   れるまで、前のテスト用サブセットに順次に他のテスト
   用サブセットを付加していくこと。 （ｃ）検出された上記不合格を再現したときのすべての
   テスト用サブセットによつて、上記高い密度で実装され
   た回路ボードのロジックをシミユレートし、そして、上
   記回路ボード上の各素子のためのテスト用インストラク
   ションのセットを形成するために、上記回路ボードの素
   子の各入／出力ピンを介してシミユレートされた信号値
   を抽出すること。 （ｄ）上記回路ボード上の上記素子に対して上記（ｃ）
   項の動作で決定されたテスト用インストラクションを使
   用して、上記回路ボード上の上記素子に請求項第（３）
   項にユニット・イン・プレース・テスト方法及びスルー
   ・ザ・ピン・テスト方法とを適用することにより欠陥回
   路ボードを診断すること。
4. （４）複数個の入／出力ピンを有し、且つ、相互接続さ
   れた複数個の素子であつて、複数個の入／出力ピンを持
   つ回路ボード上に装着されている上記複数個の素子から
   欠陥素子を隔離し且つ診断する装置において、 上記回路ボード上に通常、装着されている素子の少なく
   とも１個の素子を隔離するよう除去された後に、上記回
   路ボード上に装着することの出来る装着手段を含み、そ
   して、該装着手段は上記回路ボード上に残されるよう選
   択された素子の入力ピンを上記回路ボードの入力ピンか
   ら制御可能にし、且つ上記選択された素子の出力ピンを
   上記回路ボードから観測可能にすることによつて、上記
   回路ボード上に残つた上記選択された素子を隔離し且つ
   テスト可能にさせる手段を含むことを特徴とする素子を
   隔離し且つ診断する装置。
5. （５）夫々が複数個の入／出力ピンを持つている複数個
   の素子の中で、少なくとも１つの素子がＬＳＳＤデザイ
   ン規則にも、境界操作デザイン規則にも従つていない素
   子を含む上記複数個の素子が装着されている回路ボード
   であつて、複数個の入／出力ピンを持つ回路ボード上の
   １つの素子をテストする装置において、次の要件を具備
   する素子のテスト装置。 （ａ）少なくとも１つの素子が上記回路ボードから除去
   された時に、上記回路ボードに装着する装着手段を含む
   こと。 （ｂ）上記除去された素子は上記回路ボードの導体によ
   つて、上記回路ボードから除去しないように選択された
   素子の少なくとも１つの入／出力ピンに接続されている
   こと。 （ｃ）上記選択された素子はＬＳＳＤデザイン規則にも
   、境界操作デザイン規則にも従つていないこと。 （ｄ）上記除去された素子は上記回路ボードの他の導体
   によつて、少なくとも１つの回路ボードの入／出力ピン
   に接続されていること。 （ｅ）上記装着手段は、上記選択された素子の入／出力
   ピンの少なくとも幾つかのピンを上記回路ボードの入／
   出力ピンから直接にテスト可能にさせるために、回路ボ
   ードの少なくとも１つの入／出力ピンを上記選択された
   素子の入／出力ピンの少なくとも１つのピンに接続する
   手段を有すること。