CN114781304A - 一种芯片的引脚状态控制方法、系统、芯片以及上位机 - Google Patents

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CN114781304A CN202210424836.9A CN202210424836A CN114781304A CN 114781304 A CN114781304 A CN 114781304A CN 202210424836 A CN202210424836 A CN 202210424836A CN 114781304 A CN114781304 A CN 114781304A
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Abstract

本发明实施例公开一种芯片的引脚状态控制方法、系统、芯片以及上位机，涉及芯片技术领域，能够有效提升芯片设计效率和集成度。所述方法包括：基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。本发明适用于芯片中。

Description

一种芯片的引脚状态控制方法、系统、芯片以及上位机
技术领域
本发明涉及芯片技术领域，尤其涉及一种芯片的引脚状态控制方法、系统、芯片以及上位机。
背景技术
随着芯片复杂度的不断增加，尤其对于超大规模芯片而言，芯片中集成了数量繁多的功能模块，且芯片中的同一引脚经常被不同的功能模块所复用，芯片中的引脚在不同功能模块中既可能处于输入使能状态，也可能处于输出使能状态。为了有效控制这些引脚在输入状态和输出状态之间切换，常常需要在芯片内设置逻辑复杂的控制电路。为了对芯片进行测试，需要在芯片内部设置逻辑复杂的测试控制电路，用以在对各功能模块的性能进行验证测试时，根据实际需要控制相应的引脚处于输出使能状态还是输入使能状态。当然，还有许多其他场景需要通过芯片内部逻辑复杂的控制电路来控制芯片的引脚状态。虽然这些控制电路能够对引脚状态进行控制，但复杂的控制逻辑不仅会降低芯片的设计效率，还会在芯片内部占用很大面积，使芯片集成度降低。
发明内容
有鉴于此，本发明实施例提供一种芯片的引脚状态控制方法、系统、芯片、上位机以及芯片的引脚状态控制系统，能够有效提升芯片设计效率和集成度。
第一方面，本发明的实施例提供一种芯片的引脚状态控制方法，所述方法包括：
基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；
根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。
可选的，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的至少一端通过JTAG接口与外界通信；
所述基于与芯片的目标引脚对应的边界扫描单元中的经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号包括：
基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号。
可选的，所述基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号，包括：
在测试访问端口控制器TAPC输出的第一类信号的驱动下，将所述预设数值和所述任意数值经JTAG接口移入到与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元中；
在测试访问端口控制器TAPC输出的第二类信号的驱动下，将所述预设数值和所述任意数值从与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元，输出至各自对应的并行输出端口，以生成所述输入输出控制部件的使能控制信号和所述冗余信号。
可选的，所述根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态之后，所述方法还包括：
通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；
对所述测试信号进行处理，并将处理后的信号从处于输出使能状态的目标引脚输出。
第二方面，本发明的实施例还提供另一种芯片的引脚状态控制方法，所述方法包括：
根据芯片的目标引脚的预期输入输出状态，生成预设数值；
将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。
可选的，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
所述根据芯片的目标引脚的预期输入输出状态，生成预设数值包括：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
所述将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元包括：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
可选的，在所述根据芯片的目标引脚的预期输入输出状态，生成预设数值之前，所述方法还包括：
获取芯片中与特定测试项目对应的所述目标引脚。
可选的，所述将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态之后，所述方法还包括：向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
可选的，所述向所述测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果包括：
向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；
控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；
接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
第三方面，本发明的实施例提供一种芯片，所述芯片包括：
边界扫描单元，用于根据经JTAG接口移入的预设数值，生成目标引脚的输入输出控制部件的使能控制信号；其中，所述目标引脚与所述边界扫描单元相对应；
输入输出控制部件，一端与所述边界扫描单元相连，另一端与所述目标引脚相连，用于根据所述边界扫描单元生成的使能控制信号，控制所述目标引脚处于输入使能状态或输出使能状态；
目标引脚，与所述输入输出控制部件相连，用于在所述输入使能状态下，将引脚信号输入所述芯片，或在所述输出使能状态下，将引脚信号从所述芯片中输出。
可选的，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的至少一端通过JTAG接口与外界通信；所述第一边界扫描单元通过自身的并行输出端口与对应的所述输入输出控制部件相连；
所述目标引脚对应的第一边界扫描单元，用于根据经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；
所述目标引脚对应的第二边界扫描单元，用于根据经JTAG接口移入的任意数值，生成冗余信号。
可选的，所述目标引脚对应的第一边界扫描单元和第二边界扫描单元，具体用于：响应于测试访问端口控制器TAPC输出的第一类信号，接收经JTAG接口移入所述数值和所述任意数值，响应于测试访问端口控制器TAPC输出的第二类信号，将所述预设数值和所述任意数值输出至各自对应的并行输出端口，以生成所述输入输出控制部件的使能控制信号和所述冗余信号。
可选的，所述芯片还包括：功能逻辑部件；
所述输入输出控制部件，还用于通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；
所述功能逻辑部件，用于对所述测试信号进行处理；
所述输入输出控制部件，还用于将所述功能逻辑部件处理后的信号从处于输出使能状态的目标引脚输出。
第四方面，本发明的实施例提供一种上位机，所述上位机包括：
生成单元，用于根据芯片的目标引脚的预期输入输出状态，生成预设数值；
移位单元，用于将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。
可选的，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
所述生成单元具体用于：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
所述移位单元具体用于：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
可选的，所述上位机还包括：获取单元，用于在根据芯片的目标引脚的预期输入输出状态，生成预设数值之前，获取芯片中与特定测试项目对应的目标引脚。
可选的，所述上位机还包括：
发送接收单元，用于向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
可选的，所述发送接收单元具体用于：
向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；
控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；
接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
第五方面，本发明的实施例提供一种芯片的引脚状态控制系统，所述系统包括前述的任一种芯片以及前述的任一种上位机，其中，通过所述上位机配置所述芯片的目标引脚的使能状态。
本发明的实施例提供的芯片的引脚状态控制方法、系统、芯片以及上位机，能够基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。这样一来，就能利用芯片中现有的JTAG接口和边界扫描单元，为目标引脚配置预设数值作为相应的控制参数，通过该控制参数控制目标引脚处于输入使能状态或处于输出使能状态，而无需在芯片中设计复杂的测试控制电路，对目标引脚的输入输出状态进行控制，有效提升了芯片设计效率和集成度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明的实施例提供的芯片的引脚状态控制方法的一种流程图；
图2为本发明的实施例提供的芯片的引脚状态控制方法的一种应用场景示意图；
图3为本发明的实施例提供的一种边界扫描单元的结构示意图；
图4为本发明的实施例提供的芯片的引脚状态控制方法的另一种流程图；
图5为本发明的实施例提供的芯片的一种结构示意图；
图6为本发明的实施例提供的上位机的一种结构示意图。
具体实施方式
下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为了对本发明的实施例的原理进行更清楚地解释说明，在此首先对本发明实施例涉及的相关背景知识进行介绍。
芯片是指采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边界”是指测试电路被设置在集成电路器件功能逻辑电路的四周，位于靠近器件输入、输出引脚的边界处。所谓“扫描”是指连接器件各输入、输出引脚的测试电路实际上是一个串行移位寄存器，这种串行移位寄存器被叫做边界扫描单元(Boundary Scan Cell，BSC)，在边界扫描单元组成的边界扫描链中可输入由“1”和“0”组成的各种编码，对电路进行“扫描”式检测，从输出结果判断其是否正确。
JTAG(Joint Test Action Group，联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部测试，基本原理是在芯片内部定义一个TAP(Test Access Port，测试访问端口)，通过专用的JTAG测试工具对内部节点进行测试。标准的JTAG接口采用4线方式：TMS(TestMode Select，测试模式选择)、TCK(Test Clock，测试时钟)、TDI(Test DataIn，测试数据输入)、TDO(Test Data Out，测试数据输出)，分别为模式选择、时钟、数据输入和数据输出线。IEEE 1149.1标准就是由JTAG这个组织最初提出的，最终由IEEE批准并且标准化的，因此IEEE 1149.1标准一般也俗称JTAG调试标准。
其中，TCK信号为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。TMS信号用来控制TAP状态机的转换，通过TMS信号，可以控制TAP在不同的状态间相互转换。TDI是数据输入的接口，所有要输入到特定BSC的数据都是通过TDI接口一位一位串行输入的(由TCK驱动)。TDO是数据输出的接口，所有要从特定的BSC中输出的数据都是通过TDO接口一位一位串行输出的(由TCK驱动)。另外，还有一个可选端口TRST(Test Reset，测试复位)，为测试系统复位信号，作用是强制复位。
通过TAP接口，对数据寄存器(Data Register，DR)进行访问的一般过程是：1、通过指令寄存器，选定一个需要访问的数据寄存器；2、把选定的数据寄存器连接到TDI和TDO之间；3、由TCK驱动，通过TDI，把需要的数据输入到选定的数据寄存器当中去；同时把选定的数据寄存器中的数据通过TDO读出来。
第一方面，本发明的实施例提供一种芯片的引脚状态控制方法，能够有效提升芯片设计效率和集成度。
如图1所示，所述芯片的引脚状态控制方法可以包括：
S11，基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；
芯片的引脚是指从芯片内部电路引出与外围电路的接线，所有的引脚就构成了这块芯片的接口。图2中的PAD是硅片的管脚，封装于芯片内部，芯片的每一引脚都通过一段导线与相应的PAD相连接，例如在图2中，PAD1与引脚1相连接，PAD2与引脚2相连接，PADn与引脚n相连接。
每一个芯片通常都有多个引脚，目标引脚为用户需要进行输入输出状态控制的引脚，每一个目标引脚在芯片内部都连接一个或者多个BSC，这取决于具体的硬件设计。如图2所示，输入输出控制部件是一种受控的输入输出控制部件，其与相应的目标引脚电连接，在相应的BSC产生的控制信号的作用下，输入输出控制部件可以处于输入使能状态或者输出使能状态，从而便于目标引脚通过输入输出控制部件进行信号的输入或者输出。
本步骤中，可以通过JTAG接口中的TDI向目标引脚对应的BSC(如图2中的边界扫描单元部分所示)中移入预设数值，其中，预设数值可以为一位二进制数据，例如0或者1，再根据预设数值可以生成与目标引脚对应的输入输出控制部件的使能控制信号。举例而言，目标引脚为引脚1，当预设数值为0时，可以生成低电平PAD1_oe(PAD1输出使能)信号，当预设数值为1时，可以生成高电平PAD1_oe信号。同理，目标引脚同样可以为其他引脚，可以采用与上述举例中相同的方式生成相应的输入输出控制部件的使能控制信号。
S12，根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。
在本步骤中，如图2所示，PAD1_oe信号所连接的为引脚1对应的输入输出控制部件，其可以由三态输出门和三态输入门构成。若目标引脚为引脚1，基于步骤S11中生成的PAD1_oe信号，采用PAD1_oe信号即可实现对三态输出门的使能状态进行控制。具体而言，当PAD1_oe为低电平输出使能控制信号时，三态输出门可以实现正常逻辑状态输出(逻辑0、逻辑1)，即处于输出使能状态。当PAD1_oe为高电平非输出使能控制信号时，三态输出门的输出处于高阻状态，即等效于与所连的电路断开，无法输出有效电平信号，处于非输出使能状态，也即输入使能状态。
需要说明的是，PAD1_oe端输出的信号为高电平有效还是低电平有效，取决于三态输出门的硬件设计结构，通过更改三态输出门的硬件结构，可以实现将PAD1_oe输出的高电平作为有效信号，而将PAD1_oe输出的低电平作为无效信号，这种实现方式与图2示出的硬件设计方式不存在原理上的实质性区别，同样也属于本发明实施例的保护范围。
本发明的实施例提供的芯片的引脚状态控制方法，能够基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。这样一来，就能利用芯片中现有的JTAG接口和边界扫描单元，为目标引脚配置预设数值作为相应的控制参数，通过该控制参数控制目标引脚处于输入使能状态或处于输出使能状态，而无需在芯片中设计复杂的测试控制电路，对目标引脚的输入输出状态进行控制，有效提升了芯片设计效率和集成度。
具体而言，本发明的实施例中，当需要对芯片中的目标引脚的输入输出状态进行控制时，芯片的目标引脚对应的BSC可以通过JTAG接口从外界(例如上位机)接收相应的预设数值，其中，该预设数值为0还是1是外界预先根据目标引脚的预期输入输出状态确定的，进而，芯片可以根据BSC中的预设值生成相应的使能控制信号。在步骤S12中，根据上述使能控制信号对目标引脚的输入输出控制部件(如图2中的输入输出端口部分所示)的输入输出状态进行控制。采用本发明实施例中提供的引脚状态控制方法，可以替代芯片中设置专门的测试控制电路所起的功能，实现对目标引脚的输入输出状态进行控制。
可选的，在本发明的一个实施例中，所述芯片可以设置有两个或更多芯片引脚，所述目标引脚是所述芯片引脚中的一个或多个；每个所述芯片引脚可以对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元可以通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的一端或两端可以通过JTAG接口与外界通信；基于此，步骤S11中，所述基于与芯片的目标引脚对应的边界扫描单元中的经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号可以包括：基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号。
在本发明实施例中，如图2所示，芯片中的每个引脚都对应BC_2和BC_7两个BSC，例如，引脚1对应第一边界扫描单元PAD1_BC_2和第二边界扫描单元PAD1_BC_7，且各个BSC之间串行首尾连接，构成边界扫描链。通过各引脚的第一边界扫描单元BC_2中的预设数值能够分别生成PAD1的输出使能信号PAD1_oe、PAD2的输出使能信号PAD2_oe、PAD3的输出使能信号PAD3_oe等控制信号，进而能够对各引脚对应的三态输出门进行使能状态控制，使其处于输出使能状态或者输入使能状态。而各引脚对应的第二边界扫描单元(即BC_7)中的数值，并不用于对各引脚对应的三态输出门进行使能状态控制，因此各BC_7中的数值为0还是1并不会影响对应引脚的输入输出状态，因此基于各BC_7中的数值产生的信号是冗余的。例如：若引脚1对应的PAD1_BC_2中的预设数值为0，可以使得PAD1_oe为低电平输出使能控制信号，若引脚1对应的PAD1_BC_2中的预设数值为1，可以使得PAD1_oe为高电平非输出使能控制信号。而PAD1_BC_7中的预设数值为0还是1，均不会对PAD1_oe信号产生任何影响，因此可以在目标引脚对应的第二边界扫描单元(即BC_7)中任意填入0或者1，从而产生冗余信号。
在实际应用中，各目标引脚对应的BC_7与前述的输入输出控制部件相连接，在BC_2产生的控制信号的作用下，输入输出控制部件可以处于输入使能状态或者输出使能状态，在输入使能状态下，目标引脚可以通过输入输出控制部件将外部输入信号传输至BC_7的PI_in(并行输入端口的输入)端，并从BC_7的PO_in(并行输入端口的输出)端输出(如图2中的功能控制和数据/测试数据部分所示的data_in_PAD1信号)，进一步传输至芯片内部的功能/测试输入部分进行处理。同理，在输出使能状态下，芯片的功能/测试输出部分可以将输出信号(如图2中的功能控制和数据/测试数据部分所示的data_out_PAD1信号)传输至BC_7的PI_out(并行输出端口的输入)端口，并从BC_7的PO_out(并行输出端口的输出)端口输出，并进一步传输至输入输出控制部件，并最终实现将输出信号从目标引脚进行输出。需要说明的是，边界扫描单元具有多种不同结构，2001年的版本中，IEEE1149.1标准中介绍了10种不同的边界扫描单元类型(分别为BC_1到BC_10)。在本发明实施例中，如图2所示，第一扫描单元可以为BC_2，第二边界扫描单元可以为BC_7，但是本发明实施例对此不做特别限定，IEEE1149.1标准中可以实现与BC_2与BC_7相同功能的边界扫描单元，或者在将来的相关标准中可以实现与BC_2与BC_7相同功能的边界扫描单元，均可应用于本发明实施例中，都属于本发明实施例的保护范围。
具体实施中，可以通过测试访问端口控制器(TAPC，Test Access PortController)产生的驱动信号，控制预设数值的移入操作以及使能控制信号的生成操作。例如，在本发明的一个实施例中，所述基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号，可以包括：在测试访问端口控制器输出的第一类信号的驱动下，将所述预设数值和所述任意数值经JTAG接口移入到与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元中；在测试访问端口控制器TAPC输出的第二类信号的驱动下，将所述数值从与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元，输出至各自对应的并行输出端口，以生成所述输入输出控制部件的使能控制信号和所述冗余信号。
BSC是边界扫描技术的核心，它构成边界扫描链的基本单元，其中的每一个BSC都是由寄存器、多路选择器组成的。图3示出了边界扫描单元的一种内部结构示意图，在本发明实施例中，mode模式信号的电平决定是芯片处于JTAG模式还是工作模式。所有的BSC运行在工作模式还是在JTAG模式，由mode信号控制选择其一，同时运行在两个模式是不可能的，而mode信号是由扫描指令控制的。
结合图2以及图3所示，当mode端的输入为0时，芯片处于工作模式，芯片中的功能逻辑部分从并行输入parallel_input端传入的数据通过多路选择器MUX2直接传输到并行输出parallel_output端，而无需通过BSC中的寄存器Q1和Q2以及多路选择器MUX1。
以将预设数值移至目标引脚对应的第一边界扫描单元为例进行说明。当模式mode端的输入为1时，芯片处于JTAG模式，由于引脚1对应的第一边界扫描单元PAD1_BC_2中的串行输入serial_input端与TDI相连接，当多路选择器MUX1的选择端shiftdr(shift dataregister，移位数字寄存器)信号为1时，预设数值经多路选择器MUX1传输至寄存器Q1的输入端，在寄存器Q1的时钟输入端clockdr(clockdataregister，时钟数字寄存器)信号的有效沿(可以为上升沿或者下降沿，取决于具体的硬件设计方式)，预设数值从寄存器Q1的输入端传输至PAD1_BC_2的串行输出serial_output端(如图2所示)。PAD1_BC_2的串行输出serial_output端与PAD1_BC_7的串行输入serial_input端相连接，从而将该预设数值从PAD1_BC_2移入PAD1_BC_7中(在图2中，serial_input简写为SI，serial_output简写为SO)。类似的，当PAD1_BC_7中的shiftdr信号为1时，预设数值经多路选择器MUX1进行传输，在clockdr的有效沿，预设数值经过寄存器传输至PAD1_BC_7的SO端。
PAD1_BC_7的SO端与引脚2的PAD2_BC_2的SI端相连接，在TAPC产生的shiftdr信号以及clockdr信号的驱动下，预设数值可以进一步地从引脚1的BSC中移至引脚2的BSC中，上述过程即为预设数值在边界扫描链中的移位过程。因此，在TAPC产生的shiftdr信号以及clockdr信号的驱动下，预设数值可以在扫描链中不断移位，直至最后一个引脚对应的BSC中，由于最后一个引脚的BSC与JTAG接口的TDO相连接，预设数值还可以移动至TDO信号线中，在本发明实施例中，只需将预设数值移动至相应的目标引脚对应的第一边界扫描单元中即可。
需要说明的是，前述的shiftdr信号以及clockdr信号都是由TAPC中的TMS信号和TCK信号产生的。上述移位过程的作用在于，TMS信号和TCK信号作为TAPC的输入信号，产生的第一类信号(包括shiftdr信号以及clockdr信号)作为驱动信号，可以使得预设数值从TDI中移位至扫描链中，并在扫描链中进行一定的次数的串行移位，以实现将预设数值移至目标引脚对应的第一边界扫描单元中。
在完成上述移位过程之后，各目标引脚对应的第一边界扫描单元中都存储有与预期输入输出状态对应的数值，举例而言，若目标引脚为引脚1，引脚3和引脚5，预期输入输出状态分别为输入使能状态，输入使能状态以及输出使能状态，则在移位过程完成之后，三个目标引脚对应的第一边界扫描单元(即BC_2)中的寄存器Q1中的数值分别为1，1，0。
同理，由于目标引脚对应的第二边界扫描单元中的数值可以是任意的，在将任意数值移入到目标引脚对应的第二边界扫描单元中时，也可以采用与以上描述相同的方法，将任意数值移至目标引脚对应的第二边界扫描单元中。
完成移位过程之后，接下来需要执行更新过程，对于目标引脚对应的第一边界扫描单元而言，需要将第一边界扫描单元中的Q1中的预设数值移入寄存器Q2，再通过Q2输出到PO端的过程，从而产生相应的PADn_oe使能控制信号，基于前述的举例，即使得引脚1对应的PO端输出低电平输出使能控制信号，引脚3对应的PO端输出低电平输出使能控制信号，引脚5对应的PO端输出高电平非输出使能控制信号。同理，对于目标引脚对应的第二边界扫描单元而言，其产生冗余信号的过程与上述过程是类似的，在此不再详述。
mode，shiftdr，updatedr(updatedataregister，更新数字寄存器)以及clockdr这些全局信号线与所有BSC都相连接，而且同一个时间状态都是一样的。因此，在移位过程中，所有BSC中的预设数值同时在shiftdr信号以及clockdr信号的驱动下进行串行移位。
在更新过程中，所有第一边界扫描单元中存储的预设数值同时受到updatedr端信号的有效沿驱动，因此在各自对应的PO端同时输出，从而在所有目标引脚对应的PO端同时生成使能控制信号。因此，在更新过程中，当mode＝1且在updatedr端信号的有效沿时，所有目标引脚中对应的BSC中的预设数值都经过各自的寄存器Q2以及多路选择器MUX2，输出至相应的PO端，从而在各个目标引脚产生有效的使能控制信号，将对应的输入输出控制部件控制在预期的输入输出状态。同理，所有第二边界扫描单元中存储的任意数值也在第二类驱动信号的驱动下，生成对应的冗余信号，其过程与上述过程是类似的，在此不再赘述。
具体而言，以引脚1为目标引脚为例进行详细说明，在将预设数值1移至第一引脚对应的PAD1_BC_2之后，当mode＝1且在updatedr端信号的有效沿时，Q1中的预设数值1经过寄存器Q2以及多路选择器MUX2，输出至PAD1_BC_2的PO端，从而产生高电平非输出使能控制信号，将引脚1的输入输出控制部件控制在输入使能状态。同理，引脚3和引脚5对应的PO端也是采用同样的方式，产生输入输出状态控制信号的。
因此在TAPC产生的第二类信号(包括updatedr信号以及mode信号)的驱动下，可以将JTAG接口输入的预设数值从扫描链中的各BC_2之中同时移至相应的PO端，从而产生针对各目标引脚的输入输出状态控制信号。同时，TAPC产生的第二类信号还基于JTAG接口输入到扫描链中的各BC_7之中任意数值，同时在多路冗余信号。
具体实施中，目标引脚具体的输入输出状态可以根据芯片的具体应用场景进行设置。例如，在本发明的一个实施例中，需要对芯片进行测试，则可以根据特定测试项目中的实际需要，对特定测试项目的各目标引脚的输入输出状态进行设置，从而为该特定测试项目创造测试条件。可选的，在本发明的一个实施例中，所述根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态之后，本发明的实施例提供的引脚状态控制方法还可以包括：通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；对所述测试信号进行处理，并将处理后的信号从处于输出使能状态的目标引脚输出。
在本发明实施例中，举例而言，测试项目1的目标引脚分别为引脚1，引脚3和引脚5，且三者的预期使能状态分别为输入使能状态，输入使能状态以及输出使能状态。在通过前述的步骤分别将三者设置为预期的输入输出状态之后，相当于已经为执行测试项目1创造了测试条件，接下来可以进一步执行测试项目1，以实现对芯片中的相应功能模块进行功能验证。具体的，芯片通过控制引脚1和引脚3接收相应的测试信号，并对测试信号进行处理，产生输出信号，并将输出信号通过引脚5进行输出。测试装置在接收到输出信号之后，可以将其与预期的输出信号比较，从而可以判断测试项目1对应的功能模块是否正常。
第二方面，本发明的实施例提供另一种芯片的引脚状态控制方法，能够有效提升芯片设计效率和集成度。
如图4所示，本发明的实施例提供的另一种芯片的引脚状态控制方法，可以包括：
S21，根据芯片的目标引脚的预期输入输出状态，生成预设数值；
若目标引脚分别为引脚1，引脚3和引脚5，且三者的预期输入输出状态分别依次为输入使能状态，输入使能状态以及输出使能状态，则可以确定三者对应的预设数值分别为1，1，0。
S22，将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。
具体而言，可以通过JTAG接口将预设数值1，1，0分别移入到引脚1，3，5分别对应的BSC中，以便于芯片通过各BSC中已移入的预设数值对各目标引脚的输入输出状态进行控制，详细的实现过程在前面的实施例中已经进行了详细描述，在此不再赘述。
本发明的实施例提供的芯片的引脚状态控制方法，能够根据芯片的目标引脚的预期输入输出状态，生成预设数值，进而将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。这样一来，就能够利用JTAG接口向芯片的目标引脚对应的边界扫描单元中移入相应的预设数值，并通过边界扫描单元中的预设数值，将目标引脚控制在预期输入输出状态，而无需在芯片中设计复杂的测试控制电路，对目标引脚的输入输出状态进行控制，有效提升了芯片设计效率和集成度。
可选的，在本发明的一个实施例中，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
为了控制芯片中的各目标引脚处于预期的输入状态或输出状态，需要将预设数值准确地移入对应的各目标引脚，为此，所述根据芯片的目标引脚的预期输入输出状态，生成预设数值，具体可以包括：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
相应的，所述将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，具体可以包括：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
基于前述的举例，若目标引脚为引脚1，引脚3以及引脚5，引脚1对应的预设数值为1，引脚3对应的预设数值为1，引脚5对应的预设数值为0。引脚1至引脚5对应的BSC为10个，每一引脚对应两个BSC，分别为第一边界扫描单元BC_2以及第二边界扫描单元BC_7。在这10个BSC中，能够产生有效使能控制信号的BSC有三个，分别是上述三个目标引脚对应的BC_2，即PAD1_BC_2，PAD3_BC_2，PAD5_BC_2。
芯片中的每个引脚都对应BC_2和BC_7两个BSC，且各个BSC之间串行首尾连接，构成边界扫描链，具体结构如图2所示。上述三个BC_2在10个BSC中的位置，分别为左起第10位(引脚1对应的BC_2)，第6位(引脚3对应的BC_2)以及第2位(引脚5对应的BC_2)，其余的位置分别为三个目标引脚对应的BC_7，分别为第9位，第5位以及第1位，非目标引脚包括引脚2和引脚4，对应的BC_2和BC_7分别为第3位，第4位，第7位以及第8位。
在数值串的左起第10位配置数值1，第6位配置数值1，第2位配置数值0。除这三位之外的其他7位的数值并不用于对目标引脚的输入输出状态进行控制，因此可以在这7位任意配置数值0或者1，都不会影响各目标引脚的输入输出状态。举例而言，将这7位统一配置数值0，则可以获取到数值串0000010001。进而，通过产生相应的TMS信号以及TCK信号输入至TAPC中，TAPC可以根据输入的TMS信号以及TCK信号，产生前述的第一类信号(包括shiftdr信号以及clockdr信号)，在第一类信号的驱动下，可以在芯片中将该数值串移位至边界扫描链中，这样就可以保证三个目标引脚的BC_2的数值分别为1，1，0，实现了将各预设数值移位至对应的BSC中。
需要说明的是，上述的数值串以及TMS信号以及TCK信号可以采用STIL(StandardTest Interface Language，标准测试接口语言)文件的格式，可以通过上位机连接JTAG仿真器将预设值传送到对应的BSC中，也可以采用测试机将预设值传送到对应的BSC中，本发明实施例对此不做限定。
最后需要说明的是，本发明实施例还可以应用于多个相连接的相同芯片或者不同芯片的复杂场景中，此时的各芯片中的扫描链首尾相连接形成更长的扫描链，同样可以采用与单个芯片相同的方法将预设数值通过串行移位操作，移动至相应的BSC中，进而在各芯片的目标引脚中产生相应的使能控制信号。
具体实施中，芯片中目标引脚具体的输入输出状态可以根据芯片的具体应用场景进行设置。例如，在本发明的一个实施例中，需要对芯片进行测试，则可以对特定测试项目对应的引脚的输入输出状态进行控制。为了便于针对测试项目的实际需要对引脚输入输出状态进行控制，在本发明的一个实施例中，在所述根据芯片的目标引脚的预期输入输出状态，生成预设数值之前，所述方法还包括：获取芯片中与特定测试项目对应的所述目标引脚。
具体而言，针对某一具体测试项目，可以首先获得该测试项目所采用的输入输出引脚，即为目标引脚，例如，对于测试项目1，输入引脚为引脚1和引脚3，输出引脚为引脚5，因此可以确定测试项目1的目标引脚为引脚1，引脚3和引脚5。进而可以根据在测试项目1中的各目标引脚的预期输入输出状态，生成预设数值。
在根据特定测试项目中的实际需要，对各目标引脚的输入输出状态完成设置，为前述特定测试项目创造了测试条件的基础上，在本发明的一个实施例中，在将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态之后，所述方法具体还可以包括：向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
具体而言，基于前述的举例，对各目标引脚的输入输出状态进行设置完成之后，即在将引脚1，3设置为输入使能状态，将引脚5设置为输出使能状态之后，相当于准备好了进行特定测试项目的条件，进而可以向测试装置发送执行所述特定测试项目的命令，以使得测试装置能够向芯片输出测试信号。并在芯片输出测试结果时，接收测试结果，从而能够根据测试结果实现对芯片中相应功能模块的功能实现验证。
可选的，在本发明的一个实施例中，所述向所述测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果，可以包括：向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
具体而言，基于前述的举例，引脚1和3处于输入使能状态，引脚5处于输出使能状态，由于测试装置与芯片相连接，在接收到上位机发送的执行测试项目1的命令之后，可以控制测试装置通过引脚1和3向待测试芯片中输入测试信号。芯片在接收到测试信号，并对测试信号进行处理之后，会在引脚5产生相应的输出信号。因而上位机可以控制测试装置从引脚5获取测试输出信号，进而能够从测试装置接收测试输出信号，并根据测试输出信号，生成测试结果。并将测试结果与预期输出信号相对比，根据两者是否一致，即可判断芯片中的待测试模块的功能是否正常。
需要说明的是，上述方法的执行主体可以为上位机，其中，上位机可以为与芯片通过JTAG仿真器连接的计算机，也可以为测试机，本发明实施例对此不做限定。
第三方面，本发明的实施例提供一种芯片6，能够有效提升芯片设计效率和集成度。
如图5所示，芯片6包括：
边界扫描单元61，用于根据经JTAG接口移入的预设数值，生成目标引脚的输入输出控制部件的使能控制信号；其中，所述目标引脚与所述边界扫描单元相对应；
输入输出控制部件62，一端与所述边界扫描单元相连，另一端与所述目标引脚相连，用于根据所述边界扫描单元生成的使能控制信号，控制所述目标引脚处于输入使能状态或输出使能状态；
目标引脚63，与所述输入输出控制部件相连，用于在所述输入使能状态下，将引脚信号输入所述芯片，或在所述输出使能状态下，将引脚信号从所述芯片中输出。
本发明的实施例提供的芯片，能够根据经JTAG接口移入的预设数值，生成目标引脚的输入输出控制部件的使能控制信号，进而根据所述边界扫描单元生成的使能控制信号，控制所述目标引脚处于输入使能状态或输出使能状态，使得能够在所述输入使能状态下，将引脚信号输入所述芯片，或在所述输出使能状态下，将引脚信号从所述芯片中输出。这样一来，就能利用芯片中现有的JTAG接口和边界扫描单元，为目标引脚配置预设数值作为相应的控制参数，通过该控制参数控制目标引脚处于输入使能状态或处于输出使能状态，而无需在芯片中设计复杂的测试控制电路，对目标引脚的输入输出状态进行控制，有效提升了芯片设计效率和集成度。
芯片6设置有至少两个芯片引脚，目标引脚63是芯片6引脚中的至少一个；每个芯片6的引脚对应第一边界扫描单元和第二边界扫描单元，芯片6的各引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的至少一端通过JTAG接口与外界通信；所述第一边界扫描单元通过自身的并行输出端口与对应的输入输出控制部件62的相连；
目标引脚63对应的第一边界扫描单元，用于根据经JTAG接口移入的数值，生成与目标引脚63对应的输入输出控制部件的使能控制信号；
目标引脚63对应的第二边界扫描单元，用于根据经JTAG接口移入的数值，生成冗余信号。
可选的，目标引脚63对应的第一边界扫描单元和第二边界扫描单元，具体用于：响应于测试访问端口控制器TAPC输出的第一类信号，接收经JTAG接口移入所述数值，响应于测试访问端口控制器TAPC输出的第二类信号，将所述数值输出至各自对应的并行输出端口，以生成输入输出控制部件62的使能控制信号和所述冗余信号。
可选的，芯片6还包括：功能逻辑部件；
输入输出控制部件62，用于通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；
功能逻辑部件，用于对所述测试信号进行处理；
输入输出控制部件62，还用于将处理后的信号从处于输出使能状态的目标引脚输出。
第四方面，本发明的实施例提供一种上位机7，能够有效提升芯片设计效率和集成度。
如图6所示，上位机7包括：
生成单元71，用于根据芯片的目标引脚的预期输入输出状态，生成预设数值；
移位单元72，用于将所述预设数值通过JTAG接口移入目标引脚63对应的边界扫描单元61，以通过边界扫描单元61控制目标引脚63处于输入使能状态或输出使能状态。
本发明的实施例提供的上位机，能够根据集成电路芯片的目标引脚的预期输入输出状态，生成预设数值，进而将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。这样一来，就能够利用JTAG接口向集成电路芯片的目标引脚对应的边界扫描单元中移入相应的预设数值，并通过边界扫描单元中的预设数值，将目标引脚控制在预期输入输出状态，而无需在芯片中设计复杂的测试控制电路，对目标引脚的输入输出状态进行控制，有效提升了芯片设计效率和集成度。
可选的，所述芯片设置有至少两个芯片引脚，目标引脚63是芯片6引脚中的至少一个；每个芯片6的引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
生成单元71具体用于：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
移位单元72具体用于：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
可选的，上位机7还包括：获取单元，用于在根据集成电路芯片的目标引脚的预期输入输出状态，生成预设数值之前，获取芯片中与特定测试项目对应的目标引脚。
可选的，上位机7还包括：发送接收单元，用于向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
可选的，所述发送接收单元具体用于：
向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；
控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；
接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
第五方面，本发明的实施例提供一种芯片的引脚状态控制系统，能够有效提升芯片设计效率和集成度。
所述系统包括前述任一项芯片以及前述任一项上位机，其中，通过所述上位机配置所述芯片的目标引脚的输入输出状态。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
为了描述的方便，描述以上装置是以功能分为各种单元/模块分别描述。当然，在实施本发明时可以把各单元/模块的功能在同一个或多个软件和/或硬件中实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种芯片的引脚状态控制方法，其特征在于，包括：
基于与芯片的目标引脚对应的边界扫描单元中经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；
根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态，以使在所述输入使能状态下，引脚信号通过所述目标引脚流入所述芯片，或在所述输出使能状态下，引脚信号通过所述目标引脚从所述芯片流出。
2.根据权利要求1所述的方法，其特征在于，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的至少一端通过JTAG接口与外界通信；
所述基于与芯片的目标引脚对应的边界扫描单元中的经JTAG接口移入的预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号包括：
基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号。
3.根据权利要求2所述的方法，其特征在于，
所述基于与所述目标引脚对应的所述第一边界扫描单元中经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号，基于与所述目标引脚对应的所述第二边界扫描单元中经JTAG接口移入的任意数值，生成冗余信号，包括：
在测试访问端口控制器TAPC输出的第一类信号的驱动下，将所述预设数值和所述任意数值经JTAG接口移入到与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元中；
在测试访问端口控制器TAPC输出的第二类信号的驱动下，将所述预设数值和所述任意数值从与所述目标引脚对应的第一边界扫描单元和所述第二边界扫描单元，输出至各自对应的并行输出端口，以生成所述输入输出控制部件的使能控制信号和所述冗余信号。
4.根据权利要求1所述的方法，其特征在于，所述根据所述使能控制信号控制所述输入输出控制部件处于输入使能状态或输出使能状态之后，所述方法还包括：
通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；
对所述测试信号进行处理，并将处理后的信号从处于输出使能状态的目标引脚输出。
5.一种芯片的引脚状态控制方法，其特征在于，包括：
根据芯片的目标引脚的预期输入输出状态，生成预设数值；
将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。
6.根据权利要求5所述的方法，其特征在于，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
所述根据芯片的目标引脚的预期输入输出状态，生成预设数值包括：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
所述将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元包括：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
7.根据权利要求5所述的方法，其特征在于，在所述根据芯片的目标引脚的预期输入输出状态，生成预设数值之前，所述方法还包括：
获取芯片中与特定测试项目对应的所述目标引脚。
8.根据权利要求7所述的方法，其特征在于，所述将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态之后，所述方法还包括：向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
9.根据权利要求8所述的方法，其特征在于，所述向所述测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果包括：
向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；
控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；
接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
10.一种芯片，其特征在于，包括：
边界扫描单元，用于根据经JTAG接口移入的预设数值，生成目标引脚的输入输出控制部件的使能控制信号；其中，所述目标引脚与所述边界扫描单元相对应；
输入输出控制部件，一端与所述边界扫描单元相连，另一端与所述目标引脚相连，用于根据所述边界扫描单元生成的使能控制信号，控制所述目标引脚处于输入使能状态或输出使能状态；
目标引脚，与所述输入输出控制部件相连，用于在所述输入使能状态下，将引脚信号输入所述芯片，或在所述输出使能状态下，将引脚信号从所述芯片中输出。
11.根据权利要求10所述的芯片，其特征在于，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链，所述边界扫描链的至少一端通过JTAG接口与外界通信；所述第一边界扫描单元通过自身的并行输出端口与对应的所述输入输出控制部件相连；
所述目标引脚对应的第一边界扫描单元，用于根据经JTAG接口移入的所述预设数值，生成与所述目标引脚对应的输入输出控制部件的使能控制信号；
所述目标引脚对应的第二边界扫描单元，用于根据经JTAG接口移入的任意数值，生成冗余信号。
12.根据权利要求11所述的芯片，其特征在于，
所述目标引脚对应的第一边界扫描单元和第二边界扫描单元，具体用于：响应于测试访问端口控制器TAPC输出的第一类信号，接收经JTAG接口移入所述数值和所述任意数值，响应于测试访问端口控制器TAPC输出的第二类信号，将所述预设数值和所述任意数值输出至各自对应的并行输出端口，以生成所述输入输出控制部件的使能控制信号和所述冗余信号。
13.根据权利要求10所述的芯片，其特征在于，还包括：功能逻辑部件；
所述输入输出控制部件，还用于通过处于输入使能状态的目标引脚接收测试装置发送的测试信号；
所述功能逻辑部件，用于对所述测试信号进行处理；
所述输入输出控制部件，还用于将所述功能逻辑部件处理后的信号从处于输出使能状态的目标引脚输出。
14.一种上位机，其特征在于，包括：
生成单元，用于根据芯片的目标引脚的预期输入输出状态，生成预设数值；
移位单元，用于将所述预设数值通过JTAG接口移入所述目标引脚对应的边界扫描单元，以通过所述边界扫描单元控制所述目标引脚处于输入使能状态或输出使能状态。
15.根据权利要求14所述的上位机，其特征在于，所述芯片设置有至少两个芯片引脚，所述目标引脚是所述芯片引脚中的至少一个；每个所述芯片引脚对应第一边界扫描单元和第二边界扫描单元，各所述芯片引脚的所述第一边界扫描单元与所述第二边界扫描单元通过各自的串行端口依次串联，形成一条边界扫描链；
所述生成单元具体用于：
根据所述边界扫描链的结构，确定各所述目标引脚对应的各所述第一边界扫描单元的位置，各所述目标引脚对应的各所述第二边界扫描单元的位置以及各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元的位置；
在各所述目标引脚对应的各所述第一边界扫描单元的位置配置所述预设数值，在各所述目标引脚对应的各所述第二边界扫描单元的位置配置任意数值，在各非目标引脚对应的第一边界扫描单元以及第二边界扫描单元配置任意数值，所述预设数值和所述任意数值依次按照所述边界扫描链中各边界扫描单元的位置排列顺序，形成数值串；
所述移位单元具体用于：
将所述数值串通过JTAG接口移入所述边界扫描链中对应的各边界扫描单元。
16.根据权利要求15所述的上位机，其特征在于，还包括：获取单元，用于在根据芯片的目标引脚的预期输入输出状态，生成预设数值之前，获取芯片中与特定测试项目对应的目标引脚。
17.根据权利要求16所述的上位机，其特征在于，还包括：
发送接收单元，用于向测试装置发送执行所述特定测试项目的命令，并接收相应的测试结果。
18.根据权利要求17所述的上位机，其特征在于，所述发送接收单元具体用于：
向所述测试装置发送执行所述特定测试项目的命令，以控制所述测试装置向处于输入使能状态的目标引脚，输入所述特定测试项目中的测试信号；
控制所述测试装置从处于输出使能状态的目标引脚，获取测试输出信号；
接收所述测试输出信号，并根据所述测试输出信号，生成测试结果。
19.一种芯片的引脚状态控制系统，其特征在于，包括权利要求10至13中任一项所述的芯片以及权利要求14至18中任一项所述的上位机，其中，通过所述上位机配置所述芯片的目标引脚的输入输出状态。
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